JPS63285793A - Decoder circuit - Google Patents

Abstract

PURPOSE:To suppress the latch-up phenomenon of a CMOS circuit, by providing a means whose turning-on and turning-off are controlled by supplementary address signals of real and supplementary address signals and which selects one out of plural driving means. CONSTITUTION:Address signals are divided into real and supplementary address signals and turning-on and turning-off of a selecting means SWi are controlled by one of the supplementary address signal A2 as it is or a signal which is obtained by pre-decoding one of the real address signals A3-A7 so as to select either one of 1st and 2nd driving means I1 and I2 which respectively drive 1st and 2nd word line driving circuits WD1 and WD2. Therefore, a decoder circuit whose output signal is set at a 32mum pitch is provided and the distance between a P channel area and N channel area can be made longer because the arranging pitch is expanded. Thus the latch-up resisting quantity of a CMOS circuit can be improved.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メそり、特に０ＭＯ３ＦＥＴによって構
成される半導体メモリのデコーダ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a decoder circuit for a semiconductor memory constituted by a semiconductor memory, particularly an OMO3FET.

〔従来の技術〕[Conventional technology]

従来のデコーダ回路は、例えば国際固体回路会議誌（Ｉ
ＳＳＣＣ’　７７ＦＥＢ、１６ダイジエスト・オフ・テ
クニカルペーパーズＰ２０〜２１）に提示されたものが
あり、第１Ｏ図にその構成を示す。この回路はリード・
オンリー・メモリ（ＲＯＭ）に使用されたデコーダ回路
についてのものであるが、ダイナミックＲＡＭのロウま
たはコラムデコーダとして使用される場合も同様な構成
で使用される。第１θ図では６ビツトのアドレス信号Ａ
２〜Ａ７を使ワて６４個（２６＝６４）のうちの１個を
選択するデコーダ回路が２組示されている。Ｆ　Ｅ　Ｔ
　Ｑ　＋　＋〜ＱＩ６．　Ｑ２１〜Ｑｚａはアドレス信
号がそれぞれゲート電極に入力されるように接続され、
ソース・ドレインが縦続接続されたＮチャネルＦＥＴ群
である。Conventional decoder circuits are described, for example, in the journal of the International Solid State Circuits Conference (I
SSCC' 77FEB, 16 Digest Off Technical Papers P20-21), and its configuration is shown in Figure 1O. This circuit is a lead
Although this is a decoder circuit used in only memory (ROM), a similar configuration is also used when used as a row or column decoder of dynamic RAM. In Figure 1θ, the 6-bit address signal A
Two sets of decoder circuits are shown that select one of 64 decoders (26=64) using 2 to A7. FET
Q + + ~ QI6. Q21 to Qza are connected so that address signals are input to the respective gate electrodes,
This is a group of N-channel FETs whose sources and drains are connected in cascade.

通常、一般的にアドレス信号Ａ、およびＡ＋　　（Ａ＋
はＡ、の反転信号）のうちのいずれがが前記ＦＥＴ＃の
ゲート電極に接続されるが１図ではアドレス信号Ａ　２
　、　Ａ　３〜Ａ７がそれぞれＦＥＴＱ目、Ｑ１２〜Ｑ
Ｉ６のゲート電極に接続され、アドレス信号Ａ２．Ａ、
〜Ａ７がそれぞれＦＥＴＱ２１．Ｑ２２〜Ｑ２１１のゲ
ート電極に接続されている。Ｆ　Ｅ　Ｔ　Ｑ　ｌｔ、　
Ｑ　２７およびＱ　１８１　Ｑ２，１は制御信号φ１が
ゲート電極に接続されたＰチャネルおよびＮチャネルＦ
ＥＴである。ＦＥＴＱ＋＋。Typically, address signals A, and A+ (A+
is the inverted signal of A) which is connected to the gate electrode of the FET#, but in Figure 1, the address signal A 2
, A3 to A7 are the Qth FET, and Q12 to Q
I6 is connected to the gate electrode of address signal A2. A,
~A7 are respectively FETQ21. It is connected to the gate electrodes of Q22 to Q211. FET Qlt,
Q27 and Q181 Q2,1 are P channel and N channel F whose gate electrodes are connected to control signal φ1.
It is ET. FETQ++.

Ｑ１０のトレインはノードＮ、に接続され、ＦＥＴＱ２
＋、Ｑ２７のドレインはノードＮ２に接続されている。The train of Q10 is connected to node N, and FET Q2
+, the drain of Q27 is connected to node N2.

また、Ｆ　Ｅ　Ｔ　Ｑ　ＩＱ、　Ｑ　＋＋。はインバー
タ■１を構成するＰチャネルおよびＮチャネルＦＥＴで
あり、その人力となるゲート電極はノードＮ１に接続さ
れている。同様にＦＥＴＱ２９１　Ｑ２１゜はインバー
タＩ２を構成しており、その人力はノードＮ２に接続さ
れている。Also, FET Q IQ, Q ++. are P-channel and N-channel FETs constituting inverter 1, and their gate electrodes are connected to node N1. Similarly, FET Q291 Q21° constitutes an inverter I2, the power of which is connected to node N2.

上記インバータ１１．１２の出力、即ちデコーダ回路の
出力信号ｗ、、ｗ２は、Ｆ　Ｅ　Ｔ　Ｑ　Ｉ？＋Ｑ２７
とそれぞれ並列に設けられたＰチャネルＦ　Ｅ　Ｔ　Ｑ
　目＋　、　０２　目のゲート電極にそれぞれ接続され
ている。The outputs of the inverters 11 and 12, ie, the output signals w, w2 of the decoder circuit, are F E T Q I? +Q27
P-channel FETQ provided in parallel with
They are connected to the gate electrodes of the + and 02-th gates, respectively.

以上の構成におけるデコーダ回路の動作を第１１図に示
される波形図を参考にして説明する。非動作時、制御（
１５号φ、およびアドレス４３号Ａ、、Ａ２〜Ａ、、Ａ
、は低レベルにな７ている。したがってＦＥＴＱ１１〜
Ｑ１６１Ｑ２１〜ＱｚｏおよびＦ　Ｅ　Ｔ　Ｑ　ＩＡ＋
　Ｑ　２８はオフし、Ｆ　Ｅ　Ｔ　Ｑ　１７゜Ｑ２７は
オンしてノードＮ、、Ｎ２は高レベルに充電されている
。ノードＮｌ、Ｎ２は高レベルであることにより、Ｆ　
Ｅ　Ｔ　Ｑ　＋ｓ、　Ｑ　２９がオフ、ＦＥＴＱ　＋＋
ｏ　＋　Ｑ２１Ｇがオンして出力信号Ｗ、、ｗ２が低レ
ベルとなり、したがってＦＥＴＱｚ＋。The operation of the decoder circuit with the above configuration will be explained with reference to the waveform diagram shown in FIG. 11. When not operating, control (
No. 15 φ, and address No. 43 A,,A2~A,,A
, is at a low level7. Therefore, FETQ11~
Q161Q21~Qzo and FET Q IA+
Q28 is off, FETQ17°Q27 is on, and nodes N, , N2 are charged to a high level. Since nodes Nl and N2 are at high level, F
E T Q +s, Q 29 is off, FETQ ++
o + Q21G is turned on and the output signal W,,w2 becomes low level, so FET Qz+.

Ｑ２目がオンしてノードＮ、、Ｎ２が高レベルにあるこ
とを補償している。次に２組のデコーダのうち゛の１組
が選択される場合を考える。Q2 is turned on to compensate that nodes N, , N2 are at a high level. Next, consider a case where one of the two sets of decoders is selected.

アドレス信号のうち、ここでは外部アドレス信号に基い
てアドレス１３号Ａ２．Ａ、〜Ａ７が高レベルになると
すると、Ｆ　Ｅ　Ｔ　Ｑ　＋　＋〜Ｑ＋ｓがオンする。Among the address signals, here, address No. 13 A2. Assuming that A, ~A7 are at high level, FET Q + + ~Q+s is turned on.

次いで制御信号φ、が高レベルになるとＦ　Ｅ　Ｔ　Ｑ
　Ｉｔがオフ、ＦＥ１７Ｑ＋ａがオンしてノードＮ、の
電荷は放電されて低レベルとなり、インバータＩＩの出
力信号Ｗ、は、高レベルとなって、Ｆ　Ｅ　Ｔ　Ｑ　Ｉ
ｔはオフして、この選択されたデコーダ回路の出力を高
レベルに保持する。他方出力信号Ｗ２については、アド
レス信号Ａ２が低レベルのままなのでＦＥＴＱ２１はオ
フで、ノードＮ２は放電されず高レベルを保持し、イン
バータ■２の出力信号Ｗ２は低レベルのままでこのデコ
ーダ回路は非選択状態である。Then, when the control signal φ becomes high level, FETQ
It is off, FE17Q+a is on, the charge at node N is discharged and becomes a low level, and the output signal W of inverter II becomes a high level, FETQI
t is turned off to hold the output of this selected decoder circuit at a high level. On the other hand, regarding the output signal W2, since the address signal A2 remains at a low level, the FET Q21 is off, the node N2 is not discharged and maintains a high level, and the output signal W2 of the inverter 2 remains at a low level, and this decoder circuit It is in a non-selected state.

ところで上述したようなダイナミックＲＡＭめロウまた
はコラムデコーダのピッチを決めている要因は、メモリ
セルをそれぞれの交点に構成するワード線およびビット
線のピッチであるが、このピッチは最近の大容量化・高
集積化に伴うメモリセルの縮少化と共に縮少されて、例
えばＩＭビットＭＯＳダイナミックＲＡＭの場合、ワー
ド線Ｗ、とＷ２のピッチは４μｍ程度しかないのでこの
中に第１０図に示すようなデコーダをロウデコーダとし
て配設するのは困難なので、このピッチを拡げる目的で
、例えば第３図に示す回路が使用されている（ＩＥＥＥ
　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｅｄ−５ｔａｔｅＣｉ
ｒｃｕｉｔｓ、　Ｖｏｌ、５ｃ−２１，ＮＯ，５ＯＣＴ
、’８６．Ｐ、　６５５　Ｎ６旧）。すなわち、第１０
図のデコーダ回路の場合は、出力信号ＷｌまたはＷ２を
そのままワード線駆動信号として使用せず、第３図に示
されるように、各出力信号Ｗ１を例えば４個のトランス
ファーゲートＱ　１１４０〜Ｑ目ａｓを通してワード線
ＷＬ□。〜ＷＬ１３へ接続することによって、第１３図
に示すようにデコーダ回路を設けるピッチを４μｍＸ４
＝１６μｍと拡げるものである。By the way, the factor that determines the pitch of the dynamic RAM row or column decoder as described above is the pitch of the word lines and bit lines that configure the memory cells at their respective intersections, but this pitch has changed due to the recent increase in capacity and For example, in the case of IM bit MOS dynamic RAM, the pitch between word lines W and W2 is only about 4 μm. Since it is difficult to arrange a decoder as a row decoder, for example, the circuit shown in Figure 3 is used for the purpose of widening this pitch (IEEE
Journal of 5oled-5tateCi
rcuits, Vol, 5c-21, NO, 5OCT
, '86. P, 655 N6 old). That is, the 10th
In the case of the decoder circuit shown in the figure, the output signal Wl or W2 is not used as it is as a word line drive signal, but as shown in FIG. through the word line WL□. ~ By connecting to WL13, the pitch at which the decoder circuit is provided can be set to 4 μm x 4 as shown in Figure 13.
= 16 μm.

ここで第３図のプリデコーダ部は第４図に示されるよう
に、アドレス信号ＡＯ、ＡＩの２ビツトしか使用してお
らず、これを更に増せば面述のデコーダを設けるピッチ
を一段と拡げることができるようにみえるが、２ビツト
以上のアドレス信号を第４図の回路を用いてプリデコー
ドするのは、ゲート数が増え、回路が複雑になり、また
プリデコードされた配線数が増え、チップ面積の増大を
もたらすこと、更にはインバータ■、の負荷容量が増大
するため、インバータ■１にサイズの大きいＦＥＴが必
要となり、消費電力の増大をもたらすなどの理由によっ
て通常は採用されない。Here, as shown in FIG. 4, the predecoder section in FIG. 3 uses only two bits of the address signals AO and AI, and if this number is further increased, the pitch at which the decoders are provided as described above can be further expanded. However, predecoding a 2-bit or more address signal using the circuit shown in Figure 4 increases the number of gates, complicates the circuit, and increases the number of predecoded wires, making the chip This method is not normally adopted because it increases the area and further increases the load capacity of the inverter (1), which requires a large FET in the inverter (1), resulting in an increase in power consumption.

（発明が解決しようとする問題点） 以上のように、従来のデコーダ回路にあっては、ＭＯＳ
ダイナミックＲＡＭの大容量化・高速、化・低消費電流
化の銭点からＣＭＯＳ回路の採用が拡がるにつれて、Ｃ
ＭＯＳ回路の構成要素であるＮチャネルＦＥＴとＰチャ
ネルＦＥＴとの両蒙域をラッチアップを防ぎ得るト分な
距離をとって配設しなければならないという間が点があ
った。(Problems to be Solved by the Invention) As described above, in the conventional decoder circuit, MOS
As the adoption of CMOS circuits spreads due to the increased capacity, higher speed, and lower current consumption of dynamic RAM, CMOS
There was a point that the N-channel FET and P-channel FET, which are the components of the MOS circuit, had to be placed at a sufficient distance to prevent latch-up.

本発明はチップ面積の増大や、消費電流の増大なしに前
記両領域の距離を拡げることによってラッチアップ耐量
の高いデコーダ回路を得ることを目的としている。An object of the present invention is to obtain a decoder circuit with high latch-up resistance by increasing the distance between the two regions without increasing the chip area or increasing current consumption.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のデコーダ回路は、第１のワード線駆動回路を駆
動する第１の駆動手段と、第２のワード線駆動回路を駆
動する７ＪＪ２の駆動手段と、補のアドレス信号によっ
てオン・オフを一制御されて、前記第１の駆動手段か第
２の駆動手段かのいずれかを選択する選択手段を備えた
ものである。The decoder circuit of the present invention has a first drive means for driving a first word line drive circuit, a 7JJ2 drive means for driving a second word line drive circuit, and a complementary address signal to synchronize on/off. It is provided with a selection means that is controlled to select either the first driving means or the second driving means.

〔作用〕[Effect]

第１又は第２のワード線駆動回路は第１又は第２の駆動
手段によって駆動されて、真のアドレスイ、３号に対応
した出力信号であるワード線を高レベルにする。The first or second word line driving circuit is driven by the first or second driving means to bring the word line, which is the output signal corresponding to the true address I, No. 3, to a high level.

アドレス信号は真と補のアドレス信号に分割されて、真
のアドレス信号によってデコードした出力信号を、更に
補のアドレス信号そのままか或はプリデコードした信号
によりオン・オフを制御される選択手段を通して、第１
か第２かのワード線駆動回路を駆動する第１か゛第２の
駆動手段が選択される。The address signal is divided into true and complementary address signals, and the output signal decoded by the true address signal is further passed through a selection means whose on/off is controlled by the complementary address signal as it is or by the predecoded signal. 1st
The first or second driving means for driving either the word line driving circuit or the second word line driving circuit is selected.

〔実施例〕〔Example〕

以下、本発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図はＣＭＯＳ回路によるロウデコーダとしての第１
実施例の回路構成を示すもので、真のアドレス１３号Ａ
３〜Ａ７と、補のアドレス信号Ａ２の６ビツトのアドレ
ス信号を使って６４個（２６＝６４）のうちの１個を選
択するデコーダ回路を示す０図においてＦ　Ｅ　Ｔ　Ｑ
　２〜Ｑ６は真のアドレス信号Ａ３〜Ａアがそれぞれゲ
ート電極に接続され、かつ縦続接続されたＮチャネルＦ
ＥＴ群である。同様°にＦＥＴＱ１１２およびＱ２１２
は補のアドレス信号Ａ２およびＡ２がゲート電極に接続
されたＮチャネルＦＥＴで補のアドレス信号によってオ
ン・オフを制御されて第１か第２のワード線駆動手段を
選択する手段（ＳＷ）を構成している。通常、一般的に
アドレス信号Ａ、および＾豪（Ａ、はＡｌの反転信号）
のうちのいずれかが前記ＦＥＴのゲート電極に接続され
るが、図では真のアドレス信号Ａ３．Ａアが各々ＦＥＴ
Ｑ２゜Ｑ６のゲート電極に接続され、Ａ２およびλ２が
それぞれＦ　Ｅ　Ｔ　Ｑ　目２およびＱ２＋＊に接続さ
れた場合を示している。Ｆ　Ｅ　Ｔ　Ｑ　ｔは制御信号
φ１がゲートに接続されたＰチャネルＦＥＴである。Figure 1 shows the first row decoder using a CMOS circuit.
This shows the circuit configuration of the example, and the true address No. 13A
FETQ
2 to Q6 are connected to the gate electrodes of the true address signals A3 to Aa, respectively, and are cascade-connected N-channel Fs.
This is the ET group. Similarly FET Q112 and Q212
Complementary address signals A2 and A2 constitute means (SW) for selecting the first or second word line driving means by controlling the on/off of N-channel FETs connected to the gate electrodes by the complementary address signals. are doing. Usually, the address signal A and ^Au (A is the inverted signal of Al)
One of them is connected to the gate electrode of the FET, but in the figure, the true address signal A3. A is each FET
The case is shown in which Q2° is connected to the gate electrode of Q6, and A2 and λ2 are connected to F E T Q 2 and Q2+*, respectively. FETQt is a P-channel FET to which the control signal φ1 is connected to the gate.

Ｆ　Ｅ　Ｔ　Ｑ　２およびＱ７のドレイン、更にＦＥＴ
ＱＩ＋２およびＱ２＋２のソースはノードＮ１２に接続
されている。第１の駆動手段としてのインバータ１、を
構成するＦＥＴＱ＋ｓおよびＱＩｌｏのゲート電極と、
ＦＥＴＱ１１２のドレインはノードＮ、に接続され、第
２の駆動手段としてのインバータ［２を構成するＦＥＴ
Ｑ２９およびＱ　２１゜のゲート電極と、ＦＥＴＱ２１
２のドレインはノードＮ２に接続されている。デコーダ
回路の出力信号ｗｌは電源電位ＶＣＣとノードＮ、にソ
ースおよびドレインが接続されたＦ　Ｅ　Ｔ　Ｑ　Ｉｒ
　＋のゲート電極に接続されており、出力信号Ｗ２は電
源電位ＶＣＣとノードＮ２にソースおよびドレインが接
続されたＦＥＴＱ２＋＋のゲート？！極に接続されてい
る。FET Q2 and Q7 drains, plus FET
The sources of QI+2 and Q2+2 are connected to node N12. Gate electrodes of FETQ+s and QIlo constituting an inverter 1 as a first driving means,
The drain of the FET Q112 is connected to the node N, and the FET Q112 constituting the inverter [2] serves as a second driving means.
Gate electrodes of Q29 and Q21° and FETQ21
The drain of No. 2 is connected to node N2. The output signal wl of the decoder circuit is a FET Q Ir whose source and drain are connected to the power supply potential VCC and the node N.
The output signal W2 is connected to the gate electrode of FET Q2++ whose source and drain are connected to the power supply potential VCC and the node N2. ! connected to the pole.

出力信号Ｗ、およｚＪ　Ｗ　２の先には、それぞれ従来
例の場合と同様に、第３図に示すワード線駆動回路が第
１および第２のワード゛線駆動回路（ＷＤ＋　、ＷＯ２
）として接続されている。図において、プリデコード信
号ｘ０〜ｘ３は第４図に示す回路により真のアドレス１
３号Ａｏ　、　Ａｏ　。At the end of the output signals W and zJ W 2, the word line drive circuit shown in FIG. 3 is connected to the first and second word line drive circuits (WD+, WO2
) is connected as. In the figure, predecode signals x0 to x3 are converted to true address 1 by the circuit shown in FIG.
No. 3 Ao, Ao.

Ａ、、Ａ、をプリデコードした（３号とワード線駆動信
号φ８のＡＮＤ信号である。デコーダ回路の出力信号Ｗ
１は、制御信号φ２がゲートに接続されたＦＥＴＱｌ１
３゜〜Ｑ、３３を通してＦＥＴＱ　ｌ１４ＯＮＱ　目４
３のゲートに接続されている。また、信号Ｘ、〜Ｘ、は
前記Ｆ　’Ｅ　Ｔ　Ｑ　ｌ　１４０〜Ｑ　１１４３を介
してワード線ＷＬ、、〜ＷＬＩ３に接続されている。A, , A, is pre-decoded (AND signal of No. 3 and word line drive signal φ8. Output signal W of the decoder circuit
1 is FETQl1 whose gate is connected to the control signal φ2
3゜~Q, through 33 FETQ l14ONQ eye 4
Connected to gate 3. Further, the signals X, .about.X, are connected to the word lines WL, .

次に、第１図のデコーダ回路の動作について波形図であ
る第２図を参照しながら説明する。非動作時、制御信号
φ１およびアドレス信号Ａ２゜Ｘ２〜Ａ　ｙ　、　Ａ　
ｔは低レベルになっている。したがって、Ｆ　ＥＴＱ１
１２　、　Ｑ２１□およびＱ２〜Ｑ６はオフし、Ｆ　Ｅ
　Ｔ　Ｑ　ｙはオンしてノードＮＩ２は高レベルに充電
される。また、サイクルの終わりにノードＮ１およびＮ
２は共に高レベルに充電されており、従って、Ｆ　Ｅ　
Ｔ　Ｑ　＋　＋。およびＱ　２＋。がオンして出力信号
Ｗ１およびＷ２が低レベルになっている。このことによ
りＦＥＴＱ目ｌおよびＱ　２１１がオンしてノードＮ、
およびＮ２の高レベルを補償している。Next, the operation of the decoder circuit shown in FIG. 1 will be explained with reference to FIG. 2 which is a waveform diagram. When not operating, control signal φ1 and address signal A2°X2~A y, A
t is at a low level. Therefore, FETQ1
12, Q21□ and Q2 to Q6 are turned off, and F E
T Q y is turned on and node NI2 is charged to a high level. Also, at the end of the cycle nodes N1 and N
2 are both charged to a high level, therefore F E
T Q + +. and Q 2+. is turned on and the output signals W1 and W2 are at low level. As a result, FET Q1 and Q211 are turned on, and node N,
and compensating for the high level of N2.

次に、デコーダが選択され出力信号Ｗ、が高レベルにな
る場合を説明する。まず、制御信号φ１が高レベルにな
ることによりＦ　Ｅ　Ｔ　Ｑ　７がオフして、ノードＮ
、のプリチャージを中止する。Next, a case will be described in which the decoder is selected and the output signal W becomes high level. First, control signal φ1 becomes high level, FETQ7 is turned off, and node N
, cancels precharging.

次に、アト・レス（Ｉｉ号のうち、ここではＡ２゜Ｘ３
〜Ａ、が高レベルになることによりＦＥＴＱ２〜Ｑ６か
オンしてノードＮ１２が低レベルに放電されると同時に
、ＦＥＴＱＩ＋２もオンするのでノードＮ１も低レベル
へ放電される。このとき、補のアドレス信号λ２は低レ
ベルのままであるので、Ｆ　Ｅ　Ｔ　Ｑ　２１２はオフ
しており、ノートＮ２は高レベルのまま保たれる。ノー
ドＮ、が低レベルになることにより、インバータ■１に
より出力信号Ｗｌが高レベルになり、またＦ　Ｅ　Ｔ　
Ｑ　＋　＋　＋がオフして充電を中止する。ノードＮ２
は高レベルのままであるから、出力信号Ｗ２は低レベル
のままとなる。Next, atres (of No. Ii, here A2゜X3
When ~A becomes high level, FETs Q2 to Q6 are turned on and node N12 is discharged to low level, and at the same time, FET QI+2 is also turned on, so node N1 is also discharged to low level. At this time, the complementary address signal λ2 remains at a low level, so the FETQ 212 is turned off and the note N2 remains at a high level. As the node N becomes low level, the output signal Wl becomes high level by the inverter 1, and F E T
Q + + turns off and stops charging. Node N2
Since the output signal W2 remains at a high level, the output signal W2 remains at a low level.

デコーダ回路の出力信号Ｗ、およびＷ２は第３図のワー
ド線駆動回路に伝達される。制御信号φ、は高レベルで
あり出力信号Ｗ２は低レベルのままであるので、Ｆ　Ｅ
ＴＱｚ＋４ｏ〜Ｑ２＋＜ｚはオフする。一方、出力信号
Ｗｌは高レベルになるため、Ｆ　Ｅ　Ｔ　Ｑ　ｌ　１４
ＯＮＱ　＋　１４３はオンする。次に、第４図のプリデ
コーダのワード線駆動信号φ８が高レベルになり、真の
アドレス信号へ〇およびＡ１に対応したｘｏが高レベル
になる。このことにより、ワード線ＷＬ、。が高レベル
になる。The output signals W and W2 of the decoder circuit are transmitted to the word line drive circuit of FIG. Since the control signal φ is at high level and the output signal W2 remains at low level, F E
TQz+4o to Q2+<z is turned off. On the other hand, since the output signal Wl becomes high level, F E T Q l 14
ONQ+143 is turned on. Next, the word line drive signal φ8 of the predecoder in FIG. 4 becomes high level, and the true address signal 〇 and xo corresponding to A1 become high level. This causes the word line WL,. becomes high level.

サイクルの終わりには、まず、制御信号φ、が低レベル
になる。このとき、Ｆ　Ｅ　Ｔ　Ｑ　７およびＱ２〜Ｑ
６は共にオン状態となる。Ｆ　Ｅ　Ｔ　Ｑ　２〜Ｑ６の
サイズを適当に選択することにより、Ｆ　Ｅ　Ｔ　Ｑ　
７および縦続接続されたＦ　Ｅ　Ｔ　Ｑ　２〜Ｑ６によ
って形成されるインバータのしきい値を実効的に高くす
ることができるので、このとき、ノードＮ１□の電位は
電源電位と接地電位の中間レベルにすることができる。At the end of the cycle, first, the control signal φ goes low. At this time, FET Q7 and Q2~Q
6 are both in the on state. By appropriately selecting the size of FETQ2 to Q6, FETQ
Since the threshold value of the inverter formed by 7 and cascade-connected FETQ2 to Q6 can be effectively increased, the potential of node N1□ is at an intermediate level between the power supply potential and the ground potential. It can be done.

この電位がノードＮ１．２に伝達され、インバータ１１
を反転させてＦ　Ｅ　Ｔ　Ｑ　＋　＋　＋をオンさせる
。次に、アドレス信号Ａ、、Ａ、、−−−−，Ａアが低
レベルになり、ノードＮ１□およびＮ１が高レベルに充
電される。This potential is transmitted to node N1.2, and inverter 11
is reversed to turn on FET Q + + +. Next, address signals A, , A, .

ここで、第１２図に示す本発明の実施例と、第１３図に
示す従来例とを比較することにより、本発明の特徴は一
層明らかになる。すなわち、デコーダの出力信号は、従
来例ではワード線４本分、すなわち、ＩＭビットＭＯＳ
ダイナミックＲＡＭでは約１６μｍ毎に１出力が必要で
あるのに本発明においては、２倍の約３２μｍピッチで
デコーダ回路を設ければよく、配置のピッチが拡げられ
、Ｐチャネル領域とＮチャネル領域の間の距離を十分に
大きくすることができる。By comparing the embodiment of the present invention shown in FIG. 12 with the conventional example shown in FIG. 13, the features of the present invention will become clearer. That is, in the conventional example, the output signal of the decoder is equivalent to four word lines, that is, the IM bit MOS
Dynamic RAM requires one output every approximately 16 μm, but in the present invention, the decoder circuits only need to be provided at a pitch of approximately 32 μm, which is twice as large. The distance between them can be made sufficiently large.

なお、上記実施例ではワード線駆動回路内でのみアドレ
ス信号をプリデコードした信号を用い、デコーダ回路で
は、ＦＥＴのゲートにアドレス信号がそのまま接続され
る場合について説明したが、第５図あるいは第７図のよ
うに、デコーダ内にもプリデコードされた信号を使用し
て補のアドレス信号Ａ２．Ａ３をプリデコードした信号
で選択手段を制御してもよい。In the above embodiment, a signal obtained by predecoding the address signal is used only in the word line drive circuit, and the address signal is directly connected to the gate of the FET in the decoder circuit. As shown in the figure, the pre-decoded signal is also used in the decoder to generate complementary address signals A2. The selection means may be controlled by a signal obtained by predecoding A3.

第５図は本発明の第２実施例を示す図であり、デコーダ
回路内の縦続接続されたＦ　Ｅ　Ｔ　Ｑ　ａ〜Ｑ６には
真のアドレス信号Ａ４〜Ａ７が接続され、スイッチング
ＦＥＴＱｌ１２〜Ｑ　４１□には、例えば第６図に示す
回路によって補のアドレス信号Ａ、、Ａ３をプリデコー
ドされた信号Ｘ（〜Ｘ７が接続されており、補のアドレ
ス（２号Ａ２およびＡ　、が高レベルになる場合には、
信号ｘ４が高レベルになり出力信号Ｗ１が高レベルにな
る。FIG. 5 is a diagram showing a second embodiment of the present invention, in which true address signals A4 to A7 are connected to cascade-connected FETs Qa to Q6 in the decoder circuit, and switching FETs Ql12 to Q41 are connected to the true address signals A4 to A7. □ is connected with a signal In this case,
The signal x4 becomes high level and the output signal W1 becomes high level.

第７図は本発明の第３実施例を示す図であり、デコーダ
回路内の縦続接続されたＦＥＴＱ３４およびＱｓｓには
例えば第８図に示す回路によってプリデコードされた信
号ｘ８およびｘ１□が接続され、スイッチングＦＥＴＱ
Ｉ＋２〜Ｑ４□、には同様にプリデコードされた信号ｘ
４〜ｘ７が接続されている、アドレス１５号Ａ２　、Ａ
３　、Ａｔが高レベルになる場合にはＦＥＴＱ３４およ
びＱｓｓがオンし、更にＱ、１２がオンして出力信号Ｗ
、が高レベルになる。FIG. 7 is a diagram showing a third embodiment of the present invention, in which signals x8 and x1□ predecoded by the circuit shown in FIG. 8, for example, are connected to cascade-connected FETs Q34 and Qss in the decoder circuit. , switching FETQ
I+2 to Q4□, similarly predecoded signal x
4 to x7 are connected, address No. 15 A2, A
3. When At becomes high level, FETQ34 and Qss are turned on, and further Q and 12 are turned on, and the output signal W
, reaches a high level.

また、上記実施例では縦続接続されたＦＥＴ群と直列に
接続されるＦＥＴはＰチャネルＦ　Ｅ　Ｔ　Ｑ　ｔのみ
である場合について説明したが、第９図の第４実施例に
示すように、縦続接続されたＦＥＴ群のＧＮＤ側に直列
にＮチャネルＦＥＴＱ８を接続し、そのゲート電極を制
御信号φ１に接続しても同様の効果がある。Further, in the above embodiment, the case where the FET connected in series with the cascade-connected FET group is only the P channel FETQt was explained, but as shown in the fourth embodiment of FIG. A similar effect can be obtained by connecting an N-channel FET Q8 in series to the GND side of the connected FET group and connecting its gate electrode to the control signal φ1.

また、上記実施例では制御信号φ２がＶ（（の場合につ
いて説明したが、クロック信号などを適正な極性・タイ
ミングで使用する場合でも同様の効果を奏する。Further, in the above embodiment, the case where the control signal φ2 is V(() has been described, but the same effect can be obtained even when a clock signal or the like is used with appropriate polarity and timing.

また、−ト記実施例では、デコーダ回路がロウデコーダ
として使用された場合について説明したが、コラムデコ
ーダとして使用された場合にも同様の効果が得られる。Furthermore, in the embodiments described in (g) and (g), a case has been described in which the decoder circuit is used as a row decoder, but similar effects can be obtained when the decoder circuit is used as a column decoder.

尚、実施例中筒１図および第９図においてはＡ２のみを
補のアドレス信号とし、他のＡ。。In the embodiments shown in FIG. 1 and FIG. 9, only A2 is used as a complementary address signal, and the other A signals are used as complementary address signals. .

Ａ　＋　、　Ａ　３〜Ａアを真のアドレス信号とし、第
５図および第７図においてはＡ、、Ａ、を補のアドレス
信号とし、他のＡＯ、ＡＩ　、Ａ、〜Ａ７を真のアドレ
ス信号としている。A + , A3 to A are true address signals, and in FIGS. 5 and 7, A,, A, are complementary address signals, and the other AO, AI, A, to A7 are true addresses. It is used as a signal.

〔発明の効果〕〔Effect of the invention〕

真のアドレス信号によってデコードされた出力イコ号を
更に補のアドレス信号そのままか、或はこれをプリデコ
ードした信号でオン・オフを制御される選択手段として
のＦＥＴを通して第１か第２のワード線駆動回路が選択
して駆動されるので、真のアドレス信号によるデコーダ
の縦続接続された例えばＮチャネルＦＥＴ群とプリチャ
ージするＰチャネルＦＥＴとを配設する寸法を拡げるこ
とが出来て、ＣＭＯ３特有のラッチアップ現象を大幅に
抑制できる効果がある。The output equal sign decoded by the true address signal is further connected to the first or second word line through a complementary address signal or through a FET as a selection means whose on/off is controlled by a predecoded signal. Since the drive circuit is selectively driven, it is possible to expand the size of arranging the cascade-connected N-channel FET group of the decoder based on the true address signal and the P-channel FET for precharging, which is unique to CMO3. This has the effect of significantly suppressing the latch-up phenomenon.

【図面の簡単な説明】 第１図は本発明の第１実施例のデコーダ回路の回路図、
第２図は第１図の回路の動作波形図、第３図は本発明の
実施例の回路および従来の回路に接続されて使用される
ワード線駆動回路の回路図、第４図は第３図におけるプ
リデコーダの回路図、第５図および第６図は本発明の第
２実施例を示す回路図、第７図および第８図は本発明の
第３実施例を示す回路図、第９図は本発明の第４実施例
を示す回路図、第１０図は従来のデコーダ回路の回路図
、第１１図は第１０図の回路の動作波形図、第１２図は
本発明のデコーダ回路のピッチ間隔を示す説明図、第１
３図は従来のデコーダ回路のピッチ間隔を示す説明図で
ある。 ＷＤ、−・・・・・ワード線駆動回路 Ｉ、−−−−−ワード線駆動回路の駆動手段ＳＷ、−−
−−・選択手段 なお、図中同一符号は同一、又は相当部分を示す。[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a circuit diagram of a decoder circuit according to a first embodiment of the present invention;
2 is an operating waveform diagram of the circuit in FIG. 1, FIG. 3 is a circuit diagram of a word line drive circuit used in connection with the circuit of the embodiment of the present invention and a conventional circuit, and FIG. 5 and 6 are circuit diagrams showing the second embodiment of the present invention. FIGS. 7 and 8 are circuit diagrams showing the third embodiment of the present invention. 10 is a circuit diagram of a conventional decoder circuit, FIG. 11 is an operating waveform diagram of the circuit of FIG. 10, and FIG. 12 is a circuit diagram of a decoder circuit of the present invention. Explanatory diagram showing pitch intervals, 1st
FIG. 3 is an explanatory diagram showing pitch intervals of a conventional decoder circuit. WD, --- Word line drive circuit I, --- Word line drive circuit driving means SW, --
---Selection means Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (2)

【特許請求の範囲】[Claims] （１）第１のワード線駆動回路を駆動する第１の駆動手
段と、第２のワード線駆動回路を駆動する第２の駆動手
段と、真と補のアドレスの信号のうち補のアドレス信号
によってオン・オフを制御され、第１の駆動手段か第２
の駆動手段かのいずれかを選択する選択手段を備えたこ
とを特徴とするデコーダ回路。(1) A first driving means for driving the first word line driving circuit, a second driving means for driving the second word line driving circuit, and a complementary address signal among the true and complementary address signals. The on/off is controlled by the first driving means or the second driving means.
A decoder circuit comprising a selection means for selecting one of the driving means. （２）前記補のアドレス信号は、このアドレス信号をプ
リデコードした信号であることを特徴とする特許請求の
範囲第１項記載のデコーダ回路。(2) The decoder circuit according to claim 1, wherein the complementary address signal is a signal obtained by predecoding this address signal.