JPS63220497A - Address selection circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリセルアレイの高速選択を行なう番地
選択回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an address selection circuit that performs high-speed selection of a memory cell array.
従来、ＭＯ８回路の番地選択を行う回路として、ＥＣＬ
回路により駆動され、ＥＣＬ回路の信号レベル（以下Ｅ
ＣＬレベルという）をＭＯ８回路の信号レベル（以下Ｍ
ＯＳレベルという）に変換し、デコードを行う回路がア
イ・イー・イー・イー（ＩＥＥＥ）ジャーナルオプソリ
ッドステートサーキツツ１９８６゜ＶＯＬＳＣ−２１，
６８１〜６８５頁に開示されている。Conventionally, ECL was used as a circuit for selecting the address of the MO8 circuit.
The signal level of the ECL circuit (hereinafter E
CL level) is the signal level of the MO8 circuit (hereinafter referred to as M
The circuit that performs conversion to OS level) and decoding is based on the IEEE Journal Op Solid State Circuits 1986゜VOLSC-21,
It is disclosed on pages 681-685.
第１４図はかかる番地選択回路を示す。図においてアド
レスバッファ回路１はＥＣＬレベルの入力信号をＭＯ８
レベルに変換し、ＥＣＬレベルの入力信号を検出する検
出回路ＤＥＴ 、検出回路ＤＥＴの出力をレベルシフト
するレベルシフト回路ＬＳＨ１次段のプリデコーダ２を
駆動するバッファ回路ＢＵＦで構成されている。各アド
レスバッファ回路には１ビツトの入力信号人１〜Ａ、が
入力され、２本の出力線は、入力が「０」レベル（低レ
ベル）のときそれぞれ「１」レベル（高レベル）、！−
ｒＯＪレベルを、入力が「１」レベルのときそれぞれｒ
ＯＪレベルと「１」レベルを出力するようになっている
。プリデコーダ２は８つ（図では６つを省略）の３人カ
バイボーラΦＭＯ８複合形ナントゲートで構成される。FIG. 14 shows such an address selection circuit. In the figure, address buffer circuit 1 receives an ECL level input signal from MO8.
It is comprised of a detection circuit DET which converts the level to an ECL level input signal and detects an input signal of ECL level, a level shift circuit LSH which level shifts the output of the detection circuit DET, and a buffer circuit BUF which drives a predecoder 2 at the next stage. One-bit input signals 1 to A are input to each address buffer circuit, and the two output lines are respectively at a "1" level (high level) when the input is at a "0" level (low level), ! −
The rOJ level is set to r when the input is at the “1” level.
It is designed to output OJ level and "1" level. The predecoder 2 is composed of eight (six are omitted in the figure) three-person Kabaibora ΦMO8 composite Nant gate.
プリデコーダ２には３つのアドレスバッファ回路の出力
が与えられ、３ビツトの入力信号（例えばＡＩ ＊ Ａ
２ ＋ Ａ３）のとる値の組合せによ）、８本の出力線
のうち１本のみに「０」レベルの信号を出力する。プリ
デコーダ３は６４個の２人力バイボーラ・ＭＯ８Ｏ８複
合アノアゲート成される。プリデコーダ３には２つのプ
リデコーダ２の出力が与えられ２ビツトの入力信号のと
る値の組合せにより、６４本の出力線のうち１本のみに
「１」レベルの信号を出力する。プリデコーダ２および
３の役割は、多入力ＭＯ８形ナントゲートで構成される
デコーダ４の入力数、即ち直列接続されるトランジスタ
の数を減らし、デコーダ４の高速動作を得るものである
。反転バッファ５はデコーダ４の出力を反転し、次段回
路であるメモリセルアレイ６の大きな負荷を駆動するた
めバイボーラ・ＭＯ８複合形インバータで構成されてい
る。The outputs of three address buffer circuits are given to the predecoder 2, and a 3-bit input signal (for example, AI*A
2 + A3)), a "0" level signal is output to only one of the eight output lines. The pre-decoder 3 is composed of 64 two-man powered bibolar/MO8O8 composite anoa gates. The predecoder 3 is supplied with the outputs of the two predecoders 2, and outputs a "1" level signal to only one of the 64 output lines depending on the combination of values taken by the 2-bit input signals. The role of the predecoders 2 and 3 is to reduce the number of inputs of the decoder 4, which is composed of a multi-input MO8 type Nant gate, that is, the number of transistors connected in series, and to obtain high-speed operation of the decoder 4. The inverting buffer 5 inverts the output of the decoder 4 and is composed of a bibolar/MO8 composite inverter in order to drive a large load of the next stage circuit, the memory cell array 6.
これによって、メモリセルアレイ６の入力信号であるＡ
１〜Ａ、が示すアドレスが選択される。As a result, the input signal A of the memory cell array 6
Addresses indicated by 1 to A are selected.
しかしながら、入力信号ｎビット（Ａｓ−Ａｎ ）の組
合せにより、反転バッファ５の出力２ｎ本のうち１本の
みを高レベルにして番地選択動作を行う場合、従来構成
では回路段数が多くなシ（第１ｍ−１１，、Ｊ−クー１
ヰふＬｌお相市り加〃いム臥／ｈ ：ＲＦ、 ７て
吐βｉ１ユ？増大する欠点がある。さらに１アドレスバ
ッファ回路１０レベルシフト回路ＬＳＨ以降の回路が全
てＭＯＩ９レベルの信号で動作（大振幅動作）するため
、立ち上がシおよび立ち下がシに要する時間が増大し、
番地選択動作の高速化が困難であるという問題があった
。However, when performing an address selection operation by setting only one of the 2n outputs of the inverting buffer 5 to a high level due to a combination of n-bit input signals (As-An), the conventional configuration requires a large number of circuit stages (the 1m-11,, J-ku 1
If Ll Oaiichi Rika〃mu 臥/h: RF, 7 tetsu βi1yu? There are increasing drawbacks. Furthermore, since all the circuits after the 1-address buffer circuit 10 level shift circuit LSH operate with MOI9 level signals (large amplitude operation), the time required for rising and falling increases.
There was a problem in that it was difficult to speed up the address selection operation.
このような問題を解決するために本発明はプリデコーダ
およびデコーダを電流切シ換え形論理回路により構成し
、さらにデコーダを選択するブロック選択回路を設けた
ものである。In order to solve this problem, the present invention comprises a predecoder and a decoder using current switching type logic circuits, and further includes a block selection circuit for selecting the decoder.
大部分が小振幅動作になシ、ブロック選択回路によって
必要なデコーダのみが選択される。Most of the decoders are small-amplitude operations, and only the necessary decoders are selected by the block selection circuit.
第１図はこの発明の第１の実施例を示すものである。図
において６はメモリセルアレイ、７．７ｍはプリデコー
ダ、８＋８ｍ＋８ｂはレベルシフト回路、９はブロック
選択回路、１０はデコーダ、１１に＋１１７（９７丁〒
あｈ−Ａ、〜Ａ、Ｒ入力信醤である。FIG. 1 shows a first embodiment of the invention. In the figure, 6 is a memory cell array, 7.7m is a predecoder, 8+8m+8b is a level shift circuit, 9 is a block selection circuit, 10 is a decoder, and 11 is +117 (97 blocks).
Ah-A, ~A, R input sauce.
プリデコーダＴは第２図に示すようにダイオード結合負
荷による電流切シ換え形バイボーラアンド回路で構成さ
れる。第２図では入力信号がＡ１１人２の２ビツトの場
合を示している。第２図において、プリデコーダＴの各
出力Ｖｏγ（ｍ）（ｍ＝１〜４）には負荷Ｒ７とアノー
ドを共通にし７’ｃ２個のダイオードが接続されている
。バイボーラトランジスタＱ？ （１） 、Ｑｙ （２
）のベースにはそれぞれ入力信号Ａ、Ｉ基準電圧ＶＲ（
約マイナス１．３ Ｖ ）が印加され、共通のエミッタ
は電流源回路Ｉ ７ （１）に接続されている。また、
バイボーラトランジスタＱｙ （３） 、Ｑ？ （４）
のベースにはそれぞれ入力信号Ａ２＋基準電圧ｖＲが印
加され、共通のエミッタは電流源回路Ｉ ｒ （２）に
接続されている。更に、バイボーラトランジスタＱ７（
１）のコレクタはダイオードＤ７（１）、Ｄｙ（３）の
７ノードに接続さ・れ、バイボーラトランジスタＱ７（
２）のコレクタはダイオードＤ ７ （５） 、Ｄ ７
（７）のアノードに接続され、バイボーラトランジス
タＱ７（３）のコレクタはダイオードＤｙ （２） 、
Ｄ７ ｆ６）のアノードに接続され、バイボーラトラ
ンジスタＱｙ（４）のコレクタはダイオードＤ？ （４
） 、Ｄｙ （８）のアノードに接続されている。As shown in FIG. 2, the predecoder T is constituted by a current switching type bibolar AND circuit with a diode-coupled load. FIG. 2 shows a case where the input signal is 2 bits of A11 and 2. In FIG. 2, two diodes 7'c are connected to each output Voγ(m) (m=1 to 4) of the predecoder T, with the anode common to the load R7. Bibolar transistor Q? (1) , Qy (2
) have input signals A and I reference voltage VR (
Approximately minus 1.3 V) is applied, and the common emitter is connected to the current source circuit I 7 (1). Also,
Bibolar transistor Qy (3), Q? (4)
The input signal A2+reference voltage vR is applied to the bases of each of them, and the common emitters are connected to the current source circuit I r (2). Furthermore, bibolar transistor Q7 (
The collector of 1) is connected to the 7 nodes of diodes D7 (1) and Dy (3), and the bipolar transistor Q7 (
The collector of 2) is a diode D 7 (5), D 7
(7), and the collector of the bipolar transistor Q7 (3) is connected to the diode Dy (2),
D7 f6) is connected to the anode, and the collector of the bipolar transistor Qy (4) is connected to the diode D? (4
) , Dy (8).
入力信号Ａｓ ｒ Ａ２のビットバタンか（０、Ｏ）の
場合（「０」は入力信号レベルが約マイナス１，６ｖ１
「１」は入力信号レベルが約マイナス０．８Ｖ）の場
合の動作原理を説明する。この場合、バイボーラトラン
ジスタＱ７（１）、Ｑγ（３）が非導通となるため出力
ＶＯ７（１）はＶｃｃ ＝ ＯＶに１、ソノ他ノ出力Ｖ
Ｑ７ （２） ｒ ＶＯ７（３） ＋ ＶＯ７（４）は
、その出力に接続されているダイオードの片方あるいは
両方が導通するため負荷Ｒ７の電圧降下によって出力電
圧が低下する。この状態を出力ＶＯ７（１）が選択され
た状態と定義する。なお、他の出力ｖｏ７（２）。If the bit bang of input signal As r A2 is (0, O) (“0” means that the input signal level is approximately minus 1,6v1
The operating principle when the input signal level is approximately -0.8V ("1") will be explained. In this case, the bipolar transistors Q7 (1) and Qγ (3) become non-conductive, so the output VO7 (1) is 1 at Vcc = OV, and the output V at Vcc = OV.
Since one or both of the diodes connected to the output of Q7 (2) r VO7 (3) + VO7 (4) are conductive, the output voltage decreases due to the voltage drop of the load R7. This state is defined as a state in which the output VO7(1) is selected. In addition, other output vo7(2).
ｖＯ？、 （３） ｒ ＶＯ７（４）の選択も同様に行
われる。vO? , (3) r The selection of VO7 (4) is performed in the same manner.
以上、第２図ではプリデコーダの構成および動作を２ピ
ツ） （Ａ１−Ａｘ ）の場合について説明したが、入
力信号が３ビツト以上の場合も同様であシ、入力信号が
１ビツトの場合には出力Ｖ Ｏ？は２１本あり、各出力
ＶＯ７（ｍ） （ｍ＝ １〜２）に接続されるバイボー
ラトランジスタの数は１個であシミ流源回路の数も１個
である。Above, in Fig. 2, the configuration and operation of the predecoder have been explained for the case of 2 bits (A1-Ax), but the same applies when the input signal is 3 bits or more, and when the input signal is 1 bit. Is the output VO? There are 21 of them, the number of bibolar transistors connected to each output VO7(m) (m=1 to 2) is one, and the number of stain current source circuits is also one.
なおプリデコーダγａについてはプリデコーダＴの入力
信号ＡＩ−’−Ａｉ以外の入力信号］＋１〜ＡＪが印加
されるだけで、プリデコーダ７と同様な回路構成である
。Note that the predecoder γa has a circuit configuration similar to that of the predecoder 7, except that the input signals [+1 to AJ] other than the input signal AI-'-Ai of the predecoder T are applied.
ブロック選択回路９はプリデコーダ７．７ｍの入力数を
減らしてプリデコーダでの消費電力を削減するために設
けた回路であシ、複数個の１入力端子切夛換え形論理回
路で構成される。１入力端子切シ換え形論理回路は第３
図に示すように、バイボーラトランジスタＱ９ （１）
、Ｑｓ （２）、負荷抵抗Ｒ１ｓ定電流源工９で構成
される。バイボーラトランジスタＱ９ （１） 、Ｑｓ
（２）のベースには入力信号ＡＫ（Ｋ＝ｊ＋１〜ｎ）
＋基準電圧ｖＲが印加され、共通のエミッタは定電流源
Ｉ９が接続され、各コレクタはそれぞれ負荷抵抗Ｒ，が
接続され、そこから相補出力信号Ｖｏｗ （ｋ） 、ｖ
ｔコ−ｋ）が発生する。The block selection circuit 9 is a circuit provided to reduce the number of inputs to the predecoder 7.7m to reduce power consumption in the predecoder, and is composed of a plurality of single input terminal switchable logic circuits. . 1 input terminal switching type logic circuit
As shown in the figure, bibolar transistor Q9 (1)
, Qs (2), a load resistor R1s, and a constant current source 9. Bibolar transistor Q9 (1), Qs
The base of (2) is the input signal AK (K=j+1~n)
+ reference voltage vR is applied, a constant current source I9 is connected to the common emitter, and a load resistor R, is connected to each collector, from which complementary output signals Vow (k), v
tco-k) occurs.
プリデコーダ７．７ｍおよびブロック選択回路９の出力
ｖ（１７＋ ｖ０７ ＆ ＋ ｖｏｗはレベルシフト回
路８゜８ｍ、８ｂで低電位側にレベルシフトされ、それ
らの出力回路ｖｏｓ ＋ ｖｏｓ ＆ ｔ ｖｏｓ ｂ
は振幅がＯ，ＳＶ以下の小振幅信号のままデコーダ１０
に印加される。The output v(17+v07&+vow) of the predecoder 7.7m and the block selection circuit 9 is level-shifted to the lower potential side by the level shift circuits 8°8m, 8b, and their output circuits vos + vos & t vos b
is the decoder 10 as a small amplitude signal whose amplitude is less than O, SV.
is applied to
レベルシフト回路８は第４図（１）に示すようにエミッ
タフォロワと複数個のダイオードと負荷抵抗Ｒｓ（１）
の直列接続で構成される。レベルシフト回路８によるレ
ベルシフト量はダイオードの個数と負荷抵抗の値で制御
される。なお、レベルシフト回路８＆はレベルシフト回
路８と同様な回路構成であるが、直列接続されたダイオ
ードの数を増加してレベルシフト量を大きくしている。As shown in FIG. 4 (1), the level shift circuit 8 includes an emitter follower, a plurality of diodes, and a load resistor Rs (1).
Consists of series connection of The level shift amount by the level shift circuit 8 is controlled by the number of diodes and the value of the load resistance. Note that the level shift circuit 8& has a similar circuit configuration to the level shift circuit 8, but the number of series-connected diodes is increased to increase the amount of level shift.
また、レベルシフト回路８ｂは第４図（ｂ）に示すよう
にエミッタフォロワと負荷抵抗Ｒｓ（２）と電流源工６
の直列接続で構成され、レベルシフト量は負荷抵抗と電
流源１８の値により任意に設定できる。The level shift circuit 8b also includes an emitter follower, a load resistor Rs(2), and a current source 6 as shown in FIG. 4(b).
The level shift amount can be arbitrarily set by the load resistance and the value of the current source 18.
デコーダ１０は第５図に示すように複数のシリーズ・ゲ
ート構成の電流切シ換え形論理回路で構成される。シリ
ーズ・ゲート回路はレベルシフト回路８．８ｍの出力Ｖ
ｏｓ （１）〜Ｖｏｓ （２’） ＋ Ｖｏａａ （１
）〜Ｖｏｓａ（２”）を入力とし、それらの組合せによ
つて２ｊ本の出力（Ｖｏ ｔ ｏ（１）〜Ｖｏ１ｅ （
２ｊ） ）のうち１本を低レベルにして選択動作を行う
ものであシ、上段のゲート１２と下段のゲート１３と電
流源回路１４との直列接続で構成される。尚、電流源回
路１４は定電流源にスイッチング機能を持たせた回路で
アシ、レベルシフト回路８ｂの出力ＶＯＩ ｂ（ｊ＋１
）〜Ｖｏｓｂ（ｎ）の相補信号の組合せにより、（ｎ−
Ｊ）個のシリーズ・ゲート回路から１つの回路を選択す
るものである。As shown in FIG. 5, the decoder 10 is composed of a plurality of current switching type logic circuits having a series gate configuration. The series gate circuit is the output V of the level shift circuit 8.8m
os (1) ~ Vos (2') + Voaa (1
) ~ Vosa (2”) as input, and the combination of them produces 2j outputs (Vo t o (1) ~ Vo1e (
2j) The selection operation is carried out by setting one of the two transistors to a low level, and is constructed by connecting an upper gate 12, a lower gate 13, and a current source circuit 14 in series. The current source circuit 14 is a constant current source with a switching function, and the output VOI b(j+1) of the level shift circuit 8b is
) to Vosb(n), (n-
J) one circuit is selected from series gate circuits.
電流源回路１４が導通状態で、レベルシフト回路８，８
１０出力のうちＶｏｓ （１） Ｖｏｓａ（１）のみが
高レベルのときの動作原理を説明する。ペースがＶｏｗ
（１）に接続されているバイボーラトランジスタＱｌ
ｚ（１）およびペースがＶｏｓ ａ （１） Ｋ接続さ
れているバイボーラトランジスタ（ｈｓ （１）が導通
し、抵抗Ｒ１２＋バイボーラトランジスタＱＢ （１）
−Ｑｔｓ （１）、電流源回路１４を介して電源Ｖｃ
ａｈＶｘｘとの間に電流パスが形成される。そのため、
抵抗Ｒ１２の電圧降下によりデコーダ１０の出力Ｖａ１
ｅ （１）のみが低レベルになシ、選択動作が行われる
。レベルシフト回路８の出力Ｙｅｓ （１）の高レベル
を一３ｖ以下にすれば（レベルシフト回路８のダイオー
ドの数を３ 個Ｋｆればレベルシフト回路８の出力の高
レベルは約マイナス３．２ｖとなる）、デコーダ１０の
出力Ｖｏｌｏ（１）の振幅は３ｖ程度（出力Ｖｏｔｏ（
１）の高レベルはＧＶ）になシ、次段回路である反転バ
ッファ１１がＭＯ８回路でも十分駆動できる。即ち、デ
コーダ１０は選択動作と同時に入出力間で増幅動作を行
うことができる。When the current source circuit 14 is in a conductive state, the level shift circuits 8, 8
The operating principle when only Vos (1) and Vosa (1) among the 10 outputs are at a high level will be explained. The pace is Vow
(1) Bibolar transistor Ql connected to
z (1) and the bibolar transistor (hs (1) connected to Vos a (1) K are conductive, resistor R12 + bibolar transistor QB (1)
-Qts (1), the power supply Vc via the current source circuit 14
A current path is formed between ahVxx and ahVxx. Therefore,
The output Va1 of the decoder 10 due to the voltage drop of the resistor R12
If only e (1) is at a low level, a selection operation is performed. Yes If the high level of the output of the level shift circuit 8 (1) is set to below -3V (if the number of diodes in the level shift circuit 8 is 3 Kf), the high level of the output of the level shift circuit 8 will be approximately -3.2V. ), the amplitude of the output Volo (1) of the decoder 10 is about 3V (the output Voto (
The high level of 1) is GV), and the inversion buffer 11, which is the next stage circuit, can be sufficiently driven by an MO8 circuit. That is, the decoder 10 can perform an amplification operation between input and output simultaneously with a selection operation.
電流源回路１４は第６図に示すようにバイボーラトラン
ジスタＱ１４（１）〜Ｑ１４（３）および定電流源１６
で構成された電流ミラー回路にスイッチング回路１５を
付加し六回路であシ、定電流源１６と電源Ｖ冨！の間に
スイッチングトランジスタＱｓｓ（Ｊ＋１）〜Ｑｓｓ
（ｎ）か並列接続され、また抵抗Ｒ１４がバイボーラト
ランジスタＱ１４（１）〜（ｈ４（２）の共通ペースと
電源ＶＩＨの間に接続されている。As shown in FIG. 6, the current source circuit 14 includes bibolar transistors Q14(1) to Q14(3) and a constant current source 16.
A switching circuit 15 is added to the current mirror circuit consisting of a current mirror circuit, resulting in six circuits, a constant current source 16, and a power supply V! Between switching transistors Qss(J+1) and Qss
(n) are connected in parallel, and a resistor R14 is connected between the common space of the bipolar transistors Q14(1) to (h4(2)) and the power supply VIH.
第７図は定電流源１６の実施例であって、抵抗Ｒｒｓ
（１） 、直列接続されたダイオードＩ）＋ｇ （１）
〜Ｄ１８ （３） ＋バイボーラトランジスタＱｓａお
よび抵抗Ｒ１ｇ （２）で構成された定電流回路により
定電流を発生し、９ＭＯ８）う／ジスタＭｔ−（１）
ｒ Ｍｌｇ （２）の電流ミラー回路を通して電流源回
路１４に定電流を供給している。FIG. 7 shows an embodiment of the constant current source 16, in which the resistor Rrs
(1) , diodes connected in series I) + g (1)
〜D18 (3) + A constant current circuit composed of a bipolar transistor Qsa and a resistor R1g (2) generates a constant current, and 9MO8) U/Distor Mt- (1)
A constant current is supplied to the current source circuit 14 through the current mirror circuit r Mlg (2).
電流源回路１４によるシリーズ・ゲート回路の選択原理
を説明する。レベルシフト回路８ｂの出力Ｖｏｓｂ（ｈ
）（ｈ＝ｊ＋１〜ｍ）を高レベルｒＩＪＣ−４，４ｖ以
上）Ｖｏ８ｂ缶）を低し／ヘルｒＯＪ （４，４Ｖ以下
）とすると、バイボーラトランジスタＱ１．（ｊ＋１）
〜Ｑｔｓ （ｎ）のペースに入力するビットパタンハ（
０，１１１，Ｏ）〜（１，・・φ、ｌ）ノ２ｎ−ｊ個と
なる。まずビットバタｎＥ（０、・・・、０）の場合の
場合を説明する。バイボーラトランジスタＱｘｓ（Ｊ＋
１ ”）〜Ｑｔｓ （ｎ）のペースはすべて「０」レペ
が入力され、すべてのバイボーラトランジスタが非導通
状態となるため、電流源回路１４はシリーズ・ゲート回
路の電流源となシデコーダ動作を行う。ビットパタンが
（０，・・・、０）以外の場合には少なくとも１つの「
１」レベルがバイボーラトランジスタＱｌｓ （ｊ＋１
） 〜Ｑｌｓ （ｎ）のペースに入力され、そのトラ
ンジスタが導通するため、共通のスイッチングトランジ
スタのコレクタ電流が減少する。更に、バイボーラトラ
ンジスタＱ１４（３）をとおしてバイボーラトランジス
タＱ１４ （１）〜Ｑ１４（２）の共通ペース電位が減
少するため、シリーズ・ゲート回路に電流が流れなくな
シ、デコード動作を行わなくなる。The principle of selection of a series gate circuit by the current source circuit 14 will be explained. Output Vosb(h
) (h=j+1~m) is a high level rIJC-4,4V or higher)Vo8bcan) is a low level/Hell rOJ (4,4V or lower), then the bibolar transistor Q1. (j+1)
The bit pattern input to the pace of ~Qts (n) (
0,111,O) to (1,...φ,l)2n-j. First, the case where the bit pattern is nE (0, . . . , 0) will be explained. Bibolar transistor Qxs (J+
1") to Qts (n), all "0" reps are input, and all bibolar transistors become non-conductive, so the current source circuit 14 performs side decoder operation as a current source for the series gate circuit. I do. If the bit pattern is other than (0,...,0), at least one "
1” level is the bibolar transistor Qls (j+1
) ~Qls (n) and its transistor conducts, causing the collector current of the common switching transistor to decrease. Furthermore, since the common pace potential of bibolar transistors Q14 (1) to Q14 (2) decreases through bibolar transistor Q14 (3), current no longer flows to the series gate circuit and no decoding operation is performed. .
第１図において反転バッファ１１はデコーダ１０の出力
ＶＯＩＯ（１）〜Ｖｏｓｏ （２りを反転し、次段の大
きな負荷であるメモリセルアレイ６をＭＯ８レベルの信
号で駆動する回路である。前段のデコーダ１０が負荷駆
動力が大きなバイボーラトランジスタを用いているため
、反転バッファ１１はゲート幅の大きいＭＯＳ ） ？
７ジスタを用いて構成したインバータ１段で次段のメ
モリセルアレイ６を高速に駆動できる。また、反転バッ
ファとしては、ＭＯＳ）ランジスタとバイボーラトラン
ジスタの複合回路を用いたインバータで構成することも
できる。In FIG. 1, the inversion buffer 11 is a circuit that inverts the outputs VOIO(1) to Voso(2) of the decoder 10 and drives the memory cell array 6, which is a large load in the next stage, with a signal at the MO8 level. Since 10 uses a bibolar transistor with a large load driving force, the inversion buffer 11 is a MOS transistor with a large gate width.
One stage of inverters configured using seven transistors can drive the next stage memory cell array 6 at high speed. Furthermore, the inverting buffer may be constructed of an inverter using a composite circuit of a MOS transistor and a bibolar transistor.
上述のように、本発明の番地選択回路は初段のプリデコ
ーダ７および７ａでＥＣＬレベルの入力信号Ａ１〜Ａ！
１の検出動作とプリデコード動作を行い、２段目のレベ
ルシフト回路８．８ｍ、８ｂ でレベルシフト動作を
行い、３段目のデコーダ１０で番地選択動作と増幅動作
を行い、４段目の反転バッファ１１でメモリセルアレイ
６を駆動する構成をとることによ多回路段数が少なくな
り、更に３段目のデコーダ１０の入力まで小振幅動作で
あるため、番地選択動作を高速化することができる。ま
た複数のデコーダ回路１０をブロック選択回路９で選択
することによりプリデコーダの入力数が削減でき、低消
費電力化が可能となる。As described above, in the address selection circuit of the present invention, the first-stage predecoders 7 and 7a receive ECL level input signals A1 to A!
The detection operation and pre-decoding operation of step 1 are performed, the level shift operation is performed by the level shift circuits 8.8m and 8b in the second stage, the address selection operation and amplification operation are performed by the decoder 10 in the third stage, and the By adopting the configuration in which the memory cell array 6 is driven by the inversion buffer 11, the number of multi-circuit stages is reduced, and since the input to the third stage decoder 10 is operated with a small amplitude, the address selection operation can be speeded up. . Furthermore, by selecting a plurality of decoder circuits 10 by the block selection circuit 9, the number of inputs to the predecoder can be reduced, and power consumption can be reduced.
第８図は本発明の第２の実施例を示すものであシ、プリ
デコーダでの消費電力を削減するためにブロック選択回
路９＆および複数のデコーダ１７を設けた回路である。FIG. 8 shows a second embodiment of the present invention, in which a block selection circuit 9& and a plurality of decoders 17 are provided in order to reduce power consumption in the pre-decoder.
デコーダ１７のデコード動作は第１の実施例同様、プリ
デコーダ７．７ｍ、レベルシフト回路８，８１により行
われ、複数のデコーダ１７の選択はブロック選択回路９
と同じ回路構成のブロック選択回路９ｍｓレベルシフト
回路８ｂと同じ回路構成のレベルシフト回路１８により
行われる。The decoding operation of the decoder 17 is performed by the predecoder 7.7m and the level shift circuits 8, 81 as in the first embodiment, and the selection of the plurality of decoders 17 is performed by the block selection circuit 9.
This is performed by a block selection circuit 9ms having the same circuit configuration as the level shift circuit 8b and a level shift circuit 18 having the same circuit configuration.
デコーダ１７は第９図に示すように上段ゲート１２、下
段ゲート１３．共通電流源■１γで構成されたシリーズ
・ゲート回路１Ｔにスイッチ回路１９を付加した回路で
あシ、電源ＶＣａと共通電流源１７の間に複数の選択ト
ランジスタＱ１９ （ｍ＋１）〜Ｑ１９（ｎ）が並列に
接続されている。As shown in FIG. 9, the decoder 17 includes an upper gate 12, a lower gate 13. It is a circuit in which a switch circuit 19 is added to a series gate circuit 1T consisting of a common current source 1γ, and a plurality of selection transistors Q19 (m+1) to Q19 (n) are connected between the power supply VCa and the common current source 17. connected in parallel.
デコーダ１７の選択動作を説明する。デコーダ１０の選
択動作と同様、レベルシフト回路１８の出力Ｖｏｘｓ（
ｈ） （ｈ ＝ｍ＋ １〜ｎ ）を高レベル「１」（マ
イナ、１．３．２Ｖ以上） 、Ｖａｔ＠（ｈ）を低レベ
ルｒＯＪ（マイナス３．２ｖ以下）とすると、バイボー
ラトランジスタＱｌ＊（ｍ＋１）〜Ｑｔｗ（ｎ）のベー
スに入力するビットバタンは（０，・・−、Ｏ）〜（１
，・・・、１）の２ｊ−ｍ個となる。まず、ビットパタ
／が（０，・・・、０）の場合を説明する。バイボーラ
トランジスタＱ ｚｓ （ｍ＋１ ） 〜Ｑ １ｏ （
ｎ）のベースはすべてｒＯＪレベルが入力され、すべて
のバイボーラトランジスタが非導通状態となシ、シリー
ズ・ゲート回路はデコーダ動作が可能となる。ビットバ
タンが（Ｏ２・・・、Ｏ）以外の場合には、少なくとも
１つの「１」レベルがバイボーラトランジスタＱ１ｓ（
ｍ＋１）〜Ｑ ＩＩ （ｎ）のベースに入力され、その
トランジスタが導通するため共通の選択トランジスタの
エミッタ電流が増加する。共通の選択トランジスタのエ
ミッタ電流が増加すると、シリーズ・ゲート回路の下段
の共通エミッタ電流が増加し、すべてのトランジスタが
非導通となるためシリーズ・ゲート回路に電流が流れな
くなり、デコード動作を行わなくなる。The selection operation of the decoder 17 will be explained. Similar to the selection operation of the decoder 10, the output Voxs(
h) If (h = m+ 1~n) is a high level "1" (minor, 1.3.2 V or more) and Vat@(h) is a low level rOJ (minus 3.2 V or less), then the bibolar transistor Ql *The bit beats input to the base of (m+1) to Qtw(n) are (0,...-, O) to (1
, . . . , 2j−m pieces of 1). First, a case where the bit pattern / is (0, . . . , 0) will be explained. Bibolar transistor Q zs (m+1) ~Q 1o (
The rOJ level is input to all the bases of the transistors n), all the bipolar transistors are in a non-conducting state, and the series gate circuit is enabled to operate as a decoder. When the bit button is other than (O2..., O), at least one "1" level is the bibolar transistor Q1s (
m+1) to Q II (n), and the emitter current of the common selection transistor increases because the transistors conduct. When the emitter current of the common selection transistor increases, the common emitter current of the lower stage of the series gate circuit increases, and all the transistors become non-conductive, so no current flows through the series gate circuit, and no decoding operation is performed.
デコーダ１７の出力は第１の実施例で示した反転バッフ
ァ１１によｆｉ、ＭＯＳレベルの信号で高速にメモリセ
ルアレイ６を駆動できる。The output of the decoder 17 is fed to the inverting buffer 11 shown in the first embodiment, and the memory cell array 6 can be driven at high speed with a MOS level signal.
上述のように、本発明の番地選択回路は初段のプリデコ
ーダ７およびＴ＆でＥＣＬレベルの入力信号Ａ１〜人ユ
の検出動作とプリデコード動作を行い、２段目のレベル
シフト回路８．８ａでレベルシフト動作を行い、３段目
のデコーダ１７で番地選択動作と増幅動作を行い、４段
目の反転バッファ１１でメモリセルアレイ６を駆動する
構成をとることによ多回路段数が少なくなシ、更に、３
段目のデコーダ１７の入力まで小振幅動作であるため、
番地選択動作を高速化することができる。また複数のデ
コーダ回路１Ｔをブロック選択回路９ａで選択すること
により、プリデコーダの入力数が削減でき、低消費電力
化が可能となる。As described above, in the address selection circuit of the present invention, the first-stage predecoder 7 and T& perform the detection operation and pre-decoding operation for the ECL level input signals A1 to PERSON, and the second-stage level shift circuit 8.8a performs the predecoding operation. By adopting a configuration in which the level shift operation is performed, the third stage decoder 17 performs the address selection operation and the amplification operation, and the fourth stage inversion buffer 11 drives the memory cell array 6, the number of multi-circuit stages is reduced. Furthermore, 3
Since the input to the decoder 17 in the second stage is a small amplitude operation,
Address selection operations can be made faster. Furthermore, by selecting a plurality of decoder circuits 1T by the block selection circuit 9a, the number of inputs to the predecoder can be reduced, and power consumption can be reduced.
第１０図は本発明の第３の実施例を示すものであシ、プ
リデコーダでの消費電力をさらに削減するためにデコー
ダ２０は、第９図のデコーダ１Ｔの共通電流源ＸＩＴを
第６図の複数の定電流源１４に置き換えた回路であシ、
定電流源１４は第１の実施例と同様ブロック選択回路９
およびレベルシフト回路８で選択され、デコーダ１７は
第２の実施例と同様ブロック選択回路９ａおよびレベル
シフト回路１８で選択される。FIG. 10 shows a third embodiment of the present invention. In order to further reduce power consumption in the pre-decoder, the decoder 20 replaces the common current source XIT of the decoder 1T shown in FIG. 9 with the common current source XIT shown in FIG. A circuit replaced with a plurality of constant current sources 14,
The constant current source 14 is connected to the block selection circuit 9 as in the first embodiment.
and level shift circuit 8, and decoder 17 is selected by block selection circuit 9a and level shift circuit 18 as in the second embodiment.
デコーダ２０の動作を説明する。まず、第１の実施例と
同様ブロック選択回路９およびレベルシフト回路８ｂに
よる相補出力Ｖｏａ ｂ（ｈ） （ｈ＝ｕ＋１〜！１）
のノア論理（ビットバタン（０，＃・・、０））により
、１つのデコーダ２０が選択される。更に、第２の実施
例と同様ブロック選択回路９１およびレベルシフト回路
１８による相補出力Ｙｅｓ ｂ（ｈ） （ｈ＝ｔ＋１〜
Ｕ）のノア論理（ビットバタン（０，・・・、０））に
より、１つのデコーダ１７が選択される。デコーダ１γ
はプリデコーダ７１７８１、レベルシフト回路８，８ａ
による出力Ｖｏｓ（ｈ） （ｈ＝１〜２’）およびｖｏ
ｓａ缶） （ｈ＝１〜２ｔ−りにより、デコーダ２０の
出力Ｍｏｎｏ軸）（ｋ＝１〜２りから１つの出力が選択
される。The operation of the decoder 20 will be explained. First, the complementary output Voa b(h) (h=u+1~!1) from the block selection circuit 9 and level shift circuit 8b as in the first embodiment.
One decoder 20 is selected by the NOR logic (bit bang (0, #..., 0)). Further, as in the second embodiment, complementary outputs from the block selection circuit 91 and level shift circuit 18 Yes b(h) (h=t+1~
One decoder 17 is selected by the NOR logic (bit bang (0, . . . , 0)) of U). decoder 1γ
are predecoder 71781, level shift circuits 8, 8a
The output Vos(h) (h=1~2') and vo
sa can) (H=1 to 2 t - output Mono axis of the decoder 20) (k=1 to 2, one output is selected.
デコーダ２０の出力は第１．第２の実施例で示した反転
バッファ１１によＦ）、ＭＯ８レベルの信号ｆ高速にメ
そリセルアレイ６を駆動できる。The output of the decoder 20 is the first. By using the inversion buffer 11 shown in the second embodiment, the mesori cell array 6 can be driven at high speed by the MO8 level signal f.
上述のように本発明の番地選択回路は初段のプリデコー
ダＴおよび７ａでＥＣＬレベルの入力信号人１〜Ａ１の
検出動作とプリデコード動作を行い、２９目のレベルシ
フト回％ ８ ｔ ８ ｍ テレベル’／ ７ ）動作
を行い、３段目のデコーダ２０で番地選択動作と振幅動
作を行い、４段目の反転バッファ１１でメモリセルアレ
イ６を駆動する構成をとることにより回路段数が少なく
なシ、更に３段目のデコーダ２０の入力まで小振幅動作
であるため、番地選択動作を高速化することができる。As described above, the address selection circuit of the present invention performs the detection operation and predecoding operation of the ECL level input signals 1 to A1 in the first stage predecoders T and 7a, and the 29th level shift time % 8 t 8 m telelevel '/7) operation, the third stage decoder 20 performs address selection operation and amplitude operation, and the fourth stage inverting buffer 11 drives the memory cell array 6, thereby reducing the number of circuit stages. Furthermore, since the input to the third stage decoder 20 is a small amplitude operation, the address selection operation can be made faster.
また、複数のデコーダ回路２０およびデコーダ回路１７
をブロック選択回路９，９＆で選択することにより第１
゜第２の実施例に比べてプリデコーダの入力数がさらに
削減でき低消費電力化が可能となる。Moreover, a plurality of decoder circuits 20 and a decoder circuit 17
is selected by the block selection circuits 9, 9 &
゜Compared to the second embodiment, the number of inputs to the predecoder can be further reduced and power consumption can be reduced.
第１１図、第１２因はプリデコーダ７．７ｍ、ブロック
選択回路９，９ａの電流源回路に待機時の電流を遮断す
る機能を付加した構成例である。第１１図は電流源回路
をＭＯＳ ）ランジスタＭｙ （１）で構成した例であ
シＭＯ８）ツンジスタＭ７（１）のドレインはコモンエ
ミッタ回路に、ソースは電源ＶＩＥに接続され、ゲート
には制御信号ＶＣＳが印加される。11 and 12 are configuration examples in which a function for cutting off the current during standby is added to the current source circuits of the predecoder 7.7m and the block selection circuits 9 and 9a. Figure 11 shows an example in which the current source circuit is configured with a MOS transistor My (1). VCS is applied.
゛ 動作時は制
御信号’１０Ｓは高レベルであり ＭＯＳ ）ランジス
タＭ７（１）は導通し、コモンエミッタ回路の電流源と
して動作する。一方、待機時には制御信号ｙｅｓが低レ
ベルであシ、ＭＯＳ ）ランジスタＭ、 （１）は非導
通トなυ、コモンエミッタ回路からの電流を遮断する。During operation, the control signal '10S is at a high level, and the MOS transistor M7(1) is conductive, operating as a current source for the common emitter circuit. On the other hand, during standby, the control signal YES is at a low level, and the MOS transistor M (1) is non-conducting υ, cutting off the current from the common emitter circuit.
第１２図は電流源回路をバイボーラトランジスタＱｙ（
５）とＭＯ１３）ランジスタＭｙ （２）の直列接続で
構成した例であル、バイボーラトランジスタＱｙ （５
）のコレクタはコモンエミッタ回路に接続され、ベース
には定電圧ｖＩｌ！Ｂが印加され、ＭＯＳ ）ランジス
タＭ７（２）のソースは電源Ｖｌｌに接続され、ゲート
には制御信号ＶＣ８が印加される。制御信号ＶＯ８によ
る動作時待機時の電流源回路の制御は第１１図の構成例
と同様である。Figure 12 shows the current source circuit as a bibolar transistor Qy (
5) and MO13) transistor My (2) are connected in series, and bibolar transistor Qy (5
) is connected to the common emitter circuit, and the base has a constant voltage vIl! The source of the MOS transistor M7(2) is connected to the power supply Vll, and the control signal VC8 is applied to the gate. Control of the current source circuit during standby during operation using the control signal VO8 is similar to the configuration example shown in FIG. 11.
第１３図はレベルシフト回路８．８ｍ＋１１ｂ、１Ｂに
待機時の電流を遮断する機能を付加した構成例であり、
第３図に示したレベルシフト回路の負荷抵抗Ｒｅ（１）
をＭＯＳ ）ランジスタＭ＠（１）を用いて構成する。Figure 13 shows an example of a configuration in which a level shift circuit 8.8m+11b, 1B is added with a function to cut off the current during standby.
Load resistance Re(1) of the level shift circuit shown in Fig. 3
is configured using a MOS transistor M@(1).
ＭＯＳ ）ランジスタＭｅ （１）のゲートには制御信
号ＶＣＳが印加されておシ、制御信号ＶＣＳによる動作
時、待機時のＭＯＳ）ランジスタＭ ｓ （１）の制御
は第１２図の電流源回路の構成例と同様である。A control signal VCS is applied to the gate of the MOS) transistor Me (1), and the control of the MOS) transistor M s (1) during operation and standby by the control signal VCS is performed by the current source circuit shown in Fig. 12. This is the same as the configuration example.
上述のようにプリデコーダ７．７ｍ、ブロック選坩１’
ｉｌ ｉ＆ＣＱ 、 Ｑ良の雷浦萌回路とレベルシフト
回路８゜８ａ、８ｂ＋１８の負荷のそれぞれの電流パス
ＫＭＯＳトランジスタを挿入し、ＭＯＳ ）ランジスタ
のゲートに印加される制御信号Ｖａｓｔ用いて待機時の
電流を遮断する機能を付加することにより、待機時の低
消費電力化が達成できる。As mentioned above, the pre-decoder is 7.7 m, and the block selection crucible is 1'.
Insert a current path KMOS transistor in each of the load of II&CQ, Q's Raura Moe circuit and the level shift circuit 8゜8a, 8b+18, and use the control signal Vast applied to the gate of the MOS transistor to calculate the current during standby. By adding a function to shut off the power, it is possible to reduce power consumption during standby.
なお以上説明した実施例ではＭＯＳ）ランジスタを使用
したが、他の種類の電界効果トランジスタを使用するこ
とも可能である。Although MOS transistors are used in the embodiments described above, it is also possible to use other types of field effect transistors.
以上説明したように、本発明の番地選択回路はプリデコ
ーダ、レベルシフト回路、デコーダ、反転バッファの４
段の回路で構成されるため回路段数が少なく、シかもデ
コーダの入力まで小振幅動作であるから、番地選択動作
を高速化できる。また、ブロック選択回路によりグリデ
コーダ回路の入力数が削減できるので番地選択回路の消
費電力を削減できる。As explained above, the address selection circuit of the present invention has four functions: a predecoder, a level shift circuit, a decoder, and an inversion buffer.
The number of circuit stages is small because the circuit is composed of stages, and since the operation is small in amplitude up to the input of the decoder, the address selection operation can be made faster. Further, since the block selection circuit can reduce the number of inputs to the grid decoder circuit, the power consumption of the address selection circuit can be reduced.
第１図は本発明の第１の実施例を示すブロック図、第２
図はプリデコーダ回路の具体例を示す回略図、第３図は
ブロック選択回路の具体例を示す回路図、第４図はレベ
ルシフト回路の具体例を示す回路阻第５図はデコーダの
具体例を示す回路図、第６図は電流源回路の具体例を示
す回路鴫第７図は定電流源の具体例を示す回路図、第８
図は本発明の第２の実施例を示すブロック図、第９図は
デコーダの具体例を示す回路図、第１０図は本発明の第
３の実施例を示すブロック図、第１１図および第１２図
は電流源回路に待機時の電流遮断機能を付加した例を示
す回路図、第１３図はレベルシフト回路に待機時の電流
遮断機能を付加した例を示す回路図、第１４図は従来の
一例を示すブロック図である。
６・壷・・メモリセルアレイ、７−・・・プリデコーダ
、８・・・・レベルシフト回路、９・・・・ブロック選
択回路、１０１Ｔ・・・デコーダ、１１・拳・・反転バ
ッファ、１４１１・・・電流源回路、１６・・・・定電
流源、１７・拳・・デコーダ、１８・の・−レベルシフ
ト回Ｍ、１９・働・・スイッチ回路、２０Φ−・・デコ
ーダ。
第２図
第３図
第４図FIG. 1 is a block diagram showing a first embodiment of the present invention;
3 is a circuit diagram showing a specific example of a block selection circuit, FIG. 4 is a circuit diagram showing a specific example of a level shift circuit, and FIG. 5 is a specific example of a decoder. Figure 6 is a circuit diagram showing a specific example of a current source circuit. Figure 7 is a circuit diagram showing a specific example of a constant current source.
9 is a block diagram showing a second embodiment of the invention, FIG. 9 is a circuit diagram showing a specific example of a decoder, FIG. 10 is a block diagram showing a third embodiment of the invention, and FIGS. Fig. 12 is a circuit diagram showing an example in which a standby current cutoff function is added to a current source circuit, Fig. 13 is a circuit diagram showing an example in which a standby current cutoff function is added to a level shift circuit, and Fig. 14 is a conventional circuit diagram. It is a block diagram showing an example. 6. Pot...Memory cell array, 7-... Predecoder, 8... Level shift circuit, 9... Block selection circuit, 101T... Decoder, 11. Fist... Inversion buffer, 1411. ...Current source circuit, 16..Constant current source, 17.Fist...Decoder, 18.-Level shift circuit M, 19.Working...Switch circuit, 20Φ-..Decoder. Figure 2 Figure 3 Figure 4
Claims (5)
ボーラ形アンドゲートにより入力信号の検出およびプリ
デコードを行う第１のデコード手段と、該第１のデコー
ド手段からの出力信号をエミッタフォロワ接続としたバ
イボーラトランジスタを介して低電圧側にレベルシフト
するレベルシフト手段と、定電流源と直列接続された複
数のブロックに分割されたシリーズ・ゲート構成の電流
切り換え形論理回路の任意の１つを選択することにより
上記レベルシフト手段からの出力信号をデコードする第
２のデコード手段と、該第２のデコード手段からの出力
信号を補強するバッファとを有することを特徴とする番
地選択回路。(1) A first decoding means that detects and predecodes an input signal by a bipolar AND gate driven by a current switching type logic circuit, and a bipolar device in which the output signal from the first decoding means is connected as an emitter follower. Select any one of a level shift means that shifts the level to the low voltage side via a Bora transistor and a current switching type logic circuit with a series gate configuration divided into multiple blocks connected in series with a constant current source. An address selection circuit comprising: second decoding means for decoding the output signal from the level shifting means; and a buffer for reinforcing the output signal from the second decoding means.
の定電流源は、電流ミラー回路とスイッチング回路で構
成し、制御信号によりスイッチング回路で電流ミラー回
路に電流を流すか否かを制御することを特徴とする特許
請求の範囲第１項記載の番地選択回路。(2) The constant current source of the current switching type logic circuit with series gate configuration is composed of a current mirror circuit and a switching circuit, and the switching circuit controls whether or not current flows through the current mirror circuit using a control signal. An address selection circuit according to claim 1, characterized in that:
は、スイッチング・トランジスタを用いたシリーズ・ゲ
ート部を有し、スイッチング・トランジスタのエミッタ
はシリーズ・ゲート回路の定電流源に、コレクタは高電
位側電源に接続し、スイッチング・トランジスタはベー
スに供給される制御信号によりスイッチング・トランジ
スタに電流を流すか否かを制御することを特徴とする特
許請求の範囲第１項記載の番地選択回路。(3) A current switching type logic circuit with a series gate configuration has a series gate section using a switching transistor, the emitter of the switching transistor is the constant current source of the series gate circuit, and the collector is on the high potential side. 2. The address selection circuit according to claim 1, wherein the address selection circuit is connected to a power source, and the switching transistor controls whether or not current flows through the switching transistor in accordance with a control signal supplied to the base of the switching transistor.
定電流源は、電流ミラー回路とスイッチング回路で構成
し、制御信号によりスイッチング回路で電流ミラー回路
に電流を流すか否かを制御し、シリーズ・ゲート構成の
電流切り換え形論理回路はスイッチング・トランジスタ
を用いたシリーズ・ゲート部を有し、スイッチング・ト
ランジスタのエミッタはシリーズ・ゲート回路の定電流
源に、コレクタは高電位側電源に接続し、スイッチング
・トランジスタはベースに供給される制御信号によりス
イッチング・トランジスタに電流を流すか否かを制御す
ることを特徴とする特許請求の範囲第１項記載の番地選
択回路。(4) The constant current source of the current switching logic circuit with series gate configuration is composed of a current mirror circuit and a switching circuit, and the switching circuit controls whether or not current flows through the current mirror circuit according to a control signal. A gate-configured current switching type logic circuit has a series gate section using a switching transistor, the emitter of the switching transistor is connected to the constant current source of the series gate circuit, the collector is connected to the high potential power supply, and the switching transistor is connected to the constant current source of the series gate circuit. - The address selection circuit according to claim 1, wherein the transistor controls whether or not current flows through the switching transistor by a control signal supplied to the base thereof.
てオンオフするＦＥＴにより構成されることを特徴とす
る特許請求の範囲第１項、第２項、第３項または第４項
記載の番地選択回路。(5) Claims 1, 2, 3, or 4, characterized in that the constant current source is constituted by an FET that is turned on and off by a control signal supplied to the gate. address selection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052080A JPS63220497A (en) | 1987-03-09 | 1987-03-09 | Address selection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052080A JPS63220497A (en) | 1987-03-09 | 1987-03-09 | Address selection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220497A true JPS63220497A (en) | 1988-09-13 |
Family
ID=12904841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62052080A Pending JPS63220497A (en) | 1987-03-09 | 1987-03-09 | Address selection circuit |
Country Status (1)
| Country | Link |
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