JPH02182024A - Field effect transistor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 （産業上の利用分野） 電界効果トランジスタ集積回路に関する。[Detailed description of the invention] (Industrial application field) Relating to field effect transistor integrated circuits.
（従来の技術）
ガリウムひ素（ＧａＡｓ）基板を用いたＧａＡｓ電界効
果トランジスタ（ＦＥＴ）を基本素子とする集積回路は
、高速・低消費電力のデジタル回路素子としてさかんに
開発され、実用化がなされている。特に、近年は集積度
の向上が図られ、５にゲートアレー４ＫＳＲＡＭなどが
開発されている。(Prior Art) Integrated circuits whose basic elements are GaAs field-effect transistors (FETs) using gallium arsenide (GaAs) substrates have been extensively developed and put into practical use as high-speed, low-power digital circuit elements. There is. In particular, efforts have been made to improve the degree of integration in recent years, and gate array 4KSRAMs and the like have been developed.
ＭＥＳＦＥＴなどのＧａＡｓＦＥＴを基本素子とするデ
ジタル回路の論理形式には、代表的なものとして、エン
ハンスメント型のＦＥＴとデイプレッション型のＦＥＴ
により構成されたＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌ
ｅｄ ＦＥＴＬｏｇｉｃ）、デイプレッション型のＦＥ
Ｔのみで構成され、レベルシフトのためのバッファ段を
有するＢＦＬ（Ｂｕｆｆｅｒｅｄ ＦＥＴ Ｌｏｇｉｃ
）、入力段にレベルシフトダイオードを有する５ＬＣＦ
（Ｓｃｈｏｔｔｏｋｙ ＬｅｖｅｌｓｈｉｆｔｅｒＣａ
ｐａｃｉｔｏｒ ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ
）、差動動作の５ＣＦＬ（Ｓｏｕｒｃｅ Ｃｏｕｐｌｅ
ｄ ＦＥＴ Ｌｏｇｉｃ）などがある。Typical logical formats of digital circuits that use GaAsFETs such as MESFETs as basic elements are enhancement type FETs and depletion type FETs.
DCFL (Direct Couple
ed FETLogic), depression type FE
BFL (Buffered FET Logic
), 5LCF with level shift diode in the input stage
(Schottoky Levelshifter Ca
pacitor coupled FET Logic
), differential operation 5CFL (Source Couple
d FET Logic).
ＤＣＦＬは構成が簡単で、低消費電力であり、ＢＦＬは
ＤＣＦＬに比較して消費電力は大きいが、動作マージン
ガ大きくでき、５ＬＣＦはＢＦ’Ｌと同様、単一のしき
い値電圧のＦＥＴのみで構成でき、かつＢＦＬより低消
費電力となるという特徴がある。５ＣＦＬは、相補出力
が得られ、回路によっては素子数を低減できるという特
徴がある。DCFL has a simple configuration and low power consumption, BFL has higher power consumption compared to DCFL, but the operating margin can be increased, and 5LCF, like BF'L, requires only a single threshold voltage FET. It has the characteristics that it can be configured easily and has lower power consumption than BFL. The 5CFL is characterized in that complementary outputs can be obtained and the number of elements can be reduced depending on the circuit.
（発明が解決しようとする問題点）
回路設計の際には、電源電圧の変動や素子のばらつきを
考慮した動作マージンを見込んで設計を行うが、集積度
が増すに従い電源電圧の変動や、素子のばらつきが増大
し、回路を正常に動作させるためには、マージンを大き
くする必要がある。(Problem to be solved by the invention) When designing a circuit, an operating margin is designed that takes into account fluctuations in power supply voltage and variations in elements. However, as the degree of integration increases, fluctuations in power supply voltage and variations in elements In order to operate the circuit normally, it is necessary to increase the margin.
従来の技術で述べたＢＦＬ、 ５ＣＦＬは、ＤＣＦＬに
比較して動作マージンが一般に大きくできるという特徴
を持つが、例えばＧａＡｓＭＥＳＦＥＴの様に、金属と
半導体の接合を用いたショットキーゲートの場合には、
信号入力端子に加えられる正電位（ハイレベル）が、シ
ョットキーバリアバイトという物理的要因で制限され、
ハイレベルのマージンが十分に確保できない。例えばＧ
ａＡｓＭＥＳＦＥＴの場合、ゲートに０．８Ｖ以上加え
るとゲート順方向電流のリークによって出力信号のロウ
レベルが上昇してしまう。The BFL and 5CFL mentioned in the conventional technology section generally have a larger operating margin than the DCFL, but in the case of a Schottky gate using a metal-semiconductor junction, such as a GaAs MESFET, for example,
The positive potential (high level) applied to the signal input terminal is limited by a physical factor called Schottky barrier bite.
Inability to secure sufficient high-level margin. For example, G
In the case of an aAs MESFET, if 0.8V or more is applied to the gate, the low level of the output signal will rise due to leakage of gate forward current.
この様な基本素子の物理的制限が、集積度を向上する上
で致命的となっている。従来の場合、ハイレベルマージ
ンを大きくするための回路の工夫として、構成するＦＥ
Ｔの電流比を変化させ回路のしきい値を負側にシフトす
る方法が取られているが、この方法には限界があり、根
本的にハイレベルマージンを大きくするため、ゲートリ
ーク電流による制限を取り除き、十分な論理振幅を得る
ための良い方法がないという問題があった。These physical limitations of basic elements are critical to increasing the degree of integration. In the conventional case, as a circuit ingenuity to increase the high level margin, the configured FE
A method has been used to shift the circuit threshold to the negative side by changing the current ratio of T, but this method has its limitations, and in order to fundamentally increase the high-level margin, it is necessary to limit the gate leakage current. The problem was that there was no good way to remove this and obtain sufficient logic amplitude.
（問題点を解決するための手段）
本発明の電界効果トランジスタ集積回路は、ソースとゲ
ートが電気的に短絡された負荷電界効果トランジスタの
ドレイン及びソースが、複数のダイオードの直列接続か
らなる第１のダイオード列の陽極及び陰極に各々電気的
に接続されてなる負荷と、少なくとも１つの駆動電界効
果トランジスタからなり、該駆動電界効果トランジスタ
の少なくとも１つのドレインが、信号出力端子と該負荷
電界効果トランジスタのソースに電気的に接続され、駆
動電界効果トランジスタのゲートが、信号入力端子に陽
極側が直列接続された第２のダイオード列の陰極と、ソ
ースとゲートが電気的に短絡された電流源電界効果トラ
ンジスタのドレインとに電気的に接続されてなる集積回
路素子を単位素子として、少なくとも１つの該単位素子
より構成されることを特徴とする。(Means for Solving the Problems) In the field effect transistor integrated circuit of the present invention, the drain and source of a load field effect transistor whose source and gate are electrically short-circuited are connected in series with a plurality of diodes. a load electrically connected to the anode and cathode of the diode array, and at least one drive field effect transistor, the drain of at least one of the drive field effect transistors being connected to the signal output terminal and the load field effect transistor. A field effect current source whose source and gate are electrically connected to the source of the second diode array, and whose source and gate are electrically short-circuited, and the gate of the drive field effect transistor is electrically connected to the cathode of a second diode string whose anode side is connected in series to the signal input terminal. It is characterized in that it is composed of at least one unit element, which is an integrated circuit element electrically connected to the drain of a transistor.
（作用）
本発明の原理は、ゲートリーク電流によるロウレベルの
上昇が、負荷曲線と駆動ＦＥＴ曲線のロウレベルを規定
する交点の正側へのシフトに起因するという原因の解析
に基づいて、出力側から見た時の交点のシフトを抑える
負荷特性を持つ負荷を用いて、出力ロウレベルの上昇を
抑え、入力信号のハイマージンを大きくすることにある
。(Operation) The principle of the present invention is based on the analysis of the cause that the rise in low level due to gate leakage current is caused by a shift to the positive side of the intersection that defines the low level between the load curve and the drive FET curve. The purpose is to suppress the rise in the output low level and increase the high margin of the input signal by using a load that has load characteristics that suppress the shift of the intersection point when viewed.
また、本発明の集積装置の場合、論理振幅は負荷に用い
るダイオードの段数で一義的に決まり、ダイオードの段
数を増やすことによって十分な論理振幅を安定して得る
と同時に、大きなハイレベルマージンを実現し、高集積
化が図れる。In addition, in the case of the integrated device of the present invention, the logic amplitude is uniquely determined by the number of stages of diodes used in the load, and by increasing the number of stages of diodes, a sufficient logic amplitude can be stably obtained, and at the same time, a large high-level margin can be realized. This allows for high integration.
（実施例）
以下、本発明の実施例について図面を参照して説明する
。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図は、本発明の第１の実施例を示す電界効果トラン
ジスタによるインバータ回路の配線図である。基本素子
として、例えばアイ・イー・イー・イー・トランザクシ
ョン・オン・エレクトロン・デバイセズ（ＩＥＥＥ Ｔ
ｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ）第３４巻、第７号（１９８７年）１４４８
頁に示されているペテロＭＩＳＦＥＴでショットキーバ
リアバイトが１．０■、しきい値電圧が−０，５■、Ｋ
値が２７０ｍ５／Ｖｍｍ、ゲート長が０．５ｐｍである
ようなＦＥＴを用いている。ダイオードはソースとドレ
インを電気的に短絡したゲート幅４０μｍ、ゲート長５
ｐｍの基本素子と同じ構造のＦＥＴによって構成した。FIG. 1 is a wiring diagram of an inverter circuit using field effect transistors showing a first embodiment of the present invention. As a basic element, for example, IE Transaction on Electron Devices (IEEE T
transaction on Electron De
vices) Volume 34, No. 7 (1987) 1448
The Peter MISFET shown on the page has a Schottky barrier bit of 1.0■, a threshold voltage of -0.5■, and a K
An FET with a value of 270 m5/Vmm and a gate length of 0.5 pm is used. The diode has a gate width of 40 μm and a gate length of 5 with the source and drain electrically shorted.
It is composed of FETs having the same structure as the basic elements of pm.
第１図において、負荷はゲート幅３０ｐｍのソースとゲ
ートが電気的に短絡された負荷ＦＥＴＩと、第１のダイ
オード列（ダイオード２段）２が並列接続されて構成さ
れている。さらに、負荷ＦＥＴＩのソースと駆動ＦＥＴ
３のドレインが信号出力端子４に電気的に接続されてい
る。駆動ＦＥＴ３のゲートは、レベルシフトのための第
２のダイオード列（ダイオード３段）５を介して信号入
力端子６と、電流源ＦＥＴ７のドレインに接続されてい
る。電流源ＦＥＴ７は、ゲートとソースが電気的に短絡
され、さらに、ソースが駆動ＦＥＴ３のソースに接続さ
れている。駆動ＦＥＴ３及び電流源ＦＥＴ７のゲート幅
は、双方とも２０μｍである。この回路には、電源とし
て、負荷ＦＥＴのドレインにＯｖ、駆動ＦＥＴのソース
に４Ｖの電位がかけられている。In FIG. 1, the load is composed of a load FETI with a gate width of 30 pm whose source and gate are electrically short-circuited, and a first diode row (two stages of diodes) 2 connected in parallel. Additionally, the source of the load FETI and the drive FET
The drain of 3 is electrically connected to the signal output terminal 4. The gate of the drive FET 3 is connected to the signal input terminal 6 and the drain of the current source FET 7 via a second diode row (three stages of diodes) 5 for level shifting. The gate and source of the current source FET 7 are electrically short-circuited, and the source is further connected to the source of the drive FET 3 . The gate widths of the drive FET 3 and current source FET 7 are both 20 μm. In this circuit, as a power supply, a potential of Ov is applied to the drain of the load FET, and a potential of 4V is applied to the source of the drive FET.
第２図は、第１図のインバータ回路の回路シミュレーシ
ョンによる直流伝達特性を示した図である。比較のため
に第３図に示した従来の５ＬＣＦ構成（負荷ＦＥＴのゲ
ート幅が２０１１ｍ、電源電位３Ｖ、他の条件は本発明
の実施例と同じ）に比較すると、従来の場合は、第４図
に示す様に、出力ローレベルの範囲が−１，８ｖから一
１■の０．８ｖであるのに対し、本発明の回路構成では
、２．７Ｖ以上じ拡大されたショットキーバリアによる
制限の影響は取り除かれる。FIG. 2 is a diagram showing the DC transfer characteristics of the inverter circuit shown in FIG. 1 by circuit simulation. For comparison, when compared with the conventional 5LCF configuration shown in FIG. As shown in the figure, the range of the output low level is -1.8V to -1.8V, whereas in the circuit configuration of the present invention, the limit due to the Schottky barrier is expanded by 2.7V or more. influence is removed.
第５図は、本発明の実施例に基づいて、本発明の原理を
簡単に説明するための図である。第５図においては、本
発明のインバータ動作を規定する負荷曲線１１、駆動Ｆ
ＥＴの電流電圧特性１２、従来のインバータに用いられ
る飽和型の負荷曲線１３が示されている。ゲートリーク
電流が流れ始めると、駆動ＦＥＴの電流電圧特性の原点
が負側にシフトし、従って、負荷との交点１４は、出力
電位を表す横軸の電圧軸１５から見て、正側にシフトす
る。一方、本発明の場合には、負荷曲線と駆動ＦＥＴの
電流電圧特性の交点１６は、電流電圧特性の飽和領域に
あり、電圧軸１５からみた交点のシフトが抑えられるこ
とになる。また、本発明の回路の場合ハイレベルとロウ
レベルの差、即ち論理振幅は、負荷のダイオードの段数
で決まることになる。FIG. 5 is a diagram for briefly explaining the principle of the present invention based on an embodiment of the present invention. In FIG. 5, a load curve 11 defining the inverter operation of the present invention, a drive F
A current-voltage characteristic 12 of the ET and a saturation type load curve 13 used in a conventional inverter are shown. When the gate leakage current starts to flow, the origin of the current-voltage characteristics of the drive FET shifts to the negative side, and therefore, the intersection point 14 with the load shifts to the positive side when viewed from the horizontal voltage axis 15 representing the output potential. do. On the other hand, in the case of the present invention, the intersection point 16 between the load curve and the current-voltage characteristics of the drive FET is in the saturation region of the current-voltage characteristics, and the shift of the intersection point viewed from the voltage axis 15 is suppressed. Further, in the case of the circuit of the present invention, the difference between the high level and the low level, that is, the logical amplitude, is determined by the number of stages of diodes in the load.
なお以上の実施例ではへテロＭＩＳＦＥＴを用いたがシ
ョノＩ・キーゲート型や絶縁ゲート型などの各種ＦＥＴ
を用いることができる。また、半導体もＱａＡｓに限ら
ず、他のＩＩＬＶ半導体はもとよりＳｉなどを用いても
よい。Although a hetero MISFET was used in the above embodiments, various FETs such as Shono I/Key gate type and insulated gate type can also be used.
can be used. Further, the semiconductor is not limited to QaAs, and other IILV semiconductors as well as Si or the like may be used.
（発明の効果）
以上の説明から明らかなように、本発明によれば、論理
振幅は負荷に用いるダイオードの段数により一義的に決
まるので、ゲートリーク電流による出力ロウレベルの上
昇の問題を引き起こすため従来ショットキーバリアバイ
トで制限されていた入力ハイレベレルの限界の問題を解
決し、十分な動作マージンの確保と安定した論理振幅の
確保が可能となり、高集積化の上で効果がある。(Effects of the Invention) As is clear from the above explanation, according to the present invention, the logic amplitude is uniquely determined by the number of stages of diodes used in the load, which causes the problem of an increase in the output low level due to gate leakage current. This solves the problem of the input high level limit, which was limited by the Schottky barrier byte, and makes it possible to ensure sufficient operating margin and stable logic amplitude, which is effective in increasing integration.
第１図は、本発明の実施例を示すインバータ回路の配線
図、第２図は、本発明の実施例の回路の直流伝達特性を
示す特性図、第３図は、従来の５ＬＣＦによるインバー
タ回路の配線図、第４図は第３図にかかる従来例の回路
の直流伝達特性、第５図は、本発明の回路における負荷
特性と駆動ＦＥＴ特性を示した特性図である。
１・・・負荷ＦＥＴ、２・・・第１のダイオード列３・
・・駆動ＦＥＴ、４・・・信号出力端子５・・・第２の
ダイオード列、６・・・信号入力端子８・・・電流源Ｆ
ＥＴ、８・・・ダイオード１１・・・本発明の負荷曲線
１２・・・駆動ＦＥＴの電流電圧特性
１３・・・従来の負荷曲線
１４・・・従来のロウレベルを決める交点１５・・・電
圧軸Fig. 1 is a wiring diagram of an inverter circuit according to an embodiment of the present invention, Fig. 2 is a characteristic diagram showing DC transfer characteristics of the circuit according to an embodiment of the present invention, and Fig. 3 is an inverter circuit using a conventional 5LCF. 4 is a wiring diagram showing the DC transfer characteristics of the conventional circuit shown in FIG. 3, and FIG. 5 is a characteristic diagram showing the load characteristics and drive FET characteristics in the circuit of the present invention. 1... Load FET, 2... First diode row 3.
...Drive FET, 4...Signal output terminal 5...Second diode string, 6...Signal input terminal 8...Current source F
ET, 8...Diode 11...Load curve of the present invention 12...Current-voltage characteristics of drive FET 13...Conventional load curve 14...Intersection point 15 determining the conventional low level...Voltage axis
Claims (1)
ンジスタのドレイン及びソースが、複数のダイオードの
直列接続からなる第１のダイオード列の陽極及び陰極に
各々電気的に接続されてなる負荷と、少なくとも１つの
駆動電界効果トランジスタからなり、該駆動電界効果ト
ランジスタの少なくとも１つのドレインが、信号出力端
子と該負荷電界効果トランジスタのソースに電気的に接
続され、駆動電界効果トランジスタのゲートが、信号入
力端子に陽極側が直列接続された第２のダイオード列の
陰極と、ソースとゲートが電気的に短絡された電流源電
界効果トランジスタのドレインとに電気的に接続されて
なる集積回路素子を単位素子として、少なくとも１つの
該単位素子より構成されることを特徴とする電界効果ト
ランジスタ集積回路。A load in which the drain and source of a load field-effect transistor whose source and gate are electrically short-circuited are respectively electrically connected to the anode and cathode of a first diode string consisting of a plurality of series-connected diodes; one drive field effect transistor, at least one drain of the drive field effect transistor is electrically connected to a signal output terminal and a source of the load field effect transistor, and a gate of the drive field effect transistor is connected to a signal input terminal. As a unit element, an integrated circuit element is electrically connected to the cathode of a second diode string whose anode side is connected in series to the drain of a current source field effect transistor whose source and gate are electrically short-circuited. A field effect transistor integrated circuit comprising at least one unit element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001840A JPH02182024A (en) | 1989-01-06 | 1989-01-06 | Field effect transistor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001840A JPH02182024A (en) | 1989-01-06 | 1989-01-06 | Field effect transistor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182024A true JPH02182024A (en) | 1990-07-16 |
Family
ID=11512749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001840A Pending JPH02182024A (en) | 1989-01-06 | 1989-01-06 | Field effect transistor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182024A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234217A (en) * | 1990-08-10 | 1992-08-21 | Xerox Corp | Space charge current limiting-dividing device in cascode circuit for hvtft apparatus |
-
1989
- 1989-01-06 JP JP1001840A patent/JPH02182024A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234217A (en) * | 1990-08-10 | 1992-08-21 | Xerox Corp | Space charge current limiting-dividing device in cascode circuit for hvtft apparatus |
| JP2728808B2 (en) * | 1990-08-10 | 1998-03-18 | ゼロックス コーポレイション | Cascode circuit |
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