JPH02193413A - Field effect transistor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ集積回路、特に十分な動
作マージンが可能な電界効果トランジスタ集積回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a field effect transistor integrated circuit, and more particularly to a field effect transistor integrated circuit that allows a sufficient operating margin.
ガリウム砒素（ＧａＡｓ）基板を用いたＧａＡＳ電界効
果トランジスタ（ＦＥＴ）を基本素子とする集積回路は
、高速・低消費電力のデジタル回路素子として盛んに開
発され、実用化がなされている。特に、近年は集積度の
向上が図られ、５にゲートアレー、４ＫＳＲＡＭなどが
開発されている。BACKGROUND OF THE INVENTION Integrated circuits whose basic elements are GaAS field effect transistors (FETs) using gallium arsenide (GaAs) substrates are being actively developed and put into practical use as high-speed, low-power digital circuit elements. In particular, in recent years, efforts have been made to improve the degree of integration, and gate arrays, 4KSRAMs, etc. have been developed.
ＭＥＳＦＥＴなどのＧａＡｓＦＥＴを基本素子とするデ
ジタル回路の論理形式には、代表的なものとして、エン
ハンスメント型のＦＥＴとデイプレッション型のＦＥＴ
により構成されたＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌ
ｅｄ ＦＥＴ Ｌｏｇｉｃ） 、デイプレッション型の
ＦＥＴのみで構成され、レベルシフトのためのバッファ
段を有するＢ Ｆ Ｌ （Ｂｕｆｆｅｒｅｄ ＰＥＴＬ
ｏｇｉｃ）、差動動作のＳ ＣＦ Ｌ （Ｓｏｕｒｃｅ
ＣｏｕｐｌｅｄＦＥＴ Ｌｏｇｉｃ）などがある、Ｄ
ＣＦＬは構成が簡単で、低消費電力であり、ＢＦＬはＤ
ＣＦＬに比較して消費電力は大きいが、動作マージンが
大きくできるという特徴がある。５ＣＦＬは、相補出力
が得られ、回路によっては素子数を低減できるという特
徴がある。Typical logical formats of digital circuits that use GaAsFETs such as MESFETs as basic elements are enhancement type FETs and depletion type FETs.
DCFL (Direct Couple
ed FET Logic), and BFL (Buffered PETL), which is composed only of depletion type FETs and has a buffer stage for level shifting.
Logic), differential operation SCF L (Source
CoupledFET Logic), D
CFLs are easy to configure and have low power consumption, and BFLs are
Although it consumes more power than a CFL, it has the advantage of having a large operating margin. The 5CFL is characterized in that complementary outputs can be obtained and the number of elements can be reduced depending on the circuit.
回路設計の際には、電源電圧の変動や素子のばらつきを
考慮した動作マージンを見込んで設計を行うが、集積度
が増すに従い電源電圧の変動や、素子のばらつきが増大
し、回路を正常に動作させるためには、マージンを大き
くする必要がある。When designing a circuit, an operating margin is designed that takes into account fluctuations in power supply voltage and variations in elements.However, as the degree of integration increases, fluctuations in power supply voltage and variations in elements increase, making it difficult to operate the circuit properly. To make it work, you need to increase the margin.
従来の技術で述べたＢＦＬは、ＤＣＦＬに比較して動作
マージンが一般に大きくできるという特徴を持つが、例
えばＧａＡｓＭＥＳＦＥＴの様に、金属と半導体の接合
を用いたショットキーゲートの場合には、信号入力端子
に加えられる正電位（ハイレベル）が、ショットキーバ
リアバイトという物理的要因で制限され、ハイレベルの
マージンが十分に確保できない０例えばＧａＡｓＭＥＳ
ＦＥＴの場合、ゲートに０．８Ｖ以上加えるとゲート順
方向電流のリークによって出力信号のロウレベルが上昇
してしまう、この様な基本素子の物理的制限が、集積度
を向上する上で致命的となっている。従来の場合、ハイ
レベルマージンを大きくするための回路の工夫として、
構成するＦＥＴの電流比を変化させ回路のしきい値を負
側にシフトする方法が採られているが、この方法には限
界があり、根本的にハイレベルマージンを大きくするた
めには、ゲートリーク電流による制限を取り除き、十分
な論理振幅を得るための良い方法がないという問題があ
った。The BFL described in the prior art section has the characteristic that it can generally have a larger operating margin than a DCFL, but in the case of a Schottky gate using a metal-semiconductor junction, such as a GaAs MESFET, the signal input The positive potential (high level) applied to the terminal is limited by the physical factor of Schottky barrier byte, and a sufficient high level margin cannot be secured.For example, GaAsMES
In the case of FETs, if 0.8V or more is applied to the gate, the low level of the output signal will rise due to gate forward current leakage.This physical limitation of the basic element is fatal to improving the degree of integration. It has become. In the conventional case, as a circuit modification to increase the high level margin,
A method has been adopted in which the current ratio of the constituent FETs is changed to shift the circuit threshold to the negative side, but this method has its limitations, and in order to fundamentally increase the high-level margin, it is necessary to There has been a problem in that there is no good way to remove the limitation due to leakage current and obtain sufficient logic amplitude.
本発明の目的は、上述のような問題を解決し、十分な動
作マージンの確保が可能な電界効果トランジスタ集積回
路を提供することにある。An object of the present invention is to provide a field effect transistor integrated circuit that can solve the above-mentioned problems and ensure a sufficient operating margin.
第１の本発明の電界効果トランジスタ集積回路は、
ソースとゲートが電気的に短絡された第１の電界効果ト
ランジスタのドレインと第１のダイオードの陽極が電気
的に接続され、第１の電界効果トランジスタのソースと
第１のダイオードの陰極が電気的に接続されてなる負荷
の第１の電界効果トランジスタのソースと、信号入力端
子に電気的に接続されたゲートを有する少な（とも１つ
の駆動電界効果トランジスタのドレインが第２の電界効
果トランジスタのゲートに接続され、第２の電界効果ト
ランジスタのソースと第２のダイオードの陽極が電気的
に接続され、ソースとゲートが電気的に短絡された電流
源電界効果トランジスタのドレインと第２のダイオード
の陰極が信号出力端子に接続されてなる集積回路素子を
単位素子として、少な（とも１つの単位素子より構成さ
れることを特徴とする。In the first field effect transistor integrated circuit of the present invention, the drain of the first field effect transistor whose source and gate are electrically short-circuited and the anode of the first diode are electrically connected, and the first field effect transistor The source of the first field effect transistor of the load is formed by electrically connecting the source of the transistor and the cathode of the first diode, and the gate of the first field effect transistor is electrically connected to the signal input terminal. The drain of the effect transistor is connected to the gate of the second field effect transistor, the source of the second field effect transistor and the anode of the second diode are electrically connected, and the source and gate are electrically shorted. It is characterized in that it is composed of a small number (one unit element) of an integrated circuit element in which the drain of a source field effect transistor and the cathode of a second diode are connected to a signal output terminal.
第２の本発明の電界効果トランジスタ集積回路は、
ソースとゲートが電気的に短絡された第１の電界効果ト
ランジスタのドレインと、複数のダイオードが直列接続
されてなる第１のダイオード列の陽極が電気的に接続さ
れ、第１の電界効果トランジスタのソースと第１のダイ
オード列の陰極が電気的に接続されてなる負荷の第１の
電界効果トランジスタのソースと、信号入力端子に電気
的に接続されたゲートを有する少なくとも１つの駆動電
界効果トランジスタのドレインが第２の電界効果トラン
ジスタのゲートに接続され、第２の電界効果トランジス
タのソースと、複数のダイオードが直列接続されてなる
第２のダイオード列の陽極が電気的に接続され、ソース
とゲートが電気的に短絡された電流源電界効果トランジ
スタのドレインと第２のダイオード列の陰極が信号出力
端子に接続されてなる集積回路素子を単位素子として、
少なくとも１つの単位素子より構成されることを特徴と
する。In the field effect transistor integrated circuit according to the second aspect of the present invention, the drain of the first field effect transistor whose source and gate are electrically short-circuited, and the anode of the first diode string made up of a plurality of diodes connected in series. electrically connected to the source of the first field effect transistor of the load in which the source of the first field effect transistor and the cathode of the first diode array are electrically connected to the signal input terminal; a drain of at least one driving field effect transistor having a gate connected to the gate of the second field effect transistor, and a source of the second field effect transistor and a second diode comprising a plurality of diodes connected in series; An integrated circuit device is an integrated circuit element in which the anodes of a column are electrically connected, the drain of a current source field effect transistor whose source and gate are electrically short-circuited, and the cathode of a second diode column are connected to a signal output terminal. As,
It is characterized by being composed of at least one unit element.
本発明の原理は、ゲートリーク電流によるロウレベルの
上昇が、負荷曲線と駆動ＦＥＴ曲線とΦロウレベルを規
定する交点の正側へのシフトに起因することから、出力
側から見た時の交点のシフトを抑える負荷特性を持つ負
荷を用いて、出力ロウレベルの上昇を抑え、入力信号の
・ハイマージンを大きくすることにある。The principle of the present invention is that an increase in the low level due to gate leakage current is caused by a shift to the positive side of the intersection between the load curve, the drive FET curve, and the Φ low level. The goal is to suppress the rise in the output low level and increase the high margin of the input signal by using a load with load characteristics that suppress the output low level.
また、本発明の集積回路の場合、論理振幅は負荷に用い
るダイオードの段数で一義的に決まり、ダイオードの段
数を増やすことによって十分な論理振幅を安定して得る
と同時に、大きなハイレベルマージンを実現し、高集積
化が図れる。In addition, in the case of the integrated circuit of the present invention, the logic amplitude is uniquely determined by the number of stages of diodes used in the load, and by increasing the number of stages of diodes, a sufficient logic amplitude can be stably obtained, and at the same time, a large high-level margin can be achieved. This allows for high integration.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本発明の第１の実施例を示す電界効果トラン
ジスタによるインバータ回路の回路図である。基本素子
として、例えばアイ・イー・イー・イー・トランザクシ
ョン・オン・エレクトロン・デバイセズ（ＩＥＢＥ Ｔ
ｒａｎｓａｃｔｉｏｎ ｏｎ ＥｌｅｃｔｒｏｎＤｅｖ
ｉｃｅｓ）第３４巻、第７号（１９８７年） １４４８
頁に示されているヘテロＭＩＳＦＥＴで、ショットキー
バリアバイトが１．Ｏｖ、しきい値電圧が−０，５Ｖ。FIG. 1 is a circuit diagram of an inverter circuit using field effect transistors showing a first embodiment of the present invention. As a basic element, for example, IE Transaction on Electron Devices (IEBE T
transaction on ElectronDev
ices) Volume 34, No. 7 (1987) 1448
The hetero MISFET shown on page 1 has a Schottky barrier bite of 1. Ov, threshold voltage is -0.5V.
Ｋ値が２７０ｍ５／Ｖｍｍ、ゲート長が０．５ｕｍｔ’
あるようなＦＥＴを用いている。ダイオードはソースと
ドレインを電気的に短絡したゲート幅４０μｍ、ゲート
長５μｍの基本素子と同じ構造のＦＥＴによって構成し
た。K value is 270m5/Vmm, gate length is 0.5umt'
A certain type of FET is used. The diode was constituted by an FET having the same structure as the basic element with a gate width of 40 μm and a gate length of 5 μm with the source and drain electrically shorted.
第１図において、負荷はゲート幅３０μｍのソースとゲ
ートが電気的に短絡された負荷ＦＥＴＩと、ダイオード
２とが並列接続され、ゲートが信号入力端子３に接続さ
れたゲート幅２０ｃｒｍの駆動ＦＥＴ４のドレインと負
荷ＦＥＴＩのソースとが、ゲート幅２０ＩＩｍのバッフ
ァ段ＦＥ７５のゲートに接続されている。バッファ段Ｆ
ＥＴのソースはダイオード６の陽極に接続され、ソース
とゲートが電気的に短絡されたゲート幅２０μｍの電流
源ＦＥＴ７のドレインと、ダイオード６の陰極とは、信
号出力端子８に接続されている。In FIG. 1, the load is a load FETI with a gate width of 30 μm whose source and gate are electrically short-circuited, and a drive FET 4 with a gate width of 20 crm in which a diode 2 is connected in parallel and the gate is connected to a signal input terminal 3. The drain and source of the load FETI are connected to the gate of a buffer stage FE75 with a gate width of 20 IIm. Buffer stage F
The source of the ET is connected to the anode of the diode 6 , and the drain of a current source FET 7 with a gate width of 20 μm whose source and gate are electrically short-circuited and the cathode of the diode 6 are connected to a signal output terminal 8 .
電源は、負荷ＦＥＴＩのドレイン及びバッフ１段ＦＥＴ
５のドレインが接続された接地電位を基準として、駆動
ＦＥ７４のソースに一２■、電流源ＦＥＴ７の出力に−
５，２ｖを加える。The power source is the drain of the load FETI and a single-stage buffer FET.
With reference to the ground potential to which the drain of FET 5 is connected, -2 is applied to the source of the drive FE 74, and - is applied to the output of the current source FET 7.
Add 5.2v.
第２図は、第１図のインバータ回路の回路シミニレ−シ
ランによる入出力特性を示した図である。FIG. 2 is a diagram showing the input/output characteristics of the inverter circuit of FIG. 1 due to circuit simulation.
比較のために第６図に示した従来のＢＦＬ構成（負荷Ｆ
ＥＴＩのゲート幅が２０μｍである以外は全て上述の実
施例と同じ）と比較すると、従来の場合は、第７図の入
出力特性（縦軸は出力電圧ｖ０横軸は入力電力Ｖｉを示
す、）に示す様に、出力ロウレベルの範囲が−１，８ｖ
から一１ｖの０．８ｖであるのに対し、本実施例の回路
構成では、−１，７Ｖから−０，２Ｖの１．５ｖに拡大
されショットキーバリアによる制限の影響は取り除かれ
る。For comparison, the conventional BFL configuration (load F
In the conventional case, the input/output characteristics shown in FIG. 7 (the vertical axis shows the output voltage v, the horizontal axis shows the input power Vi, ), the output low level range is -1.8v.
In contrast, in the circuit configuration of this embodiment, the voltage is increased from -1.7V to 1.5V, which is -0.2V, and the influence of the restriction caused by the Schottky barrier is removed.
第３図は、本発明の第２の実施例を示す論理回路の回路
図である。この第２の実施例は、第１の実施例において
取り除かれたゲートリーク電流による制限の回避に付は
加えて、論理振幅を太き（するものである、基本素子の
ＦＥＴ及びダイオードは第１の実施例と同じものを用い
た。FIG. 3 is a circuit diagram of a logic circuit showing a second embodiment of the present invention. This second embodiment not only avoids the limitation due to gate leakage current that was removed in the first embodiment, but also increases the logic amplitude. The same one as in the example was used.
第３図において、負荷はゲート幅３０μｍのソースとゲ
ートが電気的に短絡されたＦＥＴＩと、直列に２段接続
したダイオード９ａ、９ｂとが並列接続され、ゲートが
信号入力端子３に接続されたゲート幅２０μｍの駆動Ｆ
ＥＴ４のドレインと負荷ＦＥＴＩのソースとが、ゲート
幅２０μｍのバンファ段ＦＥＴ５のゲートに接続されて
いる。バッファ段ＦＥ７５のソースは直列に２段接続し
たダイオード１０ａ、１０ｂの陽極に接続され、ソース
とゲートが電気的に短絡されたゲート幅２０μｍの電流
源ＦＥ７７のドレインとダイオード１０ｂの陰極は、信
号出力端子８に接続されている。In Fig. 3, the load is a FETI with a gate width of 30 μm whose source and gate are electrically short-circuited, and diodes 9a and 9b connected in two stages in series, which are connected in parallel, and the gate is connected to the signal input terminal 3. Drive F with gate width 20μm
The drain of ET4 and the source of load FETI are connected to the gate of bumper stage FET5 having a gate width of 20 μm. The source of the buffer stage FE75 is connected to the anodes of diodes 10a and 10b connected in series in two stages, and the drain of a current source FE77 with a gate width of 20 μm whose source and gate are electrically short-circuited and the cathode of the diode 10b are connected to the signal output. Connected to terminal 8.
電源は、負荷ＦＥＴＩのドレイン及びバッファ段ＦＥＴ
５のドレインとが接続された接地電位を基準として、駆
動ＦＥＴ４のソースに一３Ｖ、電流源ＦＥＴ７のソース
に−５，２Ｖを加える。The power source is the drain of the load FETI and the buffer stage FET.
With reference to the ground potential connected to the drain of FET 5, -3V is applied to the source of the drive FET 4, and -5.2V is applied to the source of the current source FET7.
第４図は、第３図のインバータ回路の回路シミュレーシ
ョンによる入出力特性を示した図である。FIG. 4 is a diagram showing the input/output characteristics of the inverter circuit of FIG. 3 by circuit simulation.
第７図の従来の入出力特性に比較すると、従来の場合は
、第７図に示す様に、出力ロウレベルの範囲が−１，８
ｖから一１ｖの０．８Ｖであるのに対し、本実施例の回
路構成では、−２，９Ｖから−１，２■の１．７ｖに拡
大されショットキーバリアによる制限の影響は取り除か
れる。さらに、論理振幅は１．６Ｖあり、広い動作マー
ジンが確保される。Compared to the conventional input/output characteristics shown in Fig. 7, in the conventional case, the range of the output low level is -1, 8, as shown in Fig.
In the circuit configuration of this embodiment, the voltage is increased to 1.7V from -2.9V to -1.2V, thereby eliminating the influence of the limitation caused by the Schottky barrier. Furthermore, the logic amplitude is 1.6V, ensuring a wide operating margin.
第５図は、本発明の第２の実施例を例にとって、本発明
の原理を簡単に説明するための図である。FIG. 5 is a diagram for briefly explaining the principle of the present invention, taking the second embodiment of the present invention as an example.
第５図においては、本発明のインバータ動作を規定する
負荷曲線１１、駆動ＦＥＴ４の直流電圧特性１２ａ、１
２ｂ、従来のインバータに用いられる飽和型の負荷曲線
１３が示されている。なお、電流電圧特性１２ａはｖ、
〉φ、の場合の特性を、電流電圧特性１２ｂはＶ、−Ｖ
、の場合の特性を示している。In FIG. 5, a load curve 11 that defines the inverter operation of the present invention, and DC voltage characteristics 12a and 1 of the drive FET 4 are shown.
2b, a saturated load curve 13 used in a conventional inverter is shown. Note that the current-voltage characteristic 12a is v,
〉φ, the current-voltage characteristic 12b is V, -V
, shows the characteristics for the case.
ゲートリーク電流が流れ始めると、駆動ＦＥＴ４の電流
電圧特性の原点が負側にシフトし、従って、従来の負荷
曲線１３との交点（ロウレベルを決める交点）は、出力
電位を表す横軸の電圧軸１５から見て、１４ｂから１４
ａというように正側にシフトする。一方、本発明の場合
には、負荷的！１１と駆動ＦＥＴ４の電流電圧特性の交
点１６ａ、１６ｂは、電流電圧特性の飽和領域にあり、
電圧軸１５から見た交点のシフトが抑えられることにな
る。また、本発明の回路の場合ハイレベルとロウレベル
の差、即ち論理振幅は、負荷のダイオードの段数で決ま
ることになる。When the gate leakage current begins to flow, the origin of the current-voltage characteristics of the drive FET 4 shifts to the negative side, and therefore, the intersection with the conventional load curve 13 (the intersection that determines the low level) is on the horizontal voltage axis representing the output potential. Viewed from 15, 14b to 14
Shift to the positive side, such as a. On the other hand, in the case of the present invention, it is burdensome! The intersection points 16a and 16b of the current-voltage characteristics of 11 and the drive FET 4 are in the saturation region of the current-voltage characteristics,
This means that the shift of the intersection point seen from the voltage axis 15 is suppressed. Further, in the case of the circuit of the present invention, the difference between the high level and the low level, that is, the logical amplitude, is determined by the number of stages of diodes in the load.
以上の説明から明らかなように、本発明によれば、ゲー
トリーク電流による出力ロウレベルの上昇の問題を引き
起こすために従来ショットキー順方向耐圧で制限されて
いた入力ハイレベルの限界の問題を解決し、十分な動作
マージンの確保が可能となり、高集積化の上で効果があ
る。As is clear from the above description, the present invention solves the problem of the input high level limit, which was conventionally limited by the Schottky forward breakdown voltage, which caused the problem of the output low level rising due to gate leakage current. , it is possible to secure a sufficient operating margin, which is effective in achieving high integration.
第１図は、本発明の第１の実施例を示すインバータ回路
の配線図、
第２図は、本発明の第１の実施例の回路の直流伝達特性
を示す特性図、
第３図は、本発明の第２の実施例を示すインバータ回路
の配線図、
第４図は、本発明の第２の実施例の回路の直流伝達特性
を示す特性図、
第５図は、本発明の回路における負荷特性と駆動ＦＥＴ
特性を示した特性図、
第６図は、従来のＢＦＬによるインバータ回路の配線図
、
第７図は、第６図にかかる従来例の回路の直流伝達特性
を示す特性図である。
１・・・・・負荷ＦＥＴ
２．６・・・ダイオード
３・・・・・信号入力端子
４・・・・・駆動ＦＥＴ
５・・・・・バッファ段ＦＥＴ
７・・・・・電流源ＦＥＴ
８・・・・・信号出力端子
９．１０・・・ダイオード
１１・・・・・本発明の負荷曲線
１２・・・・・駆動ＦＥＴの電流電圧特性１３・・・・
・従来の負荷曲線
１４ａ、１４ｂ・・・従来のロウレベルを決める交点
１５・・・・・電圧軸
１６ａ、１６ｂ・・・本発明のロウレベルを決める交点
代理人 弁理士 岩 佐 義 幸
摸
３図
桔４図
銚
ｖＧ：ゲート入力電圧
ｖＨ：入力へイレベル電位
５図
第
図FIG. 1 is a wiring diagram of an inverter circuit showing a first embodiment of the present invention, FIG. 2 is a characteristic diagram showing DC transfer characteristics of the circuit of the first embodiment of the present invention, and FIG. A wiring diagram of an inverter circuit showing a second embodiment of the present invention, FIG. 4 is a characteristic diagram showing DC transfer characteristics of the circuit of the second embodiment of the present invention, and FIG. Load characteristics and drive FET
FIG. 6 is a wiring diagram of a conventional BFL inverter circuit; FIG. 7 is a characteristic diagram showing the DC transfer characteristics of the conventional circuit shown in FIG. 1...Load FET 2.6...Diode 3...Signal input terminal 4...Drive FET 5...Buffer stage FET 7...Current source FET 8...Signal output terminal 9.10...Diode 11...Load curve of the present invention 12...Current-voltage characteristics of drive FET 13...
・Conventional load curves 14a, 14b...Intersection 15 that determines the conventional low level...Voltage axes 16a, 16b...Intersection that determines the low level of the present invention Agent Patent attorney Kosuke Iwasa Yoshiyoshi Iwasa 3 Figure 3 Figure 4 vG: Gate input voltage vH: Input level potential Figure 5
Claims (2)
効果トランジスタのドレインと第１のダイオードの陽極
が電気的に接続され、第１の電界効果トランジスタのソ
ースと第１のダイオードの陰極が電気的に接続されてな
る負荷の第１の電界効果トランジスタのソースと、信号
入力端子に電気的に接続されたゲートを有する少なくと
も１つの駆動電界効果トランジスタのドレインが第２の
電界効果トランジスタのゲートに接続され、第２の電界
効果トランジスタのソースと第２のダイオードの陽極が
電気的に接続され、ソースとゲートが電気的に短絡され
た電流源電界効果トランジスタのドレインと第２のダイ
オードの陰極が信号出力端子に接続されてなる集積回路
素子を単位素子として、少なくとも１つの単位素子より
構成されることを特徴とする電界効果トランジスタ集積
回路。(1) The drain of the first field effect transistor whose source and gate are electrically short-circuited and the anode of the first diode are electrically connected, and the source of the first field effect transistor and the cathode of the first diode are electrically connected. is electrically connected to the source of the first field effect transistor of the load, and the drain of the at least one driving field effect transistor having a gate electrically connected to the signal input terminal is connected to the drain of the second field effect transistor. the source of the current source field effect transistor is connected to the gate, the source of the second field effect transistor is electrically connected to the anode of the second diode, and the source and gate are electrically shorted; 1. A field effect transistor integrated circuit comprising at least one unit element, the integrated circuit element having a cathode connected to a signal output terminal.
効果トランジスタのドレインと、複数のダイオードが直
列接続されてなる第１のダイオード列の陽極が電気的に
接続され、第１の電界効果トランジスタのソースと第１
のダイオード列の陰極が電気的に接続されてなる負荷の
第１の電界効果トランジスタのソースと、信号入力端子
に電気的に接続されたゲートを有する少なくとも１つの
駆動電界効果トランジスタのドレインが第２の電界効果
トランジスタのゲートに接続され、第２の電界効果トラ
ンジスタのソースと、複数のダイオードが直列接続され
てなる第２のダイオード列の陽極が電気的に接続され、
ソースとゲートが電気的に短絡された電流源電界効果ト
ランジスタのドレインと第２のダイオード列の陰極が信
号出力端子に接続されてなる集積回路素子を単位素子と
して、少なくとも１つの単位素子より構成されることを
特徴とする電界効果トランジスタ集積回路。(2) The drain of the first field effect transistor whose source and gate are electrically short-circuited is electrically connected to the anode of the first diode string formed by connecting a plurality of diodes in series, and the first electric field is Effect transistor source and first
The source of the first field effect transistor of the load is electrically connected to the cathode of the diode string, and the drain of at least one driving field effect transistor having a gate electrically connected to the signal input terminal is the second electrically connected to the gate of the field effect transistor, and the source of the second field effect transistor and the anode of a second diode string formed by connecting a plurality of diodes in series;
It is composed of at least one unit element, with an integrated circuit element in which the drain of a current source field effect transistor whose source and gate are electrically short-circuited and the cathode of a second diode array connected to a signal output terminal. A field effect transistor integrated circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012378A JPH02193413A (en) | 1989-01-20 | 1989-01-20 | Field effect transistor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012378A JPH02193413A (en) | 1989-01-20 | 1989-01-20 | Field effect transistor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02193413A true JPH02193413A (en) | 1990-07-31 |
Family
ID=11803612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012378A Pending JPH02193413A (en) | 1989-01-20 | 1989-01-20 | Field effect transistor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02193413A (en) |
-
1989
- 1989-01-20 JP JP1012378A patent/JPH02193413A/en active Pending
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