JPH0311129B2 - - Google Patents
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- JPH0311129B2 JPH0311129B2 JP56155175A JP15517581A JPH0311129B2 JP H0311129 B2 JPH0311129 B2 JP H0311129B2 JP 56155175 A JP56155175 A JP 56155175A JP 15517581 A JP15517581 A JP 15517581A JP H0311129 B2 JPH0311129 B2 JP H0311129B2
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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Description
【発明の詳細な説明】
この発明はノーマリオン型シヨツトキーゲート
FETをドライバとするインバータを含む論理回
路に関する。[Detailed description of the invention] This invention is a normally-on type shot key gate.
This invention relates to a logic circuit including an inverter using a FET as a driver.
GaAsを用いたシヨツトキーゲートFETからな
る論理回路は、GaAsのキヤリア移動度がSiのそ
れに比べて大きいために、超高速のデイジタル回
路に向いている。なかでもノーマリオン型のシヨ
ツトキーゲートFETを用いた論理回路は、高速
の動作を行うことができる。 Logic circuits consisting of Schottky gate FETs using GaAs are suitable for ultra-high-speed digital circuits because the carrier mobility of GaAs is greater than that of Si. Among these, logic circuits using normally-on Schottky gate FETs are capable of high-speed operation.
第１図ａはノーマリオン型シヨツトキーゲート
FETを用いた論理回路として良く知られている
BFL（Buffered Follower Logic）と呼ばれてい
る回路であり、ｂはその論理図である。Q1〜Q5
は全てノーマリオン型である。Q1，Q4，Q5，Q8
は電流源負荷、Q2，Q6はそれぞれインバータG1，
G2のドライバ、Q3，Q7はソースフオロアとして
働く。D1〜D6はレベルシフト動作を行うシヨツ
トキーダイオードである。論理振幅は＋0.5V〜
−2Vの約2.5Vである。 Figure 1a shows a normally-on type shot key gate.
It is well known as a logic circuit using FET.
This circuit is called BFL (Buffered Follower Logic), and b is its logic diagram. Q1 ～ Q5
are all normally on type. Q 1 , Q 4 , Q 5 , Q 8
is the current source load, Q 2 and Q 6 are the inverter G 1 ,
The G 2 driver, Q 3 and Q 7 act as source followers. D 1 to D 6 are Schottky diodes that perform level shifting operations. Logic amplitude is +0.5V ~
-2V is about 2.5V.
この回路の欠点の１つはVDD（正）とVSS（負）
の２電源を必要とすることである。 One drawback of this circuit is that V DD (positive) and V SS (negative)
This means that two power supplies are required.
単一電源で動作する回路にはノーマリオフ形シ
ヨツトキーゲートFETを使用した第２図に示し
た論理回路が考えられている。この回路はDCFL
（Direct Coupled Function Logic）と呼ばれて
いる。Q11，Q13は電流負荷としてのノーマリオ
ン型FETであり、Q12，Q14はドライバとしての
ノーマリオフ型FETである。回路はＥ／Ｄ構成
となつている。この論理回路はＶ＋の単一電源で
動作するという長所に加えて、構成が簡単で素子
数が少なくてすむという特徴がある。しかし
Q12，Q14のゲート・ソース間は順回転が加わる
ために、ゲート電圧はシヨツトキーの順方向電圧
（約0.8V）にクランプされる。このため低レベル
の浮き上がりを考慮すると論理振幅は0.6V程度
しかとれず、ノイズマージン電圧が非常に小さく
なつてしまう。さらに、LSIレベルで考えると、
数百〜数千のトランジスタを同一チツプに作るた
めに、ピンチオフ電圧のばらつき、フアンアウト
数の違いによる、オン電圧の変化などを考慮しな
ければならず、ますますノイズマージン電圧は小
さくなる。ちなみに、ノイズマージン電圧を０と
して、100素子レベルのICで許容されるピンチオ
フ電圧のばらつきは約20ｍＶであるという報告も
ある（昭和56年電子通信学会全国大会“ノーマリ
オフGaAs IC用FETしきい値電圧の検討”平山
他）。 The logic circuit shown in Figure 2, which uses a normally-off Schottky gate FET, is considered as a circuit that operates with a single power supply. This circuit is DCFL
(Direct Coupled Function Logic). Q 11 and Q 13 are normally-on FETs as current loads, and Q 12 and Q 14 are normally-off FETs as drivers. The circuit has an E/D configuration. In addition to the advantage that this logic circuit operates with a single V+ power supply, it has a simple configuration and requires a small number of elements. but
Since forward rotation is applied between the gate and source of Q 12 and Q 14 , the gate voltage is clamped to the Schottky forward voltage (approximately 0.8V). Therefore, when considering the rise in low levels, the logic amplitude can only be about 0.6V, and the noise margin voltage becomes extremely small. Furthermore, when considered at the LSI level,
In order to create hundreds to thousands of transistors on the same chip, it is necessary to take into account variations in pinch-off voltage and changes in on-voltage due to differences in the number of fan-outs, and the noise margin voltage becomes smaller and smaller. By the way, there is also a report that, assuming the noise margin voltage is 0, the allowable variation in pinch-off voltage for a 100-element IC is about 20 mV (1982 Institute of Electronics and Communication Engineers National Conference ``FET Threshold Voltage for Normally-Off GaAs ICs''). ``Hirayama et al.''
本発明は上記の点に鑑み、ノーマリオン型シヨ
ツトキーゲートFETをドライバするインバータ
を含む論理回路であつて、論理振幅を十分大きく
することができ、しかも単一電源で動作可能とし
た論理回路を提供するものである。 In view of the above-mentioned points, the present invention is a logic circuit including an inverter that drives a normally-on type shot key gate FET, which is capable of sufficiently increasing the logic amplitude and can be operated with a single power supply. It provides:
本発明は、ノーマリオン型シヨツトキーゲート
FETをドライバとしそのドレインを負荷を介し
て電源の高電位端に接続してなるインバータを複
数個縦続した回路を含む論理回路において、(1)複
数個のインバータのドライバFETのソースを共
通接続して、このソースと前記電源の低電位端と
の間にソース電位をその低電位端より浮かす少く
とも１個のシヨツトキーダイオードまたは抵抗を
接続すること、および(2)複数個のインバータはレ
ベルシフト回路を介して縦続すること、を特徴と
しており、これにより上記目的を達成することが
できる。 The present invention is a normally-on type shot key gate.
In a logic circuit that includes a circuit in which multiple inverters are connected in series, each of which has an FET as a driver and its drain connected to the high potential end of a power supply via a load, (1) the sources of the driver FETs of multiple inverters are commonly connected; (2) at least one Schottky diode or resistor is connected between this source and the low potential end of the power source to float the source potential above the low potential end; and (2) the plurality of inverters are connected at a level It is characterized by being connected in cascade via a shift circuit, thereby making it possible to achieve the above object.
第３図は本発明の論理回路の原理図を示す。
Q21〜Q23はピンチオフ電圧がほぼ−VSSに等しい
ノーマリオンタイプ型シヨツトキーゲートFET
からなるドライバであり、そのソースは共通接続
されている。VSSはこれらのFETのソース電位を
接地電位から浮かすための定電圧である。また
VLはドレイン電位からゲート電位をレベルシフ
ト回路するための定電圧である。 FIG. 3 shows a principle diagram of the logic circuit of the present invention.
Q 21 to Q 23 are normally-on type shot key gate FETs whose pinch-off voltage is approximately equal to −V SS .
A driver consisting of two drivers whose sources are commonly connected. V SS is a constant voltage to raise the source potential of these FETs from ground potential. Also
V L is a constant voltage for level shifting circuit from drain potential to gate potential.
Q24〜Q26はそれぞれQ21〜Q23の電流源負荷で
ある。 Q 24 -Q 26 are current source loads of Q 21 -Q 23 , respectively.
次に第３図の電圧、電流の関係を考える。この
回路の入力端ゲート電圧が最初、接地電位に近い
ときは、Q21のゲート・ソース電圧は−VSSにほぼ
等しく、そのピンチオフ電圧が−VSSであるので
Q21はピンチオフしており、流れる電流はほぼ０
である。この時Q21のドレイン電圧は約0.8V＋
VSS＋VLとなる。これは次段のFET−Q22のゲー
ト・ソース接合がシヨツトキー接合で順方向にバ
イアスされるためQ22のゲートはQ22のソース電
位（VSS）から順方向にシヨツトキー電圧（約
0.8V）だけ高い電圧（0.8V＋VSS）にクランプさ
れるためである。よつてQ21のドレイン・ソース
電圧VDSは約0.8V＋VLとなる。この状態は第４図
のVDS−ID特性図で示すとＡ点である。 Next, consider the relationship between voltage and current shown in Figure 3. When the input gate voltage of this circuit is initially close to ground potential, the gate-source voltage of Q21 is approximately equal to -V SS , and its pinch-off voltage is -V SS , so
Q 21 is pinched off and the current flowing is almost 0.
It is. At this time, the drain voltage of Q 21 is approximately 0.8V+
It becomes V SS +V L. This is because the gate-source junction of the next stage FET- Q22 is a Schottky junction and is biased in the forward direction, so the gate of Q22 has a Schottky voltage (approx.
This is because the voltage is clamped to a higher voltage (0.8V + V SS ) by 0.8V). Therefore, the drain-source voltage V DS of Q 21 is approximately 0.8 V + V L. This state is point A in the V DS -ID characteristic diagram shown in FIG.
次にトランジスタQ22の状態を考える。Q22は
ゲートがソースに対して0.8V高いのでオン状態
にあり、負荷Q25の電流はQ22のドレイン電流と
なつてチヤンネルを流れる。よつてそのドレイン
電位はソース電位とほぼ等しい電位VSSまで降下
し、VDSはほぼ０である。この状態をVDS−IDの関
係を示す第４図で示すとＢ点となり、流れている
電流は負荷Q25の電流ILである。ここで負荷Q24の
電流はQ22のゲートを通してソースに流れ込んで
いる。 Next, consider the state of transistor Q22 . Q 22 is in the on state because its gate is 0.8V higher than its source, and the current in the load Q 25 becomes the drain current of Q 22 and flows through the channel. Therefore, its drain potential drops to a potential V SS that is approximately equal to the source potential, and V DS is approximately zero. If this state is shown in FIG. 4, which shows the relationship between V DS and ID , it becomes point B, and the current flowing is the current I L of the load Q 25 . Here, the current of load Q 24 flows into the source through the gate of Q 22 .
次にこの回路の入力端電位を正に加えていくと
第５図に示したような入、出力特性が得られる。
ここでしきい値電圧は
0.8＋VL／２となり、論理振幅はほぼ0.8V＋VLボ
ルトとなる。ここでピンチオフ電圧は｜VP｜≦
｜VL｜の関係が成立している。 Next, by adding a positive potential to the input end of this circuit, the input and output characteristics shown in FIG. 5 are obtained.
Here, the threshold voltage is 0.8+V L /2, and the logic amplitude is approximately 0.8 V+V L volts. Here, the pinch-off voltage is |V P |≦
The relationship |V L | holds true.
以上から本発明の論理回路は、ノーマリオン型
のFETをドライバとして用いながら、単一電源
で動作を行い、しかも論理振幅が0.8V以上とれ
る高速動作に適した論理回路であることが明らか
である。 From the above, it is clear that the logic circuit of the present invention is a logic circuit suitable for high-speed operation that uses a normally-on type FET as a driver, operates with a single power supply, and has a logic amplitude of 0.8V or more. .
次に本発明の具体的な実施例について説明す
る。第６図は本発明の一実施例を示す。第３図と
同じ働きをするものには同一の記号を付けてあ
る。電流源負荷Q24〜Q26はノーマリオン型のシ
ヨツトキーゲートFETのゲートとソースを接続
したアクテイブロードである。 Next, specific examples of the present invention will be described. FIG. 6 shows an embodiment of the invention. Components that have the same function as those in Figure 3 are given the same symbols. Current source loads Q 24 to Q 26 are active loads that connect the gate and source of normally-on Schottky gate FETs.
レベルシフト用定圧電VLを得るためにシヨツ
トキーダイオードD21〜D23を用いており、シフ
ト電圧はシヨツトキーの順方向電圧（約0.8V）
である。さらにこのレベルシフト電圧を一定に保
つためにQ24〜Q26に比べて電流値の小さな電流
源として、ノーマリオン型シヨツトキーゲート
FETQ27〜Q29が接続されている。また、ドライ
バFETの共通接続したソース電位を接地電位よ
りも正にする定電圧VSSとしてやはりシヨツトキ
ーダイオードD31を利用して、その順方向電圧
（約0.8V）を用いている。ここで、このダイオー
ドD31に流れる電流は、常に電流源負荷Q24〜Q26
の電流の総和となるので一定であり、定電圧とし
て動作することになる。 Shot key diodes D 21 to D 23 are used to obtain a constant voltage voltage V L for level shifting, and the shift voltage is the forward voltage of the shot key (approximately 0.8 V).
It is. Furthermore, in order to keep this level shift voltage constant, a normally-on type shot key gate is used as a current source with a smaller current value than Q24 to Q26 .
FETQ 27 to Q 29 are connected. Further, the Schottky diode D31 is also used as a constant voltage V SS that makes the commonly connected source potential of the driver FETs more positive than the ground potential, and its forward voltage (approximately 0.8 V) is used. Here, the current flowing through this diode D 31 is always the current source load Q 24 ~ Q 26
Since it is the sum of the currents, it is constant and operates as a constant voltage.
本回路のFETのピンチオフ電圧は約−0.8Vと
なり、又論理振幅は約1.6Vとなる。 The pinch-off voltage of the FET in this circuit is approximately -0.8V, and the logic amplitude is approximately 1.6V.
第７図〜第１２図は第６図を変形した実施例の
要部を示すものである。第７図では、ソース電位
を決める定電圧源として抵抗R1を用いている。
R1に流れる電流は全ての電流源負荷の和ΣIiとな
るので一定であり、よつてソース電位はR1・ΣIi
となる。またレベルシフト用定電圧源には抵抗
R2を用いている。FETをオフさせるためにQ27に
よる電流値をI2として｜R2・2｜｜VP｜の関
係となつている。 7 to 12 show essential parts of an embodiment that is a modification of FIG. 6. In FIG. 7, a resistor R1 is used as a constant voltage source that determines the source potential.
The current flowing through R 1 is constant because it is the sum of all current source loads ΣIi, so the source potential is R 1・ΣIi
becomes. In addition, a resistor is used as a constant voltage source for level shift.
R2 is used. In order to turn off the FET, the current value due to Q 27 is I 2 and the relationship is |R 2 · 2 | |V P |.
第８図はソース電位を浮かすために２個のシヨ
ツトキーダイオードD311，D312を用い、レベルシ
フト用としても２個のシヨツトキーダイオード
D211，D212を使用して、論理振幅を0.8＋2VSS（
2.4V）とした回路である。ピンチオフ電圧VPは
｜VP｜｜2VSS｜の関係である。 In Figure 8, two Schottky diodes D 311 and D 312 are used to raise the source potential, and two Schottky diodes are also used for level shifting.
Using D 211 and D 212 , the logic amplitude is set to 0.8 + 2V SS (
2.4V). The pinch-off voltage V P has the relationship |V P | |2V SS |.
第９図は電流源FET−Q27のドレイン電位を接
地電位からVSSだけ浮かすことによつて、より良
好な定電流動作を行なわせるための構成である。
ゲート電位はVSSから0.8＋2VSSまで動作し論理振
幅は0.8＋VSS（1.6V）である。 FIG. 9 shows a configuration for achieving better constant current operation by floating the drain potential of the current source FET-Q 27 by V SS from the ground potential.
The gate potential operates from V SS to 0.8+2V SS , and the logic amplitude is 0.8+V SS (1.6V).
第１０図は第６図の回路に、D31と逆並列にシ
ヨツトキーダイオードD32を入れてある。このダ
イオードD32は逆バイアスされているために容量
として働き、スイツチング動作上でQ21のソース
電位に若干生じるリツプルを吸収するためのデカ
ツプリング容量動作を行つている。 In FIG. 10, a Schottky diode D32 is inserted antiparallel to D31 in the circuit of FIG. 6. Since this diode D32 is reverse-biased, it functions as a capacitor, and performs a decoupling capacitor operation to absorb the ripples slightly generated in the source potential of Q21 during the switching operation.
第１１図はレベルシフトをFET−QLを利用し
て行つている例である。FET−QLのピンチオフ
電圧はほぼ0Vであり、その時の電流値は電流源
FET−Q27のそれとほぼ等しくなるように設定さ
れている。ソースフオロアのレベルシフトを使う
ことによつてさらに次段へのドライブ能力が増
す。 FIG. 11 is an example in which level shifting is performed using FET- QL . The pinch-off voltage of FET-Q L is almost 0V, and the current value at that time is
It is set to be almost equal to that of FET-Q 27 . By using level shift of the source follower, the drive ability to the next stage is further increased.
第１２図はレベルシフトに第１１図と同様のソ
ースフオロアとシヨツトキーダイオードD21の組
合せを使用した例である。 FIG. 12 shows an example in which a combination of a source follower and a Schottky diode D21 similar to that in FIG. 11 is used for level shifting.
さらに図示は行なわなかつたがシヨツトキーダ
イオードのブレークダウン電圧を利用したレベル
シフトも考えられる。 Furthermore, although not shown, a level shift using the breakdown voltage of a Schottky diode is also conceivable.
さらに以上の回路の組合わせも当然可能であ
る。 Furthermore, a combination of the above circuits is naturally possible.
以上、本発明によれば通常のノーマリオン型シ
ヨツトキーゲートFETのプロセスを利用して、
ノーマリオン型のFET構成による、論理振幅が
0.8V以上と大きく、しかも、単一電源で動作す
る高速デイジタル回路が実現できる。 As described above, according to the present invention, using the normal normally-on Schottky gate FET process,
Due to the normally-on FET configuration, the logic amplitude is
It is possible to realize high-speed digital circuits that are large at 0.8V or more and operate with a single power supply.
第１図ａ，ｂは従来のノーマリオン型シヨツト
キーゲートFET構成による論理回路（BFL）と
その論理図、第２図は従来のノーマリオフ型シヨ
ツトキーゲートFET構成による論理回路
（DCFL）図、第３図は本発明の原理構成を示す
図、第４図はその動作をドレインするためのID−
VDS特性図、第５図は同じく入出力特性図、第６
図は本発明の一実施例の論理回路図、第７図〜第
１２図は本発明の他の実施例の要部を示す図であ
る。
Q21，Q22，Q23……ドライバFET、Q24，Q25，
Q26……電流源負荷FET、D31，D21，D22，D23…
…シヨツトキーダイオード、Q27……電流源
FET、R1，R2……抵抗、QL……ソースフオロア
FET。
Figures 1a and b are a logic circuit (BFL) with a conventional normally-on shot key gate FET configuration and its logic diagram, and Figure 2 is a diagram of a logic circuit (DCFL) with a conventional normally-off shot key gate FET configuration. , Fig. 3 is a diagram showing the principle configuration of the present invention, and Fig. 4 is an I D - for draining the operation.
The V DS characteristic diagram, Figure 5, is also the input/output characteristic diagram, Figure 6.
The figure is a logic circuit diagram of one embodiment of the present invention, and FIGS. 7 to 12 are diagrams showing main parts of other embodiments of the present invention. Q 21 , Q 22 , Q 23 ... Driver FET, Q 24 , Q 25 ,
Q 26 ... Current source load FET, D 31 , D 21 , D 22 , D 23 ...
...Schottky diode, Q 27 ...Current source
FET, R 1 , R 2 ... Resistor, Q L ... Source follower
FET.
Claims (1)
ドライバとしそのドレインを負荷を介して電源の
高電位端に接続してなるインバータを複数個縦続
した回路を含む論理回路において、前記複数個の
インバータのドライバFETのソースを共通接続
してこのソースと前記電源の低電位端との間にソ
ース電位を上記低電位端より浮かす少くとも１個
のシヨツトキーダイオードまたは抵抗を接続し、
且つ前記複数個のインバータはレベルシフト回路
を介して縦続してなることを特徴とする論理回
路。 ２ レベルシフト回路は少なくとも１個のダイオ
ードまたは抵抗からなりその終端と前記低電位端
との間に電流源を有する特許請求の範囲第１項記
載の論理回路。[Scope of Claims] 1. A logic circuit including a circuit in which a plurality of inverters each having a normally-on type Schottky gate FET as a driver and a drain thereof connected to a high potential end of a power supply via a load are connected in series, the sources of the driver FETs of the inverters are commonly connected, and at least one Schottky diode or resistor is connected between the sources and the low potential end of the power source to float the source potential above the low potential end;
The logic circuit is characterized in that the plurality of inverters are connected in series via a level shift circuit. 2. The logic circuit according to claim 1, wherein the level shift circuit comprises at least one diode or resistor and has a current source between its terminal end and the low potential end.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50149244A (en) * | 1974-04-08 | 1975-11-29 |
-
1981
- 1981-09-30 JP JP56155175A patent/JPS5856531A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50149244A (en) * | 1974-04-08 | 1975-11-29 |
Also Published As
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