JPH02179699A - Musical sound waveform generating device - Google Patents
Musical sound waveform generating deviceInfo
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- JPH02179699A JPH02179699A JP63334937A JP33493788A JPH02179699A JP H02179699 A JPH02179699 A JP H02179699A JP 63334937 A JP63334937 A JP 63334937A JP 33493788 A JP33493788 A JP 33493788A JP H02179699 A JPH02179699 A JP H02179699A
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Landscapes
- Electrophonic Musical Instruments (AREA)
Abstract
Description
【発明の詳細な説明】 ３産業上の利用分野］ 本発明は一楽音波形生成装置に関する。[Detailed description of the invention] 3 industrial application fields] The present invention relates to an Ichiraku sound waveform generation device.
Ｅ発明の概要］
本発明は、１つの発音指示に応じて、任意の組み合わせ
で選択した各波形を、共通の読み出しステップで時分割
処理により読み出して累算合成することにより、１つの
発音指示に応じて生成される楽音を多種多様に変化させ
ていくものである。E. Summary of the Invention] The present invention reads waveforms selected in arbitrary combinations in response to one pronunciation instruction by time-sharing processing in a common readout step, and cumulatively synthesizes them. The musical tones generated can be varied in a wide variety of ways.
３従来技術］
従来、複数の楽音を同時生成可能なポリフォニックな楽
器か広〈実施されているが、このような楽器は、時分割
処理により複数の楽音生成チャンネルを形成し、この各
チャンネルに同時操作されている鍵に応じた楽音を割り
当てていた。この複数の同時発音される楽音についての
波形メモリからの波形データ読み出しは、読出アドレス
カウンタとなる周波数ナンバ累算器に上記チャンネル数
と同じ段数を持つシフトレジスタを設け、各段に対応す
るチャンネルに応じた周波数ナンバ累算値をセントして
、各チャンネルタイミングごとに周波数ナンバを累算し
ていた。3. Prior Art] Conventionally, polyphonic musical instruments capable of simultaneously generating multiple musical tones have been widely used. However, such musical instruments form multiple musical tone generation channels through time-sharing processing, and simultaneously generate a plurality of musical tones on each channel. Musical tones were assigned according to the key being operated. To read the waveform data from the waveform memory for a plurality of musical tones that are sounded simultaneously, a shift register with the same number of stages as the number of channels mentioned above is provided in the frequency number accumulator that serves as a read address counter, and The corresponding frequency number cumulative value was calculated, and the frequency number was accumulated for each channel timing.
二り）現さ、１つの況操作で発音される楽音に幅を持た
せるため、１つの鍵操作で２つの波形データを同時に読
み出して合成するものが考えられている。（特開昭５ｌ
−１２４４１５）。2) Currently, in order to provide a wider range of tones produced by one key operation, a system is being considered that simultaneously reads and synthesizes two waveform data with one key operation. (Unexamined Showa 5l
-124415).
：発明が解決しようとする課題；
−かしながら、上記のものでは同時に読み出してき成す
る２つの波形データの組み合わせは固定されたものでｊ
！ρつ、１つの鍵操作で生成される楽音に’；Ｚｌヒを
持たせることができなかった。また、この２つの波形デ
ータに対するエンベロープ波形ら共通のらのであり、１
つの鍵操作で生成されるｐに幅を持たせることかできな
かった。:Problem to be solved by the invention; -However, in the above method, the combination of two waveform data read out simultaneously is fixed.
! First, it was not possible to create a musical tone generated by a single key operation. Also, the envelope waveforms for these two waveform data have a common value, and 1
It was only possible to give a range to p generated by one key operation.
本発明は、上述した課題を解決するためになされたらの
で！）す、１つの発音指示に応じて生成されるｇ、、−
ｆｒを、多種多様に変化させることのできる楽音波形生
成装；Ｊを提供することを目的としている。The present invention has been made to solve the above-mentioned problems! )su, g, produced in response to one pronunciation instruction, -
It is an object of the present invention to provide a musical sound waveform generation device; J that can vary fr in a wide variety of ways.
３課題を解決するための手段］
上記目的を達成するために本発明においては、１つの発
音指示に応じて、任意の組み合わせで選択した各波形を
一共通の読み出しステンプで時分割処理により読み出し
て累′Ａ、合成したり、上記選択した各波形を、共通の
読み出しステップで時分割処理により読み出し、別々に
エンベロープ制御して累算合成するｍ成とした。3. Means for Solving the Problem] In order to achieve the above object, in the present invention, in response to one pronunciation instruction, each waveform selected in an arbitrary combination is read out by time-sharing processing using one common readout step. The waveforms selected above are read out by time-division processing in a common readout step, envelope-controlled separately, and cumulatively synthesized.
二作用〕
これにより、１つの発音指示に応じて読み出される２以
上の波形を任意の組みきわせにすることができ、またこ
の組み合わされる各波形を別々にエンベロープ制御して
、生成される楽音の放音開始から放音終了までの楽音内
容を変（ヒ差せることができる。[Two effects] This makes it possible to create any combination of two or more waveforms that are read out in response to one sound generation instruction, and to control the envelope of each of the combined waveforms separately to control the envelope of the generated musical tones. You can change the content of the musical sound from the start of the sound emission to the end of the sound emission.
３実施例］
以下、本発明を具体化した一実施例を図面を参照して詳
述する。3 Embodiment] Hereinafter, an embodiment embodying the present invention will be described in detail with reference to the drawings.
く全体回路〉
第１図は、本発明の全体回路図を示すもので、キーボー
ド１の各キー及び音色スイッチ２の各スイ／チは、キー
アサイナ回路３０によって走査さ、れ、操作キーに応じ
た音高で、操作音色スィッチに応した音色の楽音か１６
チヤンネルの楽音生成系の空チャンネルに割り当てられ
る。このチャンネル割り当て内容は、アサイメントメモ
リ回路３２に記憶される。また、キーボード１の各鍵の
押鍵圧力は、各鍵に設けろノ′した圧力センサ３で検出
され２．八−Ｄ ’ｆ： ｔＱ ′／ｉ４で押鍵圧力を
示すデジタル形式のタッチデータＴｏに変換されて、１
灸述するＣ Ｐ ｔ； ３００に送られる。Overall Circuit> FIG. 1 shows an overall circuit diagram of the present invention, in which each key of the keyboard 1 and each switch of the tone switch 2 are scanned by a key assigner circuit 30, and are 16 musical tones with pitch and tone corresponding to the operation tone switch
Assigned to the empty channel of the channel's musical sound generation system. This channel assignment content is stored in the assignment memory circuit 32. Further, the key depression pressure of each key on the keyboard 1 is detected by a pressure sensor 3 provided on each key. 8-D'f: tQ'/i4 is converted into digital format touch data To indicating key press pressure, and 1
Sent to CP t; 300 for moxibustion.
さ、′、に一リズムキーぢては一ロンクーディスコ等の
リズ１１の；巽択か行わｉ″Ｌ、、エフェクトキー６で
は、各キーのオン、オフにより、ボルタメント、７ライ
ト、グロウル、エコー、サスティン、ビブラート、コー
ラス、アンサンプル、ホンキートンク、１ヘレモロ等の
効果が（１加され、各キーのオンオフはＣＰＵ３００に
よって検出される。このほか、ボリュームつまみ７、テ
ンポつまみ８のコント！７−ル量ら可変抵抗器により電
圧変動数として検出され、Ａ−Ｄ変換器９．１０を介し
てボリュームデータ、テンポデータとしてＣＰＵ３００
に与えられる。The first rhythm key is Rhythm 11 of Ronku Disco etc.; Effects such as echo, sustain, vibrato, chorus, unsample, honky-tonk, and 1 heremolo are added (1 is added, and the on/off of each key is detected by the CPU 300. In addition, the volume knob 7 and tempo knob 8 are controlled! - The number of voltage fluctuations is detected by a variable resistor, and sent to the CPU 300 as volume data and tempo data via an A-D converter 9.10.
given to.
ＲＯＭ ２０には一楽音信号を生成するための処理プロ
グラムと、波形及びエンベロープに関する音色データと
、波形データＲＤそのもの等が記憶されており、ＲＯＭ
アドレス制御回路３１によって読出アドレスか制御され
、処理プログラム又は音色データの読み出しと、波形デ
ータＲＤの読み出しとが切り換えられる。ＲＯλ１２０
より読み出された処理プログラムは、キーアサイナ回路
３０の後述するＣＰＵ３００に送られて各種処理か実行
され、また同じ＜ＲＯＭ２０より読み出された波形やエ
ンベロープに関する音色データは、アサイメントメモリ
回路３２の空チャンネルに応じたエリアに書き込まれ、
さらに同じ＜ＲＯＭ２Ｑより読み出された波形データＲ
Ｄそのものは波形データ伸長補間回路５０へと送られる
。アサイメントメモリ回路３２には、キーボード１の操
作キーに応じた周波数ナンバスピードデータＦＳも空チ
・、・シイ・ルに応じたエリアに書き込まれる。The ROM 20 stores a processing program for generating a musical tone signal, tone data regarding waveforms and envelopes, waveform data RD itself, etc.
The read address is controlled by the address control circuit 31, and the reading of the processing program or tone color data and the reading of the waveform data RD are switched. ROλ120
The processing program read out from the ROM 20 is sent to the CPU 300 of the key assigner circuit 30, which will be described later, and various processes are executed. It is written in the area according to the channel,
Furthermore, the same <waveform data R read from ROM2Q
D itself is sent to the waveform data expansion interpolation circuit 50. In the assignment memory circuit 32, frequency number and speed data FS corresponding to the operation keys of the keyboard 1 are also written in areas corresponding to empty boxes.
この周波数ナンバスピードデータＦＳは、周波数ナンバ
累算器４０で各チャンネルごとに１１ｉ次累ユされ−Ｒ
ＯＭアドレス制御図Ｆ＃１３１を介してＲ○λ１２０に
読出アドレスデータとして与えられ、波形データＲＤか
周波数ナンバスピードデータＦＳに応じた速度、すなわ
ち音高に応じた速度で読み出され、波形データ伸長補間
口！？Ｉ ５０に入力される。読み出される波形データ
ＲＤはＲＯＭ２０内に多数記憶されており、これらの選
択はアサイメントメモリ回路３２より読み出されるバン
クデータによって行われる。上記波形データ伸長補間回
路５０では、データ圧縮された状態でＲＯＭ２０より読
み出されてきた差分データが伸長されるととムに、各波
形データＲＤのサンプルポイント地点の間の補間地点ら
求められて乗算回路７０に送られる。この補間は周波数
ナンバ累算器４０からの周ａ数ナンバ累算＠ＦＡの一部
を使って行われる。This frequency number speed data FS is accumulated 11i times for each channel by a frequency number accumulator 40.
It is given as read address data to R○λ120 via the OM address control diagram F#131, and is read out at a speed according to the waveform data RD or frequency number speed data FS, that is, at a speed according to the pitch, and the waveform data is expanded. Interpolation mouth! ? I50 is input. A large number of waveform data RD to be read out are stored in the ROM 20, and selection thereof is performed based on bank data read out from the assignment memory circuit 32. In the waveform data expansion interpolation circuit 50, when the differential data read out from the ROM 20 in a data compressed state is expanded, the difference data obtained from the interpolation points between the sample points of each waveform data RD is The signal is sent to a multiplication circuit 70. This interpolation is performed using a portion of the frequency a number accumulation@FA from the frequency number accumulator 40.
また、アサイメントメモリ回＃Ｉ３２からのエンベロー
プに関するデータは、エンベロープ発生器６０へ送られ
てエンベローブ波形が生成され、上記乗算回路７０へ送
られる４乗算回路７０では、上記伸長補間波形データＩ
Ｐの各サンプル値とエンベロープ波形の各サンプル値Ｅ
Ａとが乗算され、シフト回路８０でデータシフトが行わ
れて、系列累算回路９０で系列ごとに累算され、Ｄ −
Ａ変換器１００を介してサウンドシステム１１０より放
音出力される。Further, data related to the envelope from assignment memory #I32 is sent to an envelope generator 60 to generate an envelope waveform, and sent to the multiplier circuit 70, where the expanded interpolated waveform data I
Each sample value of P and each sample value of the envelope waveform E
A is multiplied by A, data is shifted in a shift circuit 80, and accumulated for each series in a series accumulation circuit 90.
Sound is output from the sound system 110 via the A converter 100.
上記エンベロープ発生器６０より、アサイメントメモリ
回路３２には、エンベロープ波形の現在のフェーズ値Ｐ
Ｈが送られ、次の新しいフェーズに関するエンベロープ
データを出力するように働きかける。またエンベロープ
発生器６０より、周波数ナンバ累算器４０には、キーオ
ンのタイミングでオンイベント信号が送られ、周波数ナ
ンバスピードデータＦＳの累算が開始される。さらにエ
ンベローブ発生器６０より、波形データ伸長補間口１７
８５０にはデータ長信号Ｄ８１６が送られ、波形データ
ＲＤの補間を行うか、行わないかの選択が行われる。デ
ータ長信号Ｄ８１６は、波形データＲＤが８ビツトのサ
ンプル値２つよりなるか、１０ピｌトのサンプル値と６
ビツトの差分データよりなるかの区別を示すもので一１
０ビットのサンプル値と６ビツトの差分データが読み出
されたとき、波形データＲＤの補間が行われる。The envelope generator 60 stores the current phase value P of the envelope waveform in the assignment memory circuit 32.
H is sent to cause the envelope data for the next new phase to be output. Further, an on event signal is sent from the envelope generator 60 to the frequency number accumulator 40 at the key-on timing, and the accumulation of frequency number speed data FS is started. Further, from the envelope generator 60, the waveform data expansion interpolation port 17
A data length signal D816 is sent to 850, and a selection is made as to whether or not to interpolate the waveform data RD. The data length signal D816 indicates whether the waveform data RD consists of two 8-bit sample values, or a 10-pilt sample value and a 6-bit sample value.
This indicates whether the data consists of bit difference data or not.
When the 0-bit sample value and 6-bit difference data are read out, interpolation of the waveform data RD is performed.
上記シフト回路８０は、乗算後の楽音データをエンベロ
ープ累算＠ＥＡの上位ビットであるエンベロープパワー
データＥＡ１２〜１５の大きさにＥ５でシフ１〜ダウン
し、デイケイ、リリースの減衰時の立下りをエクスポー
ネンシャルな特性にして、自然音に近づけるためのもの
である。The shift circuit 80 shifts the musical tone data after the multiplication to the magnitude of the envelope power data EA12 to EA15, which is the upper bit of the envelope accumulation @EA, by 1 to down at E5, and adjusts the falling edge at the time of decay and release. This is to give it an exponential characteristic and bring it closer to natural sounds.
また玉記Ｄ−Ａ変換器１００には、４つの楽音生成系か
時分割により形成されており、系列累算回路９０におい
て、アサイメントメモリ回路３２からの系列データＧＲ
に応じて、いずれの生成系に楽音データを送り込むかが
決定される。この系列累算回路９０には、周波数ナンバ
累算器４０がら、波形折返し信号ＦＤＵも与えられてお
り、この波形折返し信号ＦＤｔ、’は波形データの一波
形のうち前半の半波形の生成が終わって、後生の半波形
の生成にはいるときハイレベルとなり、これにより系列
累算回路９０では、楽音データをプラスマイナス反転し
た値とされる。また、系列累算回＃１９０には、キーア
ザイナ回路３０より、Ｄ−Ａゲート信号ら与えられてお
り、Ｄ−Ａ変換器１００への楽音データ出力コントロー
ルが行われる。In addition, the Tamaki D-A converter 100 has four musical tone generation systems formed in a time-division manner, and a series accumulation circuit 90 collects series data GR from the assignment memory circuit 32.
Depending on this, it is determined which generation system the musical tone data will be sent to. In addition to the frequency number accumulator 40, this series accumulation circuit 90 is also supplied with a waveform return signal FDU, and this waveform return signal FDt,' is generated when the generation of the first half waveform of one waveform of the waveform data is completed. When the subsequent half waveform is generated, the signal becomes high level, and the series accumulator circuit 90 takes a value obtained by inverting the musical tone data plus or minus. Further, the sequence accumulation time #190 is supplied with a DA gate signal from the key adjuster circuit 30, and output control of musical tone data to the DA converter 100 is performed.
システムクロック発生器１０から、第１図の各回路３０
．４０．５０．６０．９０には、第２図に示すようなり
ロック信号等や、これらを分周したもの、論理和、論理
積をとったもの等が与えられており、各回路のタイミン
グコントロールが行われる。From the system clock generator 10 to each circuit 30 in FIG.
．． 40, 50, 60, and 90 are given lock signals, etc. as shown in Figure 2, their frequency divisions, logical sums, and logical products, etc., and are used to control the timing of each circuit. will be held.
＜ＲＯＭ２０＞
第３図はＲＯＭ２０の記憶内容を示すらので、このＲＯ
Ｍ２０は、「０」〜「１５」の１６個のバンクエリアに
分割され、各バンクエリアは′００００Ｈ（Ｈは１６進
値であることを示す記号）」〜「Ｆ Ｆ Ｆ Ｆ ＨＪ
の番地を有しており、バンクｒＯ」の「００００Ｈ」〜
「０ＦＦＦＨｊはＣＰＵ３００のＲＡＭ３０１、アサイ
メントメモリ３２０等の使用エリアであり、’１０００
＋」〜’ Ｉ Ｆ Ｆ Ｆ Ｈｊは後述するＭ Ｍ Ｕ
ラッチ３１０の使用エリアであり− ’２０００Ｍ１〜
ｒＦＦＦＦト１．には楽音信号を生成するための処理プ
ログラムが記憶されている。バンク「１」の、［０００
０ト１．〜ｒ３ＦＦＦ）Ｉユには、波形及びエンベロー
プの内容を選択決定するための音色データが１２８音色
分記憶されている。<ROM20> Figure 3 shows the memory contents of ROM20, so this ROM
M20 is divided into 16 bank areas from "0" to "15", and each bank area is divided into 16 bank areas from '0000H (H is a hexadecimal value)' to 'F F F F HJ
It has the address "0000H" of "Bank rO" ~
0FFFHj is the area used by the RAM 301 of the CPU 300, assignment memory 320, etc.
+''～' I F F F Hj is M M U which will be described later
This is the area where latch 310 is used - '2000M1~
rFFFFt1. A processing program for generating musical tone signals is stored in the memory. Bank “1”, [000
0t1. ~r3FFF) IU stores tone color data for 128 tones for selecting and determining the contents of the waveform and envelope.
バンクｒ１」の’ ４０００ Ｈｉ以降からバンク１１
５、の’ Ｆ Ｆ Ｆ Ｆ ＨＩまでは、各バンクごと
に】つの選択音色にて読み出される（Ａ）（Ｂ）２つの
波形データＲＤが同じアドレスに記憶されている。この
波形データＲＤは、正弦波、三角波、鋸（ｋ状波−矩形
波、ノイズ音波形等々やこれらをき成した波形のほか、
特定フォルマントに対応した複数の特定周波数帯域のス
ペクトルグループにχ・を応する各周波数成分を合成し
た複数種類の波形等であってもよいし、ループトップ、
ループエンド等を利用したＰＣＭ波形であってもよい、
音色データの記憶エリアは処理プログラムの記憶エリア
より、後述するＭＭＵアドレスデータ分だけずれた位置
にある。音色データは、バンクデータ、データ長信号デ
ータＤ８１６−系列データＧＲ−イニシャル周波数ナン
バデータ、ルーブトｙグデータ、ループエンドデータ、
エンベワーブデータよりなり、エンベロープデータは、
さらにフェーズレベルデータＰＬ、エンベロープ加減信
号データＥＤυ、シンアウトデータＴＨ、エンベロープ
スピードデータＥＳよりなっている。Bank 11 from '4000 Hi onwards of bank r1'
Up to ``FFFFFHI'' in step 5, two waveform data RD (A) and (B) are stored at the same address, which are read out with the selected timbres for each bank. This waveform data RD includes sine waves, triangular waves, sawtooth waves (k-shaped waves - rectangular waves, noise waveforms, etc.), and waveforms created from these.
It may be a plurality of types of waveforms that synthesize each frequency component corresponding to a plurality of specific frequency band spectral groups corresponding to a specific formant, or a loop top,
It may be a PCM waveform using a loop end, etc.
The timbre data storage area is located at a position offset from the processing program storage area by MMU address data, which will be described later. The timbre data includes bank data, data length signal data D816-series data GR-initial frequency number data, ruby data, loop end data,
Consists of envelope data, envelope data is
It further includes phase level data PL, envelope adjustment signal data EDυ, thin-out data TH, and envelope speed data ES.
バンクデータは、１５種類の波形データＲＤのうちの１
つを選択指定するためのもので、１′ジのチャンネルに
割り当てられる１つの音色につき、（Ａ）（Ｂ）２つの
波形が選択され、データ長信号Ｄ８１６は、上述したよ
うに波形データＲＤが８ビツトのサンプル値２つよりな
るか、１０ビツトのサンプル値と６とｌトの差分データ
よりなるかの区別を示すもので、系列データＧＲＯ，］
も上述したように、上記乗算後の楽音データＳＴを４つ
のいずれの楽音生成系に割り当てるかを示すらのである
。Bank data is one of 15 types of waveform data RD.
For each tone assigned to channel 1', two waveforms (A) and (B) are selected, and the data length signal D816 has the waveform data RD as described above. This indicates whether the data consists of two 8-bit sample values or a 10-bit sample value and the difference data of 6 and 1 bits, and the series data GRO,]
As mentioned above, this also indicates which of the four musical tone generation systems the musical tone data ST after the multiplication is to be assigned to.
イニシャル周波数ナンバデータは、第８図に示すように
、周波数ナンバスピードデータＦＳを順次累１して波形
データＲＤを読み出していくにあたってのスタート時点
の周波数ナンバ累算値を示し、ループエンドデータは、
周波数ナンバスピ−ｉくデータＦＳの累算を加算方向か
ら減算方向へ折り返す地点の周波数ナンバ累算（！ＦＡ
を示し、ルーブトフグデータは、周波数ナンバスピード
データＦＳｆ）累算方向を減算方向から加算方向へ折り
返す地点の周′／ｊｌ′ｆ１．ナンバ累算（ｉＦｆＦＡ
を示し、第８図に示すようにループトップとループエン
ドとの間で周波数ナンバ累算値ＦＡをループ変化させる
ことにより、半波形分の波形データを連続した波形の状
態で読み出して行くことかできる。As shown in FIG. 8, the initial frequency number data indicates the cumulative value of the frequency number at the start point when reading out the waveform data RD by sequentially accumulating the frequency number speed data FS, and the loop end data is:
Frequency Number Accumulation (!FA
The rubutofugu data is the frequency number speed data FSf) the circumference of the point where the accumulation direction is turned from the subtraction direction to the addition direction '/jl'f1. Number accumulation (iFfFA
By changing the frequency number cumulative value FA in a loop between the loop top and the loop end as shown in FIG. 8, half the waveform worth of waveform data can be read out in a continuous waveform state. can.
なお第８図の波形折返し信号ＰＤＵは、周波数ナンバ累
ｎｌｉ！ＦＡの最上位ビットデータであり、波形データ
の一波長のうち前半の半波長の生成が終わって、後半の
半波長の生成にはいるときハイレベルとなるものであっ
て、この信号ＦＤＵに基づいて周波数ナンバ累算値ＦＡ
の加減演算切換と、波形データ（楽音データ）のサンプ
ル値（振幅値）のプラスマイナス切換が行われる。Note that the waveform return signal PDU in FIG. 8 has a frequency number nli! This is the most significant bit data of the FA, which becomes high level when the generation of the first half wavelength of one wavelength of the waveform data is completed and the generation of the second half wavelength begins. Based on this signal FDU, Frequency number cumulative value FA
Addition/subtraction calculations are switched, and sample values (amplitude values) of waveform data (musical tone data) are switched between plus and minus.
エンベロープデータの中のエンベロープレベルデータＢ
Ｌは第２４図に示すように、エンベロープ波形のアック
、デイケイ、サスティン、リリースの最終地点における
エンベロープ累算値を示し、エンベロープ加減信号デー
タＥＣＵは、エンベロープ累算値ＥＡを加算していくの
か、減算していくのかを示すものである。またエンベロ
ープデータのエンベロープスピードデータＥＳは、エン
ベロープ累算＠ＥＡの加減速度を示すデータで、この値
か大きいほどエンベロープ波形の傾きが大きくなる。エ
ンベロープスピードデータＥＳとエンベロープレベルデ
ータＥＬとは、キーボード１のキーの押鍵速度、又は押
鍵圧力に応じたキーランチデータに応じて決定される。Envelope level data B in envelope data
As shown in FIG. 24, L indicates the envelope cumulative value at the final point of the envelope waveform's acknowledgment, decay, sustain, and release, and the envelope addition/subtraction signal data ECU adds the envelope cumulative value EA. This indicates whether the subtraction is to be performed. Further, the envelope speed data ES of the envelope data is data indicating the acceleration/deceleration of the envelope accumulation @EA, and the larger this value is, the greater the slope of the envelope waveform becomes. The envelope speed data ES and the envelope level data EL are determined according to key launch data corresponding to the key press speed or key press pressure of the keys on the keyboard 1.
エンベロープの中のシンアウトデータＴＨは、エンベロ
ープ累算値ＥＡの累算システムへのエンベロープ累算値
ＥＡの取り入れラッチの間引き率を示すデータであり、
本来のエンベロープ累算値ＥＡの収り入れランチは、繰
り返し行われる全チャンネル分のタイムスロットに１回
行なわれる。The thin-out data TH in the envelope is data indicating the thinning rate of the latch for introducing the envelope accumulated value EA into the accumulation system of the envelope accumulated value EA,
The original envelope cumulative value EA is collected once in every repeated time slot for all channels.
このデータが「１１Ｊのとき間引きはなく、「１０、の
とき４回に１回取り入れ、「０１」のとき１６回に１回
取り入れ、′００」のとき６４回に１回取り入れる。０
．１は２値論理レベルのｌＯＷ状態、ｈｉｇｈ状態を示
すものである。このシンアウト（取り入れラッチ間引き
）により、同じエンベロープスピードデータでもエンベ
ロープのスピードを等倍、４倍、１６倍、６４倍に変化
させることができる。このシンアウトデータＴＨらキー
ボード１のキーの押鍵速度、又は押鍵圧力に応じたキー
ランチデータに応じて変１ヒさせても良い。When this data is ``11J'', there is no thinning, when it is ``10'' it is taken in once every 4 times, when it is ``01'' it is taken in once every 16 times, and when it is '00'' it is taken in once every 64 times. 0
．． 1 indicates a binary logic level lOW state or high state. This thinning out (intake latch thinning) allows the envelope speed to be changed to 1x, 4x, 16x, and 64x even with the same envelope speed data. The thin-out data TH may be changed depending on the key press speed of the keys on the keyboard 1 or the key launch data corresponding to the key press pressure.
このようにＲＯＭ２０には、楽音を生成放音するための
処理プログラムと、楽音の内容を表わす楽音データとが
記憶されているので、プログラムとデータを記憶するメ
モリが１つで済み、その弁回路構成を簡易なものとする
ことができる。In this way, the ROM 20 stores a processing program for generating and emitting musical tones and musical tone data representing the contents of musical tones, so only one memory is required to store the program and data, and the valve circuit The configuration can be simplified.
くキーアサイナ回路３０〉
第４図は、キーアサイナ回路３０を示すもので、ＣＰＵ
３００は与えられるマスタクロック信号φ（ＣＫ２＞が
−ハイレベルのときのみ動作可能なしので、第２図下方
に示すように、ＣＰＵ３００のデータバスライン及びア
ドレスバスラインには、マスタクロック信号ＣＫ２がハ
イレベルｒｌｊのとき、ＣＰＵ３００に関するデータが
流れ、ローレベル１０．のとき、ＣＰＵ３００に無量（
系なデータが流れる。Key Assigner Circuit 30> FIG. 4 shows the key assigner circuit 30.
300 is operable only when the applied master clock signal φ(CK2> is -high level). Therefore, as shown in the lower part of FIG. When the level is rlj, data related to the CPU 300 flows, and when the low level is 10.
Systematic data flows.
＜ ＲＯＭアドレス制御回路３１）
このＣＰＵ３００からのＲＯＭ２０や各種メモリのアク
セス用のアドレスデータＣＡＯ〜１５は１６とットデー
タであるが、最下位ビットを除く下位１１ビツトＣＡＬ
〜１１はセレクタ３１３に与えられる。また、上位４ビ
ツトＣＡｌ２〜１５は上位にｒｏｏｏＯＪの４とットデ
ータが付加されて、セレクタ３１２のＢ入力を通して上
記下位１１ビツトＣＡＬ〜１１とともに１９ビツトのア
ドレスデータとしてセレクタ３１３を介してＲＯＮ１２
０に与えられ、主に処理プログラムの読み出しか行われ
る。またＣＰＵ３００が処理１０グラム以外の音色デー
タやその他データを読み出す時には−ＣＰＵ３００より
８ビツトのＭ Ｍ Ｕアドレスデータがデータバスライ
ンを通じて出力され、これがＭ Ｍ Ｕランチ３１０を
介して上記セレクタ３１２を通じ、上述の下位１１ビツ
トＣＡＬ〜１１に付加されて、セレクタ３１３を介しＲ
ＯＭ２Ｃに与えられる。<ROM address control circuit 31) The address data CAO-15 for accessing the ROM 20 and various memories from this CPU 300 is 16-bit data, but the lower 11 bits excluding the least significant bit are CAL.
.about.11 is given to the selector 313. Furthermore, the upper 4 bits CAL2 to 15 have the 4-bit data of roooOJ added to their upper positions, and are sent to the RON12 via the selector 313 as 19-bit address data together with the lower 11 bits CAL to 11 through the B input of the selector 312.
0, and only the processing program is read. Furthermore, when the CPU 300 reads tone data or other data other than the processed 10 grams, the CPU 300 outputs 8-bit MMU address data through the data bus line, and this is sent via the MMU launch 310 to the selector 312 as described above. is added to the lower 11 bits CAL~11 of
given to OM2C.
このアドレスデータの切り換え状態を示したのが、第５
図であり、ＲＯＭ ２０のアドレスデータは１９ピント
であるにもかかわらず、ＣＰＵ３００のアドレスデータ
は１６ビツトであるため、’ｏｏｏｏユの付加や、ＭＭ
Ｕアドレスデータの付加か行われる。The fifth figure shows the switching state of this address data.
Although the address data of the ROM 20 is 19 bits, the address data of the CPU 300 is 16 bits.
U address data is added.
こうして、Ｍ Ｍ Ｕアドレスを付加するか、［０００
０、を］寸加するかで、プログラムの読み出しと音色デ
ータの読み出しか簡単に切り換えられし、ＣＰ Ｕ ３
００の読出アドレスデータがＲＯＭ ２０の読出アドレ
スデータより少ないピント数でも、ＲＯＭ２０の全領域
の読み出しを行うことができる。Thus, either add the M M U address or [000
By adding [0,]], you can easily switch between reading the program and reading the tone data, and the CPU 3
Even if the read address data of 00 has a smaller number of focuses than the read address data of the ROM 20, the entire area of the ROM 20 can be read.
従って、ＲＯＭ２０のバンク「０」はＣＰＵ３００がＭ
ＭＵラッチ３１０を使わずに直接アクセスできるので、
ＣＰＵ３００専用の処理プログラム等が記憶されるので
ある。また、ＣＰＵ３００が、例えばバンク［１」の’
３５２４ＨＪ番地をアクセスするには、ＭＭＵラッチ３
１０に「１３ＨＪをセットし、ＣＰＵ３００のアドレス
データとして’１５２４ＨＪをセットすれば、合成アド
レスデータは、’１３５２４ＨＪどなって、バンクｒｌ
、の’３５２４ＨＪ番地がアクセスされることになる。Therefore, bank "0" of ROM20 is set to M
Since it can be accessed directly without using the MU latch 310,
Processing programs dedicated to the CPU 300 and the like are stored. Further, the CPU 300 may, for example,
To access address 3524HJ, MMU latch 3
10, and set '1524HJ as the address data of the CPU 300, the composite address data will be '13524HJ' and the bank rl
, address '3524HJ' will be accessed.
この場合ＣＰＵ３００のアドレスデータ’１５２４１−
１３の最上位４ビツトの「ＩＨ」は、セレクタ３１２で
キャンセルされる。In this case, the address data of the CPU 300 is '15241-
The most significant 4 bits of “IH” of No. 13 are canceled by the selector 312.
上記上位４ビツトデータＣＡｌ２〜１５はコンパレータ
３１１にも与えられており、このコンパレータ３１１に
は４ビツトのｆ （ｘ＞データら与えられており、両デ
ータが一致しない時、「００００ｊと上位４ビツトアド
レスデータＣＡｌ２〜１５の方が選択される。また両デ
ータが一致した時、一致１１号がコンパレータ３１１か
ら上記セレクタ３１２に与えられて、Ｍ ５１ Ｕう・
１チ３１０の方が選択される。従って上位４ビツトのア
ドレスデータＣＡｌ２〜１５がｆ （Ｘ）データに一致
していない時に、ＣＰＵ３００の処理１０グラム等の読
み出しが行われ、一致した時は音色データ等が読み出さ
れる。このｆ （ｘ）データはＣＰＵ３００によって選
択設定してらよいし、予め固定された値でしよい、この
ｆ （ｘ）を’ｌＨｊに固定ｔ ルト、ＲＡＭ２０の／
＜ンク’０３０’）’１０００■１〜’ＬＦＦＦ）（Ｊ
のＭ ＭｔＪラッチ３１０用のエリアがアクセスされ、
ｆ （ｘ）を「ＯＨ」に固定すると、ＲＡＭ２０のバン
ク「０」の「００００ＨＪ〜’ ＯＦ Ｆ Ｆ Ｈ；の
エリアがアクセスされることとなる。The above-mentioned upper 4-bit data CAl2-15 are also given to the comparator 311, and this comparator 311 is given 4-bit f (x> data), and when the two data do not match, "0000j and the upper 4 bits Address data CAl2 to CAl15 is selected. Also, when both data match, match No. 11 is given from the comparator 311 to the selector 312, and the M 51 U...
1chi 310 is selected. Therefore, when the upper 4 bits of address data CAl2-15 do not match the f(X) data, the processing 10 grams etc. of the CPU 300 are read out, and when they match, the timbre data etc. are read out. This f (x) data may be selectively set by the CPU 300 or may be a pre-fixed value.
<Nk'030')'1000■1~'LFFF)(J
The area for the M MtJ latch 310 is accessed,
If f (x) is fixed to "OH", the area "0000HJ~'OF F FH;" of bank "0" of the RAM 20 will be accessed.
上記セレクタ３１３には、後述するアサイメントメモリ
３２０よりＣＰＵ３００によって二えみ出されたバンク
データと周波数ナンバ累算器４ｏがらの周波数ナンバ累
Ｘ値ＦＡ１２〜２６も与えられ、このセレクタ３１３を
介してＲＯＭ ２０に与えられ、対応するバンクの波形
データＲＤが読み出される。セレクタ３１３における、
データセレクト均油は一上記システムクロンク発生器１
ｏがらのクロック信号ＣＫ２によって行われ、第２図下
方に示すように、処理プログラムの読み出しと波形デー
タＲＤのサンプル値との読み出しが切り換えられる。こ
のうち、処理プログラムの読み出しのタイミングにおい
ては、上記ｆ （ｘ）データに基づいて、処理１０グラ
ムの読み出しと音色データの読み出しが切り換えられる
。そして、これらの読出処理が１６チヤンネル分繰返し
行われて行く。The selector 313 is also given bank data retrieved by the CPU 300 from an assignment memory 320 (described later) and accumulated frequency number X values FA12 to FA26 from the frequency number accumulator 4o. 20, and the waveform data RD of the corresponding bank is read out. In the selector 313,
Data select oil equalization is 1 above system clock generator 1
The reading of the processing program and the reading of the sample value of the waveform data RD are switched as shown in the lower part of FIG. Among these, at the timing of reading the processing program, the reading of the processing 10 grams and the reading of the timbre data are switched based on the f (x) data. Then, these readout processes are repeated for 16 channels.
ＲＯＭ２０より読み出されるデータのうち、波形データ
ＲＤはそのまま波形データ伸長補間回路５０へ送られ、
処理プログラムや音色データは、８ビツトデータずつに
２分割され、セレクタ３１４を介してＣＰＵ３００に送
られたり、ゲートバッファ３２３を介してアサイメント
メモリ３２０に送られたりする。セレクタ３１４におけ
る、データセレクト切１＠は、上記ＣＰＵ３００からの
アドレスデータＣＡの最下位ビットＣＡＯに基づいて行
われる。Among the data read from the ROM 20, the waveform data RD is sent as is to the waveform data expansion interpolation circuit 50,
The processing program and tone color data are divided into two pieces of 8-bit data and sent to the CPU 300 via the selector 314 or to the assignment memory 320 via the gate buffer 323. The data select OFF 1@ in the selector 314 is performed based on the least significant bit CAO of the address data CA from the CPU 300.
これにより−ＣＰｔ、’３００の処理速度に追随してｎ
０ｓＩ２０からのデータ取り込みが行われる。As a result, -CPt follows the processing speed of '300 and n
Data is taken in from 0sI20.
また、ＣＰＵ３００のデータバスラインのビット数に対
しＲＯＭ２０からの読み出しデータのビット数が多くて
も、スムーズにデータ処理を行うことかできる。Further, even if the number of bits of data read from the ROM 20 is greater than the number of bits of the data bus line of the CPU 300, data processing can be performed smoothly.
（アサイメントメモリ回路３２）
第６図は、アサイメントメモリ回８３２のアサイメント
メモリ３２０の記憶内容を示すもので、アサイメントメ
モリ３２０は、１６チヤンネル分の音色データのメモリ
エリアが形成されており、各チャンネルエリアにＲＯ’
Ｌ１２０からの音色データがセットされる。この場合、
セットされる音色データのうちエンベローブデータはＥ
ＧＯ〜１５の各エンベロープグループエリアにセットさ
れ、それ以外のデータはＣＨＯ〜１５の各チャンネルエ
リアに分けてセットされる。ＣＨＯ〜１５にセヅトされ
るデータは、バンクデータ（Ａ）（Ｂ）、エンベロープ
グループデータ（Ａ＞ （Ｂ１周波数ナンバスピード
データＦＳ、キーオン信号データーデータ＆信号データ
Ｄ８１６−系列データＧＲ、イニシャル周波数ナンバデ
ータ、ループトップデータ、ループエンドデータよりな
っており、このうち周波数ナンバスピードデータＦＳ、
キーオン信号データ、エンベロープグループデータ（Ａ
＞（Ｂ＞以外のデータについては、ＲＯＭ ２０の記憶
内容のところで説明したとおりである。(Assignment Memory Circuit 32) FIG. 6 shows the stored contents of the assignment memory 320 of the assignment memory circuit 832. The assignment memory 320 has a memory area for tone data for 16 channels. , RO' in each channel area
Tone color data from L120 is set. in this case,
Of the tone data to be set, the envelope data is E
It is set in each envelope group area of GO~15, and other data is set separately in each channel area of CHO~15. The data set to CHO~15 are bank data (A) (B), envelope group data (A> (B1 frequency number speed data FS, key-on signal data data & signal data D816-series data GR, initial frequency number data , loop top data, and loop end data, among which frequency number speed data FS,
Key-on signal data, envelope group data (A
> (Data other than B> is as explained in the section about the storage contents of the ROM 20.
周波数ナンバスピードデータＦＳは、キーボード１の操
作キーの音高に応じたデータで波形データＲＤの読出ア
ドレスデータの累算ステップ値として用いられる。キー
オン信号データは、現在キーオン中であることを示すデ
ータで、キーオンで’１．、−’？−オフで「０」とな
る、エンベロープグループデータ（Ａ＞ （Ｂ）は、
当該チャンネルエリアの音色に応じたエンベロープデー
タの記憶されているエンベロープグループエリアＥＧＯ
〜１５のアドレスを示すデータであり、１つのチャンネ
ルに割り当てられる音色は２つの楽音よりなるものであ
るため、（Ａ）（Ｂ）と２つ存在することになる。これ
に応じて、波形データＲＤも２つ存在するため−バンク
データも（Ａ）（Ｂ）’２つの存在することになる。Ｅ
ＧＯ〜１５にセットされるエンベロープデータについて
も上述ＲＯＭ２０の記憶内容の説明のところで説明した
とおりである。The frequency number speed data FS is data corresponding to the pitch of the operation keys of the keyboard 1 and is used as the cumulative step value of the read address data of the waveform data RD. The key-on signal data is data indicating that the key is currently on, and is '1' when the key is on. ,−'? -Envelope group data (A> (B) which becomes “0” when off is
Envelope group area EGO where envelope data corresponding to the tone of the relevant channel area is stored.
This data indicates an address of 15, and since the tone assigned to one channel consists of two musical tones, there are two tones (A) and (B). Correspondingly, since there are two waveform data RD, there are also two bank data (A) and (B)'. E
The envelope data set in GO-15 is also as explained in the explanation of the storage contents of the ROM 20 above.
上記周波数ナンバスピードデータＦＳは、（Ａ）（Ｂ）
２つの楽音について共用され、キーボード１の１つの操
作キーに応じて（Ａ）（Ｂ）２つの楽音が合成出力され
ることになる４この（Ａ）（Ｂ）２つの楽音は、バンク
データ又はエンベロープグループデータが異なるため、
異なる音色の楽音となっており、また別々にエンベロー
プ制御ら行われることになる。これら、バンクデータ、
エンベロープグループデータの選択は、上述した音色ス
イッチ２の各スイッチの切換選択によってその組み合わ
せが任意に切り換えられるが、圧力上ンサ３からのタッ
チデータＴｏの大きさ、ボリュームつまみ７、テンポつ
まみ８からのボリュームデータ、テンポデータの変化、
リズムキー５、エフェクトキー６の各キーの切換選択に
よっても、田り捻えられるーこの温合−バンクデーター
エンベロープグループデータ以外に、イニシャル周波数
ナンバデータ、ループドッグデータ、ループエンドデー
タを切り換えることにより、音色内容を変化させてもよ
い、また、１つの操作キーで合成出力される楽音は（Ａ
）（Ｂ）の２つだけでなく、これ以上でもよい。The above frequency number speed data FS is (A) (B)
These two musical tones (A) and (B) will be synthesized and output in response to one operation key on the keyboard 1. These two musical tones (A) and (B) are stored in bank data or Because the envelope group data is different,
The musical tones have different tones, and are controlled by separate envelopes. These, bank data,
The combination of envelope group data can be arbitrarily switched by selecting each switch of the tone switch 2 mentioned above, but the combination can be changed arbitrarily by selecting the switches of the tone switch 2 described above. Changes in volume data and tempo data,
You can also twist the rhythm key 5 and effect key 6 by switching each key.In addition to bank data and envelope group data, you can also switch the initial frequency number data, loop dog data, and loop end data. , the timbre content may be changed, and the musical tone synthesized and output by one operation key is (A
) (B) or more.
このアサイメントメモリ３２０より読み出されたデータ
はＡＭＣアサイメントメモリ）バスを介して周波数ナン
バ累算器４０やエンベロープ発生器６０等へ送出された
り、ゲートバンファ３２２を介してＣＰＵ３００に与え
られる。また４ビツトのエンベロープグループデータ（
Ａ）（Ｂ）については、ラッチ３２４を介し、エンベロ
ープ発生器６０からのフェーズデータＰＡが２ビツト下
位に付加され、「１」が１ビツト上位に付加されて計７
ピントとなり、セレクタ３２１を介し、再びアサイメン
トメモリ３２０に与えられ、対応するエンベロープのエ
ンベロールベルデータＥＬ、シンアウトデータＴＨ、エ
ンベロープスピードデータＥ Ｓｔ、；が読み出されて
エンベロープ発生器６０に送られる。このセレクタ３２
１を介してシステムクロック発生器１０からのクロック
信号ＣＫの集合である読出アドレスデータらアサイメン
トメモリ３２０に与えられるほか、ＣＰＵ３００からの
アクセスアドレスデータら与えられる。The data read from the assignment memory 320 is sent to the frequency number accumulator 40, envelope generator 60, etc. via the AMC assignment memory bus, or is given to the CPU 300 via the gate buffer 322. Additionally, 4-bit envelope group data (
Regarding A) and (B), the phase data PA from the envelope generator 60 is added to the lower 2 bits through the latch 324, and "1" is added to the higher 1 bit, resulting in a total of 7 bits.
The focus is focused, and the envelope bell data EL, thin-out data TH, envelope speed data E St, ; of the corresponding envelope are read out and sent to the envelope generator 60. It will be done. This selector 32
1, read address data which is a set of clock signals CK from the system clock generator 10 is applied to the assignment memory 320, and access address data from the CPU 300 is also applied.
これらのアドレスデータの切換状態を示したのが第２図
数丁段のタイムチャートであり、クロック信号群ＣＫに
基づいたバンクデータ（Ａ）（、Ｂ）とエンベロープグ
ループデータ（、ｌ （Ｂ）、これに続いて周波数ナ
ンバスピードデータＦＳの読み出しの陵、上記エンベロ
ープグループデータ（Ａ＞とフェースデータＰＡに基づ
いたエンベロープスピードデータ（Ａ）ＥＳとエンベロ
ールベルデータ（Ａ＞ＥＬの読み出しが行われ、この（
＆ ＣＰＵ ３００のアクセスが行われる。そして同じ
くクロック信号群ＣＫに基づいたイニシャル周波数ナン
バ、キーオン、データ長信号データＤ８１６、系列デー
タＧＲの各データと、これに続いてループトップデータ
、ループエンドデータとが読み出され、上記エンベロー
プグループデータ（Ｂ）とフェーズデータＰＡに基づい
たエンベローゲスピードデータ（Ｂ）ＥＳとエンベロー
ルベルデータ（Ｂ）ＥＬの読み出しが行われ、このｆ＆
ｃＰＵ３００のアクセスが行われる。そしてこれらのア
クセス処理が１６チヤンネル分繰り返し行われていく。The switching state of these address data is shown in the time chart of several stages in Figure 2, which shows bank data (A) (,B) based on the clock signal group CK and envelope group data (,l (B)). Following this, the frequency number speed data FS is read out, the envelope speed data (A) ES based on the envelope group data (A> and the face data PA), and the envelope bell data (A>EL) are read out. ,this(
& CPU 300 accesses. Then, the initial frequency number, key-on, data length signal data D816, and series data GR based on the clock signal group CK are read out, followed by loop top data and loop end data, and the envelope group data is read out. (B) and the envelope speed data (B) ES and envelope speed data (B) EL based on the phase data PA are read out, and this f&
The cPU 300 is accessed. These access processes are repeated for 16 channels.
この場合、読出アドレスデータとして用いられるクロッ
ク信号１ｉ￥ＣＫは第２図のＣＫＩ〜ＣＫなどが用いら
れる。セレクタ３２１における各アドレスデータのセレ
クトはシステムクロック発生器１０からのクロック信号
ＣＫＩ、ＣＫ２に基づいて行われ、［００］ 「０１１
のタイミングで、クロック信号群ＣＫが選択され、［１
０」でラッチ３２４からのエンベロープグループデータ
と）ニーズデータＰＡが選択され、「１１」でＣＰＵ３
００からのアドレスデータが選択される。In this case, as the clock signal 1i\CK used as read address data, CKI to CK in FIG. 2 are used. The selection of each address data in the selector 321 is performed based on the clock signals CKI and CK2 from the system clock generator 10.
The clock signal group CK is selected at the timing of [1
0" selects the envelope group data from the latch 324 and needs data PA; "11" selects the CPU 3
Address data starting from 00 is selected.
ＲＡＭ３０１には、各種中間処理データがメモリされ、
タイマ３０２は、ＣＰＵ３００が設定した周期でインタ
ラブド信号をＣＰＵ３００に与え、リセット回路３０３
は電源投入時にＣＰＵ３００とアウトプントラッチ３０
４にリセットをかけるらのである。アウトプットラッチ
３０４．３０６には音色スイッチ２、キーボード１のサ
ンプリングアドレスが一時セ・ソトされ、インプットバ
ッファ３０５．３０７には、そのサンプリング結果が入
力される。上記アウトプットラッチ３０４のサンプリン
グデータのうち１ビツトのみ上記Ｄ−Ａ変１変器０器０
のゲート信号として用いられる。Various intermediate processing data are stored in the RAM 301.
The timer 302 provides an interwoven signal to the CPU 300 at a cycle set by the CPU 300, and resets the reset circuit 303.
When the power is turned on, the CPU 300 and output latch 30
It is necessary to reset it to 4. The sampling addresses of the tone switch 2 and the keyboard 1 are temporarily set to the output latches 304 and 306, and the sampling results are input to the input buffers 305 and 307. Only 1 bit of the sampling data of the output latch 304 is the DA transformer 1 transformer 0 transformer 0.
used as a gate signal.
く周波数ナンバ累算器４０＞
第７１７１は、周波数ナンバ累算器４０を示すもので、
上記アサイメントメモリ回路３２からの周波数ナンバス
ピードデータＦＳは、ラッチ４０４を介し−イクスクル
シブオアゲート群４０５を介して、アダー４０７で、そ
れまでの周波数ナンバ累３Ｅ＠ＦＡに累算され、上位８
ピントＦＡ１９〜２６はセレクタ４１３を介し、下位１
９ビツトＦＡ０〜１８はイクスクルシプオアゲート群４
１４を介し、ラッチ群４１５、セレクタ４１６を介して
、上記周波数ナンバ累算値ＦＡとして再びアダー４０７
に与えちれる−これにより一周波数ナンバ累算値ＦＡが
周波数ナンバスピードデータＦＳの大きさに応じた速度
で累算され、この累Ｘ１ｉｉＦＡはうｙチ４１８を介し
、上位の整数部分にあたる１５ビツトＦＡＩ２〜２６が
上記ＲＯＭアドレス制御回路３１に送られ、波形データ
ＲＤの読み出しが行われる。また小数部分の上位３ビツ
トＦＡ９〜１１と最上位ビットの波形折返し信号ＦＤＵ
は、上記波形データ伸長′４間回路５０へ送られて、波
形データＲＤのサンプル値の伸長と補間に用いられる。Frequency number accumulator 40> No. 7171 indicates the frequency number accumulator 40,
The frequency number speed data FS from the assignment memory circuit 32 is accumulated through the latch 404 and the exclusive OR gate group 405 to the previous frequency number 3E@FA in the adder 407.
The focus FAs 19 to 26 are assigned to the lower 1 via the selector 413.
9-bit FA0-18 is exclusive or gate group 4
14, the latch group 415, and the selector 416, the adder 407 is output again as the frequency number cumulative value FA.
- As a result, one frequency number accumulated value FA is accumulated at a speed corresponding to the size of frequency number speed data FS, and this accumulated value FAI2-26 are sent to the ROM address control circuit 31, and the waveform data RD is read out. In addition, the upper 3 bits of the decimal part FA9 to FA11 and the waveform return signal FDU of the most significant bit
is sent to the waveform data expansion circuit 50 and used for expansion and interpolation of sample values of waveform data RD.
このような周波数ナンバ累算値ＦＡの内容を示したのが
第９図であり、周波数ナンバ累算値ＦＡは全部で２８ビ
ツトのデータであり、最上位ビットは波形折返し信号Ｆ
ＤＵで、次の８ビツトＦＡ１９〜２６はコンパレートビ
ットで、後述するループエンド、ループトップに到達し
たか否かの対比に用いられ、さらに次の７ビツトＦＡ１
２〜１８が整数部分、最後の１２とントＦＡＯ〜１１が
小数部分となっている。このような周波数ナンバスピー
ドデータＦＳは−ＣＩＩ Ｏ〜１５の１６チヤンネル分
、周波数ナンバ累算器４０で累算され、各チャンネルの
周波数ナンバ累Ｘ＠ＦＡは上記ラッチ群４１５にメモリ
されている。このラッチ群４１５は１６ｇのラッチより
なり、周波数ナンバスピードデータの累算の行われるう
・ソチはクロック信号ＣＫ３のタイミングで切り換えら
れていき、ラッチからの読出はクロｙり信号ＣＫ ３の
一周期の間のタイミングで行われ、ランチへの書込はク
ロ・ｌり信号ＣＫ３の後半の最後のタイミングで行われ
る。このうｌチ群４１５の各ラッチには（Ａ）（Ｂ）２
つの楽音成分につき、同じ読み出しアト゛レス（同じ周
波数ナンバ累算値ＦＡ１２〜ＦＡ２６）がセットされる
。音色の違いは１記バンクデータ（Ａ＋（Ｂ）の違いに
基づいている。FIG. 9 shows the contents of such frequency number cumulative value FA. The frequency number cumulative value FA is 28 bits of data in total, and the most significant bit is the waveform return signal F.
In DU, the next 8 bits FA19 to FA26 are comparator bits, which are used to compare whether or not the loop end and loop top, which will be described later, have been reached, and the next 7 bits FA1
2 to 18 are the integer part, and the last 12 and FAO to 11 are the decimal part. Such frequency number speed data FS is accumulated by the frequency number accumulator 40 for 16 channels of -CII O to 15, and the accumulated frequency number X@FA of each channel is stored in the latch group 415. This latch group 415 is made up of 16g latches, and the frequency number and speed data are accumulated at the timing of the clock signal CK3, and the timing is switched at the timing of the clock signal CK3, and reading from the latches is performed in one cycle of the clock signal CK3. Writing to the launch is performed at the last timing in the second half of the black/low signal CK3. Each latch of this first group 415 has (A) (B) 2
The same readout address (the same frequency number cumulative value FA12 to FA26) is set for each musical tone component. The difference in tone is based on the difference in bank data (A+(B)).
また、アサイメントメモリ回路３２からの８ビツトイニ
シャル周波数ナンバは、ラッチ４０６を介しセレクタ４
１６にて、上位に１ビツトの「０゜下位に１９ビツトの
「００・・・０」が付加されて、周波数ナンバ累算値Ｆ
Ａと同じ２８とットデータとしてセレクトされる。この
セレクタ４１６におけるセレクト信号は、エンベロープ
発生器６０からのキーオンタイミングに出力されるオン
イベント信号が用いられ、第８図に示すように、キーオ
ンタイミングから、このイニシャル周波数ナンバに対し
、順次周波数ナンバスピードデータＦＳが累算されてい
く。Furthermore, the 8-bit initial frequency number from the assignment memory circuit 32 is transferred to the selector 4 via a latch 406.
At step 16, 1 bit "0°" is added to the upper part, and 19 bits "00...0" are added to the lower part, resulting in the frequency number cumulative value F.
It is selected as the same 28-bit data as A. The select signal in the selector 416 is an on-event signal output from the envelope generator 60 at the key-on timing, and as shown in FIG. Data FS is accumulated.
さらに、アサイメントメモリ回路３２からのループエン
ドデータ、ループトップデータは、ラッチ４０２を介し
、セレクタ４０３でループエンド、ループトップいずれ
かが選択され、コンパレータ４０９に与えられるととも
に、セレクタ４１３にも与えられる。コンパレータ４０
９では、周波数ナンバ累算値ＦＡの上位８ビツトコンパ
レートビツトＦＡ１９〜２６との比較が行われ、周波数
ナンバ累算値ＦＡがループエンドとループトップの間の
範囲を越えたとき、セレクタ４１０よりオーバラン信号
ＦＣＰが出力され、オアゲート４１１を介し、上記イク
スクルシブオアゲート群４１４及びセレクタ４１３に与
えられ、ループエンドデータ又はループＩ・ツブデータ
が周波数ナンバ累算匝Ｆ Ａの上位のコンパレートビッ
トＦＡ１９〜２６に代わって、新たなデータとして取り
込まれる。Further, the loop end data and loop top data from the assignment memory circuit 32 are passed through a latch 402 and a selector 403 selects either the loop end or the loop top, and is applied to a comparator 409 and also to a selector 413. . Comparator 40
At step 9, the frequency number accumulated value FA is compared with the upper 8 bits FA19 to FA26, and when the frequency number accumulated value FA exceeds the range between the loop end and the loop top, the selector 410 An overrun signal FCP is outputted and given to the exclusive OR gate group 414 and the selector 413 via the OR gate 411, and the loop end data or loop I/tub data is outputted to the upper comparator bits FA19 to FA of the frequency number cumulative value FA. 26, and is imported as new data.
このとき、イクスクルシブオアゲート群４１４では、そ
れまでの周波数ナンバ累算値ＦＡの整数部分及び小数部
分の値がプラスマイナス反転されるが、これは波形デー
タＲＤの読出方向をループエンド又はループトップで反
転させるにあたって、それまでの周波数ナンバ累Ｘ値Ｆ
Ａの端数をプラスマイナス反転した状態でそのまま使い
、波形データＲＤの反転読み出しに整合性をもたせるた
めのらのである。At this time, in the exclusive OR gate group 414, the values of the integer part and the decimal part of the frequency number accumulated value FA up to that point are inverted plus or minus, but this means that the reading direction of the waveform data RD is set to the loop end or the loop top. When reversing the frequency number, the cumulative X value F
This is because the fraction of A is used as it is in a plus/minus inverted state to ensure consistency in the inverted readout of the waveform data RD.
上記オーバラン信号ＦＣＰは、イクスクルシブオアゲー
ト４１２にも与えられて、周波数ナンバ累算値ＦＡの最
上位ビットである波形折返し信号ＦＤＵを反転させ、こ
れによりイクスクルシブオアゲート群４０５における周
波数ナンバスピードデータＦＳの値がプラスマイナス反
転され、アダー４０７における周波数ナンバ累Ｘ値ＦＡ
の累算方向が加減切り換えされる。このような周波数ナ
ンバスピードデータＦＳの加減切換による半波形ごとの
ループ再生の状態を示したのが第８図である。The overrun signal FCP is also applied to the exclusive OR gate 412 and inverts the waveform folding signal FDU, which is the most significant bit of the frequency number accumulated value FA, thereby causing the frequency number speed data in the exclusive OR gate group 405. The value of FS is plus/minus inverted, and the frequency number cumulative X value FA in the adder 407 is
The direction of accumulation is switched to increase or decrease. FIG. 8 shows the state of loop reproduction for each half waveform by switching the frequency number speed data FS.
上記波形折返し信号ＦＤＵは、セレクタ４０３．４１０
にセレクト信号として与えられ、周波数ナンバスピード
データＦＳの加算時にはループエンドデータとＡ＜Ｂ検
出信号の方が選択され、減算時にはループトップデータ
とＡ＞Ｂ検出信号の方が選択される。また波形折返し信
号ＦＤｔＪは、アダー４０７のＣｉｎ′４Ａ子にも入力
され、周波数ナンバスピードデータＦＳの減算時に周波
数ナンバ累算値ＦＡの＋１処理が行われるほか、イクス
クルシブオアゲート４０８にも与えられる。このイクス
クルシブオアゲート４０８には、アダー４０７のＣｏｕ
ｔ端子からの出力信号も与えられており、周波数ナンバ
累算値ＦＡがオーバーフロー又はアンダーフローしたこ
とが検出され、これら上記オーバラン信号ＦＣＰとして
出力される。The above waveform return signal FDU is transmitted to selectors 403 and 410.
When adding the frequency number speed data FS, the loop end data and the A<B detection signal are selected, and when subtracting the frequency number speed data FS, the loop top data and the A>B detection signal are selected. The waveform return signal FDtJ is also input to the Cin'4A terminal of the adder 407, and in addition to being subjected to +1 processing on the frequency number cumulative value FA when subtracting the frequency number speed data FS, it is also provided to the exclusive OR gate 408. . This exclusive or gate 408 has Cou of adder 407.
An output signal from the t terminal is also given, and it is detected that the frequency number cumulative value FA has overflowed or underflowed, and these are outputted as the above-mentioned overrun signal FCP.
さらに、アサイメントメモリ回路３２からのバンクデー
タ（Ａ＞ （Ｂ）は、ラッチ４００を介して一七しク
タ４０１で（Ａ）−（Ｂ）いずれか−方のバンクデータ
が選択され、ラッチ４１７を介して、ト述周波数ナンバ
累算値ＦＡの整数部分とコンパレートビットとともにＲ
ＯＭアドレス制御回路３１へ送られ、波形データＲＤの
読み出しが行われる。Further, the bank data (A> (B)) from the assignment memory circuit 32 is passed through the latch 400 to the bank data (A) or (B), which is selected by the 17 controller 401 and the latch 417 R together with the integer part of the accumulated frequency number FA and the comparator bit.
The waveform data RD is sent to the OM address control circuit 31 and read out.
これにより、１つのチャンネルに割り当てられる２つの
楽音成分（Ａ）（Ｂ）は、バンクデータは異なっている
ものの、共通の周波数ナンバ累算ｔｊＦＡが用いられ、
楽音生成処理のタイミング同期がとられる。As a result, although the two musical tone components (A) and (B) assigned to one channel have different bank data, a common frequency number accumulation tjFA is used.
The timing of musical tone generation processing is synchronized.
上記セレクタ４０１のセレクト信号には、システムクロ
ック発生器１０からのクロック信号ＣＫ３が用いられ、
このクロック信号ＣＫ３の前半で（Ａ）についての楽音
生成処理が行われ、後半で（Ｂ）についての楽音生成処
理が行われることになる。システムクロック発生器１０
からのクロツり信号群ＣＫは、上記ラッチ４００．４０
２．４０４．４０６．４１５．４１７．４１８にもラッ
チ信号として与えられ、チャンネル周期及びタイミング
同期がとられる。The clock signal CK3 from the system clock generator 10 is used as the select signal of the selector 401,
The musical tone generation process for (A) is performed in the first half of this clock signal CK3, and the musical tone generation process for (B) is performed in the second half. System clock generator 10
The clock signal group CK from the above latch 400.40
2.404.406.415.417.418 is also given as a latch signal to synchronize the channel period and timing.
く波形データ伸長補間回路５０〉
第１０図は、波形データ伸長補間回路５０を示すちので
、ゲート５００〜５１０とセレクタ５１１〜５１３で第
１４図に示すような波形データＲＤの中の差分データの
伸長が行われ、ゲート５１４〜５１７とゲートｔ￥５１
８．５１９、アダー５２０、セレクタ５２１で第１２図
に示すような波形データＲＤの各サンプル＠ＲＯ１Ｒ１
、Ｒ２、Ｒ３・・・の補間が行われ、ゲート群５２４．
５２２、ゲート５２６、セレクタ５２５、アダー５２７
で波形データＲＤが１０ビツトのサンプル値と６ピント
の差分データのとき補間しくＤ８１６＝Ｏ）、８ビツト
のサンプル値２つのとき補間しない（Ｄ８１６＝１）制
御が行われる。Waveform data expansion and interpolation circuit 50> FIG. 10 shows the waveform data expansion and interpolation circuit 50, so gates 500 to 510 and selectors 511 to 513 are used to calculate difference data in waveform data RD as shown in FIG. Extension is performed, gates 514 to 517 and gate t\51
8.519, adder 520, and selector 521 each sample of waveform data RD as shown in FIG. 12 @RO1R1
, R2, R3 . . . are interpolated, and the gate group 524 .
522, gate 526, selector 525, adder 527
When the waveform data RD is a 10-bit sample value and 6-pin difference data, interpolation is performed (D816=O), and when there are two 8-bit sample values, interpolation is not performed (D816=1).
（波形データ伸長補間回路５０
のデータ処理の概要）
第１３し１は、ＲＯＭ２０より読み出された波形データ
ＲＤのデータ構成を示すもので、データ長信号Ｄ８１６
がローレベルで１０ビツトのサンプル値と６ビツトの差
分データからなるときは、上位１０ビツトＲＤ６〜１５
はサンプル値で、ＲＤ５は差分符号データ、ＲＤ２〜４
は差分パワーデータ、ＲＤＯｌｌは差分マンティッサデ
ータとなっている。差分データＲＤＯ〜４は圧縮状態で
記憶されており、伸長すると第１４図に示すような１０
ヒツトの伸長差分データＩＥＯ〜８、ＩＥＳとなる。す
なわち差分パワーデータＲＤ２〜４は、差分値の何ビッ
ト目にはじめて１１」があるかを示すデータであり、差
分マンティッサデータＲＤＯ１１は、この「１」に続く
２ヒント分のデータそのものを示している。このように
、第１４図下方スのデータは伸長差分データを加算する
ときのらのであるが、下段のデータは減算するときのも
のである。この場合には、差分パワーデータＲＤ２〜４
は、差分値の何ビット目までｒｌ」が続くかを示すデー
タであり、これに続く変換差分マンティッサデータＲＧ
Ｏ〜２は、差分マンティッサデータＲＤＯ１１を第１４
図下方の論理式で変換したちので、この変換内容は第１
５図に示すとおりであり４プラスマイナス反転した値に
変換される。(Summary of data processing of waveform data expansion interpolation circuit 50) The 13th and 1 shows the data structure of the waveform data RD read out from the ROM 20, and the data length signal D816
is low level and consists of a 10-bit sample value and 6-bit difference data, the upper 10 bits RD6 to 15
is a sample value, RD5 is differential code data, RD2 to 4
is differential power data, and RDOll is differential Mantissa data. The differential data RDO~4 is stored in a compressed state, and when expanded, it becomes 10 as shown in FIG.
The human expansion difference data is IEO~8, IES. In other words, the differential power data RD2 to RD4 are data indicating which bit of the differential value there is the first 11'', and the differential Mantissa data RDO11 indicates the data itself for two hints following this ``1''. ing. In this way, the data in the bottom row of FIG. 14 is for adding expanded difference data, while the data in the lower row is for subtracting. In this case, the differential power data RD2 to RD4
is data indicating up to which bit of the difference value rl' continues, and the following converted difference Mantissa data RG
O~2 is the 14th differential Mantissa data RDO11.
Since the conversion is performed using the logical formula at the bottom of the figure, this conversion content is the first
As shown in Figure 5, it is converted into a value that is 4 plus or minus the inverse.
このような伸長差分データＩＥＯ〜８、ＩＥＳは、第１
２図に大火で示す波形データＲＤの各サンプル値の間の
差の１／２であり、各サンプル値とン、印で示す仮想値
との差を示すことになる。第１２図の仮想値は補間値と
重なってＸ印に○印が重なった状態となっている。Such expanded difference data IEO~8, IES is the first
This is 1/2 of the difference between each sample value of the waveform data RD shown by the big fire in FIG. 2, and it shows the difference between each sample value and the virtual value shown by the marks. The virtual value in FIG. 12 overlaps with the interpolated value, so that the X mark and the O mark overlap.
波形データＲＤの各サンプル値Ｒｏ、Ｒ１、Ｒ２・・・
は、周波数ナンバ累算値ＦＡの小数か１／２のときにお
けるものであるため、第１１図（２）と第１２図のＸ印
でつながる波形を実現するためには、サンプルｇｉＧ
、Ｇ 、Ｇ２・・・の各×印地点の中間点のサンプ
ル値をメモリすればよいことになる。この中間点のサン
プル値は、Ｒｏ＝ （Ｇｏ＋０１）／２、Ｒ１−（Ｇ１
＋０２）／２、Ｒ２＝ （Ｇ ＋Ｇ３）／２・・・と
なる。Each sample value Ro, R1, R2... of the waveform data RD
is when the frequency number cumulative value FA is a decimal or 1/2, so in order to realize the waveform connected by the X marks in Fig. 11 (2) and Fig. 12, the sample giG
, G, G2, . . . , the sample values at the midpoints of the x-marked points should be stored in memory. The sample value at this midpoint is Ro= (Go+01)/2, R1-(G1
+02)/2, R2=(G +G3)/2...
このように〜×印のサンプル値ではなく、Ｘ印の中間点
のサンプル値を記憶することにより、第１２図と第１１
図（２）に示すように、周波数ナンバ累算値ＦＡが１０
０・・・０」のスタート地点で波形データレベルを正確
に「０」にすることができる。すなわち、ＲＯＭ２０の
波形データＲＤのメモリエリアの先頭番地には、通常第
１ステツプ目の１０」レベルでない波形データＲＤがメ
モリさり、ているか、周波数ナンバ累算＠ＦＡが７００
・・０．のどき、この第１ステツプを読み出してしまわ
ないような処理が行われなくとも、上記中間点のサンプ
ル値を記憶することにより自動的に位相合わせができ、
第１１図（１）のような位相のずれを生じてしまうこと
がなくなる。In this way, by storing the sample value at the midpoint of the X mark instead of the sample value at the x mark,
As shown in Figure (2), the frequency number cumulative value FA is 10.
The waveform data level can be accurately set to "0" at the starting point of "0...0". That is, in the first address of the memory area of the waveform data RD in the ROM 20, waveform data RD which is not at the 10'' level of the first step is usually stored in the memory, or the cumulative frequency number @FA is 700.
・・0. Even if no processing is performed to prevent the first step from being read out, the phase can be automatically adjusted by storing the sample value at the intermediate point.
This eliminates the occurrence of a phase shift as shown in FIG. 11(1).
また、Ｘ印の中間点とこの中間点の前後の補間点との差
分データは前後同じとなり、この結果、記憶すべき差分
データは本来の差分データの１／２て済むことになる。Further, the difference data between the midpoint of the X mark and the interpolation points before and after the midpoint are the same, and as a result, the difference data to be stored is 1/2 of the original difference data.
従って、通常波形データＲＤのサンプル値が１０とｙト
の時、その差分データは１０ビツトであり、上記のよう
な圧縮方式を用いても差分パワーデータのビｙト数が４
ビント必要となるため、最大圧縮して７ビツトにしかな
らないが、上述したように差分データを１／２にできる
ことにより、差分データを６ビツトにでき、合計１６ビ
ツトとして一通常のデータアクセスにおいて１回でアク
セスできる。Therefore, when the sample value of the normal waveform data RD is 10 and y bits, the difference data is 10 bits, and even if the above compression method is used, the number of bits of the differential power data is 4.
Bint is required, so the maximum compression is only 7 bits, but by halving the difference data as described above, the difference data can be reduced to 6 bits, making a total of 16 bits. It can be accessed once.
このため、１つのＲＯＭ２０より波形データＲＤとプロ
グラム（又は音色データ）とを交互に読み出して、単位
時間当りの波形データＲＤの読み出し機会が１／２に減
っても十分対応できる。Therefore, even if the waveform data RD and the program (or timbre data) are read out alternately from one ROM 20, the readout opportunities of the waveform data RD per unit time are reduced to 1/2.
なお、記憶す波形データＲＤは、Ｘ地点が折れ線状につ
ながる波形であってもよい。Note that the waveform data RD to be stored may be a waveform in which X points are connected in a polygonal line shape.
上述の伸長差分データの１／４．２／４．３／４．４／
４をサンプル値に対し第１６図に示すように加減すれば
、補間値が求められることになる。1/4.2/4.3/4.4/ of the above expanded difference data
By adding or subtracting 4 to the sample value as shown in FIG. 16, an interpolated value can be obtained.
この場合、第１２図の各サンプル値Ｒｏ、Ｒ１、Ｒ，Ｒ
−・・に対し、Ｅｏ 、 Ｄｌ、Ｄ２ 、Ｄ３”’のよ
うに、補間値の方が大きいときは、伸長差分データは第
１４図上段に示すように加算値となり、Ｄｏ、Ｅｌ、Ｅ
２、Ｅ３・・・のように補間値の方が小さいときは、伸
長差分データは第１４図下段に示すように減算値となる
。In this case, each sample value Ro, R1, R, R in FIG.
-..., when the interpolated value is larger, such as Eo, Dl, D2, D3"', the expanded difference data becomes an added value as shown in the upper part of Fig. 14, and Do, El, E
When the interpolated value is smaller, such as 2, E3, etc., the expanded difference data becomes a subtracted value as shown in the lower part of FIG.
波形データＲＤのデータ形式に１０ビツトのものと、８
ピントのものの２種類あるのは、量子化ピント数を減ら
しても量子化ノイズがそれほど問題とならないにぎやか
な音は８ピントし、量子化ノイズが目立つ音は１０ビツ
トとして使い分け、メモリ使用層を少なくした乙のであ
る。The data format of the waveform data RD is 10 bits and 8 bits.
There are two types of focus: 8-bit is used for lively sounds where quantization noise is not a big problem even if the number of quantization points is reduced, and 10-bit is used for sounds with noticeable quantization noise, reducing the memory usage layer. It's the one who did it.
（波形データ伸長補間回ｉＹ８５０の回路構成）第１０
図において、セレクタ５１１のＡ側「Ｏ」端子とＢ側１
１〕端子には、差分マンティッサデータＲＤＯがそのま
ま入力される。またセレクタ５１１のＡ（ｌＩ！Ｉ「１
」端子とＢ側「２」端子には、伸長差分データの最上位
と・ｙトＩＥＳが「０」のとき、差分マンティッサデー
タＲＤＩがそのまま入力され、最上位ピントＩＥＳが「
１」のとき、アンドゲート５０２か開成されるので、差
分マンティッサデータＲＤＯとＲＤＩとの排辿的論理和
データＲＧＩが入力される。さらにセレクタ５１１のＡ
Ｖｌ ’ ２ ｊ ’５子とＢ ｆａｌｌ ｒ 、３
ユ端子には、上記員上０′ＬピントＩＥＳが［０ユのと
き、ナントゲート５０５の出力が「１」となってイクス
クルシプオアゲート５０６でノアゲート５０９の出力が
反転されるので、差分パワーデータＲＤ２〜４の論理和
が入力されｌｋ上位ビットＩＥＳが「１」のとき、オア
ゲート５０４による差分マンティッサデータＲＤＯ５１
の論理和の反転データと差分パワーデータＲＤ２〜４の
論理和の反転データとの排他的論理和データＲＧ２が入
力される。そして、セレクタ５１１のＡ側「３」端子に
は、上記最上位ビットＩＥＳが入力され、Ｂ側「０」端
子には、「０」データが入力される。(Circuit configuration of waveform data expansion interpolation circuit iY850) 10th
In the figure, the A side "O" terminal of the selector 511 and the B side 1
1] The differential Mantissa data RDO is input as is to the terminal. Also, selector 511's A(lI!I"1
” terminal and the B side “2” terminal, when the top of the expanded difference data and yt IES are “0”, the differential Mantissa data RDI is input as is, and the top focused IES is “
1, the AND gate 502 is opened and the exclusive OR data RGI of the differential Mantissa data RDO and RDI is input. Furthermore, A of selector 511
Vl ' 2 j ' quintuplets and B fall r , 3
When the above-mentioned 0'L pinto IES is 0, the output of the Nant gate 505 becomes "1" and the output of the NOR gate 509 is inverted by the exclusive OR gate 506, so the differential power is applied to the U terminal. When the logical sum of data RD2 to RD4 is input and the lk upper bit IES is "1", the differential mantissa data RDO51 is generated by the OR gate 504.
Exclusive OR data RG2 of the inverted data of the logical sum of and the inverted data of the logical sum of the differential power data RD2 to RD4 is input. The most significant bit IES is input to the A-side "3" terminal of the selector 511, and "0" data is input to the B-side "0" terminal.
これにより、第１４図に示すような、差分マンティッサ
データＲＤＯ１１と上位１ビット分のデータ、又は変換
差分マンティッサデータＲＧＯ１１，２のデータが作成
されることになる。変換差分マンティッサデータＲＧＯ
〜２の具体的な内容は第１５図に示すとうりである。As a result, the differential Mantissa data RDO11 and data for the upper 1 bit, or the data of the converted differential Mantissa data RGO11 and RGO2, as shown in FIG. 14, are created. Conversion difference Mantissa data RGO
The specific contents of 2 to 2 are as shown in FIG.
このセレクタ５１１の４とットデータは、セレクタ５１
２．５１３で上位に最上位ビットＩＥＳが２ビツト分、
４ビツト分付加されるか、下位に０、データが２と・７
５分、４ビツト分付加されるかが選択され、１０ビット
データとして出力される。各セレクタ５１１．５１２．
５１３のセレクト状態を適当に選ぶことにより差分マン
ティヅサデータＲＤＯ５１又はＲＧＯ〜２を第１４図に
示すようにシフｌ〜していくことができ、このセレクト
状態の選択は、差分パワーデータＲＤ２〜４に基′〉い
て行われる。The 4-bit data of this selector 511 is
2.513, the most significant bit IES is 2 bits in the upper part,
4 bits are added, or 0 is added to the lower part, and the data is 2 and 7.
It is selected whether 5 minutes or 4 bits are added and output as 10 bit data. Each selector 511.512.
By appropriately selecting the selection state of 513, the differential mantitus data RDO51 or RGO~2 can be shifted as shown in FIG. 4').
こうして、差分圧縮データか６とノドであるにらかかわ
らず、伸長差分データを］０ビツトまで拡大することが
でき、メモリ使用層を少なくできる。In this way, regardless of whether the differential compressed data is 6 or more, the decompressed differential data can be expanded to 0 bits, and the memory usage layer can be reduced.
上記伸長差分データの最上位ビットＩＥＳは、イクスク
ルシブオアゲ−１・５００の入力の差分符号データＲＤ
５と、ノアゲート５０１の入力の周波数ナンバ累算値Ｆ
Ａの小数部分の最上位とントＦＡＬＬと、ノアゲート５
０８がらの差分データの各ピットＲＤＯ〜４の論理和の
反転データとによって決定される。すなわち、第１２図
に示すよウニ、Ｄｏ ノＦＡ １１カｒＯ４−差分符号
ＲＤ５が「０」 （加算方向）のときと、Ｅｌ、Ｅ２・
・・のＦＡＩＩが７１．、ＲＤ５が「１」 （減算方向
）のときは、伸長差分データの最上位ビットＩＢＳが１
１．となって、サンプル値に対して差分データを減算し
なくてはならないことを示す、上記ノアゲー１−５０１
には差分データの各ビットＲＤＯ１１，２，３，４，５
の論理和の反転データが入力されて、差分データがｒｏ
ｏｏｏｏ、のとき、ノアゲート５０１の出力を「０」と
して、伸長差分データの最上位ビットＩＥＳが「１」に
ならないようにコントロールされる。The most significant bit IES of the expanded difference data is the input difference code data RD of exclusive or game-1.500.
5 and the accumulated frequency number value F of the input of the NOR gate 501
The highest decimal part of A, nt FALL, and Noah Gate 5
It is determined by the inverted data of the logical sum of each pit RDO to 4 of the difference data from 08 to 4. That is, as shown in FIG. 12, when the sea urchin, Do, FA, 11, curr O4-difference code RD5 is "0" (addition direction), and El, E2,
...'s FAII is 71. , when RD5 is "1" (subtraction direction), the most significant bit IBS of the expanded difference data is 1.
1. The above Noah game 1-501 shows that the difference data must be subtracted from the sample value.
Each bit RDO11, 2, 3, 4, 5 of the difference data is
The inverted data of the logical sum of is input, and the difference data is ro
When oooo, the output of the NOR gate 501 is set to "0", and the most significant bit IES of the expanded difference data is controlled so as not to become "1".
伸長差分データＩＢは、１ビツト下位にシフトされて２
／４の値となってアンドゲート群５１９を介しアダー５
２０の一方の端子に入力されるとともに、２ビツト下位
にシフトされて１／４の値となってアンドゲート群５１
８を介しアダー５２０の他方の端子に入力され、このア
ダー５２０の出力はセレクタ５２１のＡ側に与えられる
。またセレクタ５２１のＢ側には、上記伸長差分データ
ＥＥがシフトされず、そのままの倍率で与えられる。従
って、アンドゲート群５１８．５１９の開成信号である
ＩＭＯｌＩＭｌとセレクタ５２１のセレクト信号である
１Ｍ２よりなる層重データＩＭを適当に選ぶことにより
〜第１６図に示すように伸長差分データＩＥを１／４倍
、２／４倍、３／４倍、４／４倍、０＠とすることがで
きる。The expanded difference data IB is shifted lower by 1 bit and becomes 2 bits.
/4, and the adder 5 is passed through the AND gate group 519.
20 is input to one terminal of the AND gate group 51, and is shifted 2 bits lower to become a 1/4 value.
8 to the other terminal of the adder 520, and the output of this adder 520 is given to the A side of the selector 521. Further, the expanded difference data EE is not shifted to the B side of the selector 521, but is given with the same magnification. Therefore, by appropriately selecting the layered data IM consisting of IMOlIMl, which is the opening signal of the AND gate group 518 and 519, and 1M2, which is the selection signal of the selector 521, the expanded difference data IE can be reduced to 1/2 as shown in FIG. It can be 4 times, 2/4 times, 3/4 times, 4/4 times, and 0@.
このような掛率とされた伸長差分データＩＥは、アンド
ゲート群５２２を介してアダー５２７に与えられ、後述
する波形データＲＤのサンプル値ＲＤ６〜１５に加減算
され、波形データＲＤの各サングル値の補間が行われる
ことになる。The expanded difference data IE with such a multiplication factor is given to the adder 527 via the AND gate group 522, and is added to and subtracted from sample values RD6 to 15 of the waveform data RD, which will be described later, to obtain each sample value of the waveform data RD. Interpolation will be performed.
こうして、１つのサンプルｔｉＲＤ６〜１５と差分デー
タＲ，ＤＯ〜５で、８つの地点の波形データＲＤを作成
することができ、なめらかな波形特性を得ることができ
るとともにメモリ客数も少なくすることができている４
またこのような１つのデータで８つの地点を決定できる
波形データＲＤは１−回の読み出しで読み出すことがで
き、波形データＲＤの読み出し代会が少なくてら１−分
なめらかな波形を実現でき、この結果、ＲＯＭ２０より
波形データＲＤとそれ以外のプログラム等とを交互に読
み出しても、波形生成処理に支障をきたすことかなくな
り、ＲＯＭ２Ｑにプログラムと波形データＲＤとを一緒
にメモリしても、各情報の読み出し速度を高める必要も
なくなる。In this way, it is possible to create waveform data RD at eight points using one sample tiRD6-15 and difference data R, DO-5, and it is possible to obtain smooth waveform characteristics and reduce the number of memory users. 4
In addition, such waveform data RD that can determine eight points with one data can be read out in one readout, and a smooth waveform can be achieved by reducing the readout cost of waveform data RD. As a result, even if the waveform data RD and other programs are read out alternately from the ROM20, there will be no problem with waveform generation processing, and even if the program and waveform data RD are stored together in the ROM2Q, each information There is no need to increase the reading speed.
上記１升率データＩ Ｍ Ｏ〜２は、周波数ナンバ累３
Ｌ値ＦＡの小数部分の上位３ピツトＦＡ９〜１１によっ
て、論理ゲート５１４〜５１７によって作成される。こ
のゲート群５１４．５１７により、第１６図に示すよう
なデータ変換が行われへ波形データＲＤの補間値が求め
られることになる。この場合、周波数ナンバ累算値ＦＡ
の小数部分の最上位ビ／トＦＡＬＬのみが「１」のとき
、すなわち周波数ナンバ累算値ＦＡが１／２のときは、
サンプル値に対する補間は行われず、ここを中心として
、これより前のタイミングでは、補間値が差分データの
１／４．２／４．３．／４．４７／４の減算値となり、
後のタイミングでは、補間値が差分データの１／４．２
／４．３／４の加算値となっている。The above 1-masu rate data IMO~2 is the frequency number cumulative 3
The upper three pits FA9-11 of the decimal part of the L value FA are created by the logic gates 514-517. These gate groups 514 and 517 perform data conversion as shown in FIG. 16 to obtain interpolated values of the waveform data RD. In this case, the frequency number cumulative value FA
When only the most significant bit/FALL of the decimal part of is "1", that is, when the frequency number cumulative value FA is 1/2,
No interpolation is performed on the sample values, and at timings before this point, the interpolated values are 1/4.2/4.3 of the difference data. The subtraction value is /4.47/4,
At the later timing, the interpolated value is 1/4.2 of the difference data.
The added value is /4.3/4.
上記波形データＲＤＯ〜１５は、１０ビツトのサンプル
値と６ピントの差分データよりなるときは、サンプルｆ
ｎＲＤ６〜】５が、−１＝レクタ５２５のＡ側より入力
されて、そのまま上記アダー５２７に与えられて、補間
値が加減される。このときデータ長１言号Ｄ８１６は、
「０」となるから、アンドゲート群５２４．５２２は開
成され、アンドゲート５２６は閉成され、セレクタ５２
５はＡ ｆｌｌｌｌｌか選択される。また波形データＲ
ＤＯ〜１５か、８ビＶトのサンプル（ｉｉ２つよりなる
ときは、波形データＲＤＯ〜７はセレクタ５２５のＢ側
より入力され、上記アゲ−５２７に与えられ、波形デー
タＲＤ８〜１５はセレクタ５２５のＡ ｆｌｌｌＪより
入力され、上記アダー５２７に与えられる。このとき各
データＲＤＯ〜７．８〜１５の下位に２ビツト’ ００
、が付加されて１０ビｙ ｌ・データとされる。When the waveform data RDO~15 consists of a 10-bit sample value and 6-pin difference data, the sample f
nRD6~]5 is inputted from the A side of the rector 525 (-1) and is applied as is to the adder 527 to add or subtract the interpolated value. At this time, the data length 1 word D816 is
Since it becomes "0", the AND gates 524 and 522 are opened, the AND gate 526 is closed, and the selector 52
5 is selected as A fllllll. Also, the waveform data R
DO~15 or 8-bit V samples (ii When consisting of two samples, waveform data RDO~7 is input from the B side of the selector 525 and given to the above-mentioned Age-527, and waveform data RD8~15 is input from the selector 525. is inputted from the A full J of the RDO and given to the adder 527. At this time, 2 bits '00' are inputted to the lower part of each data RDO~7.8~15.
, are added to make 10 bits of data.
また、このとき、データ長信号Ｄ８１６は１′１」とな
るから、アンドゲート群５２４．５２２は閉成され、補
間は行われない、さらに、このとき、アンドゲート５２
６は開成されるから、周波数すンバ累算値ＦＡの小数部
分の最上位ビットＦＡ１１の値（１，０）に応じて、サ
ンプル値（２ｎ＝ＲＤｏ〜７．２ ｎ＋ １ ＝ＲＤ８
〜ｌ ５ ）が切り換えられる。Also, at this time, the data length signal D816 becomes 1'1'', so the AND gate groups 524 and 522 are closed and no interpolation is performed.
6 is opened, the sample value (2n=RDo~7.2 n+ 1 =RD8
~l5) is switched.
くエンベロープ発生器６０＞
第１７図はエンベロープ発生器６０を示すらので上記ア
サイメントメモリ回路３２からのエンベロープスピード
データＥＳＯ〜５は、ラッチ６４１を介しエンベロープ
スピードデータ伸長回路６００で第２２図に示すような
データ伸長が行われ、イクスクルシブオアゲート群６４
３を介しアダー６４４で、それまでのエンベロープ累算
＠ＥＡＯ−１５に累算され、セレクタ６４９、ラッチ群
６５０を介し、上記エンベロープ累算ＩＥＡｏ〜１５と
して、再びアダー６４４に与えられるとともに、ラッチ
６５１を介して、乗算回路７０及びシフト回路８０へ出
力される。上記ラッチ群６５０は３２個のラッチよりな
り、１６音色分の（Ａ）（Ｂ）２つの楽音についての計
３２個分のエンベロープ累算値ＥＡが累算可能となって
いる。Envelope Generator 60> Since FIG. 17 shows the envelope generator 60, the envelope speed data ESO~5 from the assignment memory circuit 32 is passed through the latch 641 to the envelope speed data expansion circuit 600 as shown in FIG. The data is expanded as follows, and the exclusive or gate group 64
3, the envelope accumulation @EAO-15 is accumulated in the adder 644, and is given to the adder 644 again as the envelope accumulation IEAo~15 via the selector 649 and the latch group 650, and the latch 651 The signal is outputted to the multiplication circuit 70 and the shift circuit 80 via. The latch group 650 is composed of 32 latches, and is capable of accumulating a total of 32 envelope cumulative values EA for two musical tones (A) and (B) for 16 tones.
また、エンベロープの累算方向を示すエンベロープ加減
信号ＥＤＵは、上記イクスクルシブオアゲート群６４３
に与えられ、累算方向が減算のときは一伸長エンベロー
ブスピードデータＥＳＥがプラスマイナス反転されてア
ダー６４４に与えられ、エンベロープ累３Ｅ［ＥＡの減
算が行われる。Further, the envelope addition/subtraction signal EDU indicating the envelope accumulation direction is transmitted to the exclusive OR gate group 643.
When the accumulation direction is subtraction, the one-expansion envelope speed data ESE is plus/minus inverted and given to the adder 644, and the envelope accumulation 3E[EA is subtracted.
このアダー６４４からのエンベロープ累算（＋？ｉ Ｅ
Ａの上位７ビントは、コンパレータ６４５に与えられ
て、第２４図に示すエンベロープのアタック、デイケイ
、サスティン、リリース等の各フェーズのエンベロール
ベルデータＥＬと比較され、エンベロープ累算値ＥＡが
エンベロープレベルデータＥＬを越えたとき、セレクタ
６４６を介しノアゲート６４８を介して、フェース歩進
信号ＥＣ３が上記セレクタ６４９に与えられる。これに
より、上記エンベロープレベルデータＥＬの下位にエン
ベロープ加減信号ＥＤＵと全て同じ値の９とットデータ
が付加されたデータがエンベロープ累算値ＥＡとして切
換選択され、これにより、次のエンベロープフエーズで
のエンベロープ累算のスタート地点が正確なエンベロー
プレベルデータＥＬに修正される。Envelope accumulation from this adder 644 (+?i E
The top 7 bints of A are given to a comparator 645 and compared with the envelope bell data EL of each phase of the envelope such as attack, decay, sustain, release, etc. shown in FIG. 24, and the envelope accumulated value EA is determined as the envelope level. When the data EL is exceeded, the phase advance signal EC3 is applied to the selector 649 via the selector 646 and the NOR gate 648. As a result, the data in which 9 and dot data having the same value as the envelope addition/subtraction signal EDU are added to the lower part of the envelope level data EL is switched and selected as the envelope cumulative value EA. The starting point of accumulation is corrected to accurate envelope level data EL.
１記セレクタ６４６のセレクト信号には、エンベロープ
の累里方向を示すエンベロープ加減信号ＥＣＵが用いら
れ、エンベロープ累算が加算のときは、エンベロープ累
算値ＥＡかエンベロープレベルデータＥＬ以上になるタ
イミングが検出され、エンベローズ累算が減算のときは
、エンベロープ累算値かエンベロープレベルデータＥＬ
以下になるタイミングが検出される。また上記アダー６
４４のＣｏｕｔ出力とエンベロープ加４（８号ＥＤＵと
はイクスクルシブオアゲート６４７に入力されて、これ
ら上記フェーズ歩進信号ＥＣ３として用いられており、
エンベロープ累算値がオーバフロー又はアンダーフロー
したときにも、次のフェーズのエンベロープ累算に移行
する。The selection signal of the selector 646 is an envelope addition/subtraction signal ECU indicating the direction of the envelope, and when the envelope accumulation is addition, the timing at which the envelope accumulation value EA becomes equal to or greater than the envelope level data EL is detected. and when envelope accumulation is subtraction, envelope accumulation value or envelope level data EL
The timing below is detected. Also, the above adder 6
The Cout output of 44 and the envelope addition 4 (EDU No. 8) are input to the exclusive OR gate 647 and used as the above-mentioned phase advancement signal EC3,
Also when the envelope accumulation value overflows or underflows, the process moves to the next phase of envelope accumulation.
このようなフェーズの移行は、フェーズ制御回路６３０
によって行われる。すなわち、フェーズ制御口Ｆ！＠６
３０は、ラッチ６４２を介して与えられるキーオン信号
によってアタックフェーズにはいり、上記フェーズ歩進
信号ＥＣ３が与えられるたびに、デイケイ、サスティン
、リリース等の次のフェーズを移行させていく、このフ
ェース移行にあたっては、フェーズ制御回路６３０より
キーアサイナ回ＦＩｉ４３０のアサイメントメモリ回路
３２に対し次のフェーズについてのエンベロープデータ
の読み出し指示が行われ、その時のフェーズをそのまま
保持するときは、ラッチ群６５２を通じて保たれる。Such phase transition is performed by the phase control circuit 630.
carried out by. In other words, phase control port F! @6
30 enters the attack phase in response to a key-on signal applied via the latch 642, and each time the phase increment signal EC3 is applied, the next phase such as decay, sustain, release, etc. is transferred. The phase control circuit 630 instructs the assignment memory circuit 32 of the key assigner FIi 430 to read the envelope data for the next phase, and when the current phase is to be held as it is, it is held through the latch group 652.
上記エンベロープスピードデータ伸長回路６００におけ
る、圧縮エンベロープスピードデータＥＳの伸長は、シ
フト係数制御回路６１０からのシフト係数データＥＰＯ
〜３によってシフト制御がなされることにより行われ、
このシフト係数データＥＰＯ〜３は、エンベロープスピ
ードデータの上位４ビツトＥ３２〜５、エンベロープ累
Ｘ値の上位４ビツトＥＡ１２〜１５、エンベロープ加減
信号ＥＤＵに基づいて作成される。In the envelope speed data expansion circuit 600, the compressed envelope speed data ES is expanded using the shift coefficient data EPO from the shift coefficient control circuit 610.
It is performed by performing shift control by ~3,
This shift coefficient data EPO-3 is created based on the upper 4 bits E32-5 of the envelope speed data, the upper 4 bits EA12-15 of the envelope cumulative X value, and the envelope addition/subtraction signal EDU.
また、アサイメントメモリ回路３２からのシンアウトデ
ータＴＨＯ１１は、シンアウト回路６２Ｏに与えられて
、ラッチ群６５０におけるエンベローブ累算１直のラッ
チタイミングのシンアウト（間引き）が制御される。こ
のシンアウト回路６２０−フェーズ制御回路６３０、ラ
ッチ群６５２−ラノチ６４１．６４２．６５１には、シ
ステムクロック発生器１０よりクロンク信号が与えられ
て、データ処理のチャンネル周期及びタイミング周期か
とられる。Further, the thin-out data THO11 from the assignment memory circuit 32 is given to the thin-out circuit 62O, and the thin-out (thinning) of the latch timing of one round of envelope accumulation in the latch group 650 is controlled. A clock signal is given from the system clock generator 10 to the thin-out circuit 620, the phase control circuit 630, the latch group 652, and the latch 641, 642, and 651, and the channel period and timing period of data processing are determined.
（エンベロープスピードデータ伸長回路６００＞第１８
図はエンベロープスピードデータ沖長回ｉ？＠ ６００
を示すらのて′、セレクタ６０１のＡ（則’１ｍ子とＢ
叫「１」端子にエンベローゲスピードデータＥＳＯが入
力され、Ａｌｔｌｌｌ’ｌ」とＢ側「２」端子にエンベ
ロープスピードデータＥＳＩか入力され、Ａ（則「２ｊ
端子とＢ ｆｉｌｌｌ ｒ ３ 」端子にエンベロープ
ＥＳ２〜５のオアゲート６０５を介した出力が入力され
、Ａ（■１「３」端子とＢ（￥ｊｊｌ ｒ Ｑ 。(Envelope speed data expansion circuit 600 > 18th
The figure shows envelope speed data Oki long times i? @600
, the selector 601's A (rule '1m child and B
Envelope speed data ESO is input to the shout "1" terminal, envelope speed data ESI is input to the "Altll'l" and B side "2" terminal, and A (rule "2j
The outputs of the envelopes ES2 to ES5 via the OR gate 605 are input to the A(■1 "3" terminal and the B(\jjl r Q.
端子には［０，データが入力される。これにより、第２
２図の伸長エンベロープスピードデータの中のＥＳ○、
１とその上位１ビット分が作成されることになる。[0, data is input to the terminal. This allows the second
ES○ in the expansion envelope speed data in Figure 2,
1 and its upper 1 bit will be created.
このセレクタ６０１からの４とットデータは、セレクタ
６０２．６０３．６０４を介して上位又は下位に２ビツ
トの’００１．４ピントの１００００」、８ビツトの「
０００・・・０」が付加される。The 4-bit data from this selector 601 is passed through selectors 602, 603, and 604 to the upper or lower 2 bits '001.4 pinto 10000' and the 8 bits '001.4 pinto 10000'.
000...0" is added.
このとき、データが各セレクタ６０１〜６０４のＡ側に
入力されれば一上位へデータシフトされす、そのまま出
力されていくが、Ｂ（ＩＩ！１に入力されれば、各７１
ビツト、２ビツト、４ピント、８ビｌトシフトされてい
くことになる。従って、各セレクタ６０１〜６０４のセ
レクト状態を適当に選ぶことにより、エンベロープスピ
ードデータＥＳを第２３図に示すようにシフトしていく
ことかでき、このセレクト状態の選択はシフト係数デー
タＥＰＯ〜３に基づいて行われる。At this time, if data is input to the A side of each selector 601 to 604, the data is shifted to the upper level and is output as is, but if it is input to B (II!1), each 71
It will be shifted by bits, 2 bits, 4 bits, and 8 bits. Therefore, by appropriately selecting the selection state of each selector 601 to 604, the envelope speed data ES can be shifted as shown in FIG. It is done on the basis of
こうして、圧縮エンベロープスピードデータＥＳがエン
ベロープ加減信号ＥＤＵを含めて７ビｙトであるにらか
かわらず、その伸長直は１６ビ／トまで拡大され、メモ
リ使用量を少なくすることができる。In this way, even though the compressed envelope speed data ES is 7 bytes including the envelope addition/subtraction signal EDU, its expansion is expanded to 16 bits/byte, and the amount of memory used can be reduced.
このようにして伸長じたエンベローゲスピードデータＥ
ＳＥを累算したエンベロープ累算値ＥＡは、（Ａ）（Ｂ
）２つの楽音成分につきそれぞれ１６チヤンネル分−上
記う・ｌチｕ６５０にラッチされる。エンベロープ累算
値ＥＡＯ〜１５は１６ビントで、そのうち−Ｆ位４ビヅ
トＥＡ１２〜１５かパワーデータ、下位１２ビ／トＥＡ
Ｏ〜１１かマンティンサデータとなる。Envelope speed data E expanded in this way
The accumulated envelope value EA obtained by accumulating SE is (A) (B
) 16 channels for each of the two musical tone components - latched in the above U/L channel u650. The envelope cumulative value EAO~15 is 16 bits, of which -F rank 4 bits EA12~15 or power data, lower 12 bits/bit EA
It will be 0-11 or Mantin Sadata.
（シフト１系数制御回路６１０）
第１９図はシフト係数制御回路６１０を示すもので、圧
縮エンベロープスピードデータＥＳの上Ｌ７−４ピント
は、そのままアダー６１１のＡ側に入力され、アンドゲ
ート群６１２を介してシフト係数データＥＰＯ〜３とし
て出力され、第２２図に示すようなデータシフトすなわ
ち圧縮エンベローゲスピードデータＥＳの伸長が行われ
る。第２２図は、アダー６１１のＢ ｆ％の人力かなん
ら影響を与えないときのものであり、影響を与えるとき
は上記データシフトが修正されることになる。なお、ノ
アゲート６１３とオアゲート６１４により、エンベロー
プスピードデータＥＳ２〜５が「００００」のとき、シ
フト係数データＥＰはｒｏｏｏ １ 。(Shift 1 system number control circuit 610) FIG. 19 shows the shift coefficient control circuit 610. The upper L7-4 focus of the compressed envelope speed data ES is input as is to the A side of the adder 611, and the AND gate group 612 is input. The data is outputted as shift coefficient data EPO~3 through the data shift coefficient data EPO-3, and the data shift, that is, the compression enveloping speed data ES is expanded as shown in FIG. FIG. 22 shows the case where no influence is exerted by the human power of B f% of the adder 611, and when it is influenced, the data shift described above is corrected. Note that when the envelope speed data ES2 to ES5 are "0000" by the NOR gate 613 and the OR gate 614, the shift coefficient data EP is rooo1.
とされ、第２２図最上段に示すように、エンベロープス
ピードデータが’００００４のときでも、データシフト
位置はエンベロープスピードデータが’０００１」のと
きと同じ状態とされる。As shown in the top row of FIG. 22, even when the envelope speed data is '00004', the data shift position is the same as when the envelope speed data is '0001'.
上記エンベロープ累算＠ＥＡの累算方向を示すエンベロ
ープ加減信号ＢＤＵは、インバータ６１７で反転され、
アンドゲート６１６を介してナントゲート群６１５に与
えられており、エンベロープ加減信号ＥＣＵが「１」の
デイケイ、リリース時等の減衰時には、アダー６１１の
Ｂ入力には「１１１１」が入力されることになる。そし
て、アダー６１１のＣｉｎ端子には「１．が入力されて
いるので、結局アダー６１１のＡ側の入力データは何の
影響もうけず、そのまま出力される。また、エンベロー
プ加減信号ＥＤＵが［０ユのアタック時においては、エ
ンベロープ累算値の最上位ビットＥＡ１５が「０」のと
き、やはりＢ側にはｒｌ １１１Ｊが入力され、Ａ入力
がそのまま出力されるが、最上位ピッ１−ＥＡ１５か「
１」のとき、エンベロープパワーデータＥＡ１２〜１５
か反転されてＢ側に減算値として与えられる。The envelope addition/subtraction signal BDU indicating the accumulation direction of the envelope accumulation @EA is inverted by an inverter 617,
It is given to the Nant gate group 615 via the AND gate 616, and when the envelope adjustment signal ECU is "1" at decay, such as at the time of release, "1111" is input to the B input of the adder 611. Become. Since "1." is input to the Cin terminal of the adder 611, the input data on the A side of the adder 611 is output as is without any influence. Also, the envelope adjustment signal EDU is "0". At the time of attack, when the most significant bit EA15 of the envelope accumulated value is "0", rl 111J is input to the B side and the A input is output as is, but the most significant bit EA15 or "
1”, envelope power data EA12-15
is inverted and given to the B side as a subtracted value.
このため−エンベロープパワーデータＥＡ１２〜１５か
’１０００」を越え、’１００１ （９Ｈ（Ｈは１６進
値であることを示す記号）ｊ ｒｌ。Therefore - the envelope power data EA12-15 exceeds '1000' and '1001 (9H (H is a symbol indicating that H is a hexadecimal value) j rl.
１０ （ＡＨ）Ｊ ’１０１１ （ＢＨ）Ｊ・・・ど
なるに従って、シフト係数データＥＰＯ〜３は本来の値
から−１、−２、−３・・・と減っていくことになり、
第２３図に示すように、エンベロープスピードデータ伸
長回路６００におけるデータシフトアンプがそれだけ押
さえられて、スピードデータが１／２．１／４．１／８
・・・の陳となり、第２５図に示すように、エンベロー
プ波形のアタック部分をイクスポーネンシャルな形状に
することができる。10 (AH)J '1011 (BH)J... As the noise goes, the shift coefficient data EPO~3 will decrease from its original value to -1, -2, -3...
As shown in FIG. 23, the data shift amplifier in the envelope speed data expansion circuit 600 is suppressed by that much, and the speed data becomes 1/2.1/4.1/8.
. . . As shown in FIG. 25, the attack portion of the envelope waveform can be made into an exponential shape.
これにより、エンベロープ波形のアタック部分を自然界
に存在する音に、さらに近付けることがてきる。この場
合、エンベロープパワーデータＥＡ１２〜１５が’１０
００ （８）Ｊ以下の時は、イクスポーネンシャルにせ
ずリニアな波形とじているが、この段１ｉｊ、ｋまでは
イクスポーネンシャルであれリニアであれ、波形的には
大差かなく、聴感上区別がつかないのであり、これによ
り回路構成をより簡易にできる。This makes it possible to bring the attack portion of the envelope waveform closer to sounds that exist in nature. In this case, envelope power data EA12-15 is '10
00 (8) When it is below J, the waveform is not made exponential and is closed to a linear waveform, but up to this stage 1ij, k, whether it is exponential or linear, there is no big difference in the waveform, and the auditory sense Therefore, the circuit configuration can be made simpler.
なお、上記アントゲ−１−群６１２には、アダー６１１
のＣｏ ｕ ｔ ｉｊ子からの信号か開成信号として与
えられており、エンベロープスピードデータＥＳ２〜５
の値に対し、Ｂ入力の減算値か大きくなって、シフト（
糸数データＥＰＯ〜３かマイナスになるときには、Ｃｏ
ｕ ｔ 端子出力が「０」となって、アンＩくゲート
群６１２か閉じられる。In addition, the above-mentioned Antogame-1-group 612 includes an adder 611.
The envelope speed data ES2 to 5 is given as a signal from the output signal or as an opening signal.
With respect to the value of , the subtracted value of input B becomes larger and shifts (
When the thread count data EPO~3 or becomes negative, Co
The output from the u t terminal becomes "0", and the gate group 612 is closed.
くフェース制御回路６３ ［） ）
第２０図はフェース制御回路６３０を示すらので、第２
８図はこのフェース制御回路６３０のデータ変換内容を
示すものである。フェース１直Ｐ ＨＯｌｌは、フェー
ス１ＰＢｏ、１か上記ランチ群６５２を経たもので、こ
のフェーズ値は、第２６図に示ずようにｒｏｏ （０）
４でアタックを表し。20 shows the face control circuit 630, so the second
FIG. 8 shows the data conversion contents of this face control circuit 630. The face 1 direct P HOll is the one that has passed through the face 1 PBo, 1 or the above lunch group 652, and this phase value is roo (0) as shown in FIG.
4 represents attack.
’０１（１）Ｊで第２アタンク又はデイケイ、’１０
（２）ｒでサスティン又は第２デイケイ、’１１（３）
」がリリース又は無音状態を表している。'01 (1) 2nd attack or Decay in J, '10
(2) Sustain with r or 2nd Decay, '11 (3)
” indicates release or silence.
第２０図において、フェース！ＰＨ０１１がどり）よう
な値であれ−キーオン信号が１０」になれば、ナンドゲ
−１−Ｎ Ａ ３．５の出力が「１１」となり、ラッチ
を介して、フェース値ＰＡＯ１１は、第２８図（１）上
段に示すように、’１１（３）、＋ヒされる。これは、
放音中にキーオフとなれば、とのフェーズであれ強制的
にリリース状態とするためである。In Figure 20, Face! If the key-on signal becomes 10'', the output of NAND game 1-N A 3.5 becomes ``11'', and through the latch, the face value PAO11 becomes ``PH011'' as shown in Figure 28 ( 1) As shown in the upper row, '11 (3), +hi is received. this is,
This is because if the key is turned off while the sound is being emitted, the release state is forced even in the phase.
また、キーオン信号か「１」で、ナントゲートＮＡＩの
出力が「１」のとき、フェース値Ｐ ＨＯｌｌは、ナン
トゲートＮＡ２．４で反転後、ナントゲートＮＡ３．５
で再反転され、第２８図（１）下段に示すように、その
ままの値か維持される。Also, when the key-on signal is "1" and the output of the Nantes gate NAI is "1", the face value P HOll is inverted at the Nantes gate NA 2.4, and then becomes the Nantes gate NA 3.5.
As shown in the lower part of FIG. 28 (1), the value is maintained as it is.
これは、キーオン中であれば、その時のフェースをその
まま維持すればよいからである。This is because if the key is on, the face at that time can be maintained as it is.
さらに、フェーズ値ＰＨ０１１かｒｌｌ（３）」のリリ
ース状態でキーオン信号が「１」になると、ナントゲー
トＮＡ１の出力が「Ｏｊとなるから、ナントゲートＮＡ
２．４の出力は１１１」で、ナントゲートＮＡ３．５の
出力は［００４となり、フェース値ＰＡＯ１１は、第２
８図（１）最下段に示すようにｒｏｏ （０）Ｊとなる
。これは、リリース中又は無音中にキーオン状態となれ
ば、次の新たな楽音の生成放音状態にはいるため、フェ
ーズを’００（０）Ｊとするためである。このとき、イ
ンバータＩＶ２の出力が「１」となって、オンイベント
信号か出力される。なお、ラッチ６３１は、システムク
ロック発生器１０からのクロンク信号により、ラッチ動
作か行われる。Furthermore, when the key-on signal becomes "1" in the released state of the phase value PH011 or rll (3), the output of the Nant gate NA1 becomes "Oj", so the Nant gate NA
The output of 2.4 is 111'', the output of Nantes gate NA3.5 is 004, and the face value PAO11 is 2.
As shown in the bottom row of Figure 8 (1), it becomes roo (0) J. This is because if the key-on state occurs during release or silence, the next new musical tone will be generated and emitted, so the phase is set to '00(0)J. At this time, the output of inverter IV2 becomes "1" and an on-event signal is output. Note that the latch 631 performs a latch operation in response to a clock signal from the system clock generator 10.
また、フェース歩進信号ＥＣＳが１０．の時は、イクス
クルシブオアゲートＥＯＩのノアゲートＮＲ１からのデ
ータは７０ｊとなって、フェーズ（直ＰＡＯがそのまま
ＰＢＯとして出力され、アンドゲートＡＮＩか閉成され
るので、フェーズｆ＋ｉ’Ｌ Ｐ Ａ１がそのままオア
ゲートＯＲＩを介してＰＢＩとして出力され、第２８図
（２）上段に示すように、そのままの値が維持される。Also, the face step signal ECS is 10. At this time, the data from the exclusive OR gate EOI's NOR gate NR1 becomes 70j, and the phase (direct PAO is output as it is as PBO, and the AND gate ANI is closed, so the phase f+i'L P A1 remains as it is. The signal is output as PBI via the OR gate ORI, and the value is maintained as it is, as shown in the upper part of FIG. 28(2).
これは、フェーズ歩進の指示がなければ、そのときのフ
ェーズをそのまま維持すればよいからである。This is because if there is no instruction to advance the phase, the current phase can be maintained as it is.
フェース歩進信号ＥＣ３が「１」のときは、フェース値
ＰＡＯ５１が「００」の場合、ＰＢＯｌｌは「０１」と
なって１つ先のフェーズに歩進され、フェーズ値ＰＡＯ
１１か［０１］の場合、ＰＢＯｌｌは「１０」となって
やはり１つ先のフェーズに歩進され、第２８図（２）中
段に示すようになる。これは、フェーズ歩進の指示かあ
れば、そのときのフェーズを１つ進めればよいからであ
る。When the face increment signal EC3 is "1" and the face value PAO51 is "00", PBOll becomes "01" and is incremented to the next phase, and the phase value PAO
In the case of 11 or [01], PBOll becomes "10" and is also incremented to the next phase, as shown in the middle row of FIG. 28(2). This is because if there is an instruction to advance the phase, it is sufficient to advance the current phase by one.
しかし、フェーズ歩進信号ＥＣ３が「１」で、フェーズ
値ＰＡＯ１１がｒｌｏ、ｒｌｌ、、のときは、フェーズ
は歩進されず、第２８図（２）下段に示すように、その
ままの値が維持される。これは、フェーズｒｌｏ（２ｍ
」から次のリリースのフェース’１１（３）」に移るの
は、キーオン状態からキーオフ状態になったときのみで
あり、またリリース又は無音のフェーズｆｉｌ（３）」
から新たなアタックのフェーズ［００（０） ｊに移る
のは、キーオフ状態からキーオン状態になったときのみ
であって、キーオン信号の変化のみでフェーズを歩進す
ればよいからである。However, when the phase increment signal EC3 is "1" and the phase value PAO11 is rlo, rll, etc., the phase is not incremented and the same value is maintained as shown in the lower part of FIG. be done. This is the phase rlo(2m
'' to the next release phase ``11(3)'' only when the key-on state changes to the key-off state, and the release or silence phase fil(3)''
This is because the transition from the key-on phase to the new attack phase [00(0)j only occurs when the key-off state changes to the key-on state, and the phase can be advanced only by a change in the key-on signal.
第２７図は、このようなフェーズ値ＰＨ０１１（ＰＢＯ
−１１のラッチ群６５２への記憶状態を示すもので、（
Ａ）ＣＢ）２つの楽音成分につき１６チヤンネル分のフ
ェーズ値がラッチされている。FIG. 27 shows such a phase value PH011 (PBO
-11 indicates the storage state in the latch group 652, (
A) CB) Phase values for 16 channels are latched for two musical tone components.
（シンアウト回路６２０）
第２１図はシンアウト回路６２０を示すしので、カウン
タ６２１は、クロック信号ＣＫ７をベースとして、第２
９図に示すような、周期が２倍、４倍、８倍・・・のク
ロック信号Ｑ Ｏｌｌ・・・５を出力するもので、この
クロック信号ＱＯ５１・・・５は、オアゲート群６２２
を介しナントゲート６２３を介して、ラッチ信号ＴＯと
して出力される。アサイメントメモリ回路３２からの周
波数ナンバ累算値ＦＡのラッチ間引き率を示すシンアウ
トデータＴＨＯ５１は、アンドゲート６２５、オアゲー
ト６２６を介し、オアゲート群６２２に与えられ、また
シンアウトデータＴＨＩはそのまま上記オアゲート群６
２２の一部に与えられ、これらにより、’ Ｉ Ｊ ｌ
ｉ号の与えられるオアゲートの出力を常時ｒ１．として
、各クロック信号ＱＯ〜５を無効とする。(Thin-out circuit 620) Since FIG. 21 shows the thin-out circuit 620, the counter 621 uses the clock signal CK7 as a base and the second
As shown in FIG. 9, the clock signal QOll...5 with a period of 2 times, 4 times, 8 times...
and the Nandt gate 623, and is output as a latch signal TO. Thin-out data THO51 indicating the latch thinning rate of the frequency number accumulated value FA from the assignment memory circuit 32 is given to the OR gate group 622 via an AND gate 625 and an OR gate 626, and the thin-out data THI is directly transmitted to the OR gate. Group 6
22, and by these ' I J l
The output of the OR gate given by number i is always r1. , each clock signal QO~5 is invalidated.
シンアウトデータ′Ｉ″ＨＯ２１か「００」のとき、す
べてのクロック信号ＱＯ〜５か有効となるので、ランチ
信号Ｔｏは、すべてのクロック信号ＱＯλ５が［１４の
時のみ、ｒ□、となる、これは、第２９図’ＦＦｌに示
すように、本来のチャンネルタイミングすなわち本来の
ランチタイミングと同じクロック信号（コ１（７からみ
て６４発に１回のタイミングである。When thin out data 'I'' HO21 or '00', all the clock signals QO~5 are valid, so the launch signal To becomes r□ only when all the clock signals QOλ5 are [14]. As shown in FIG. 29'FF1, this is the same clock signal as the original channel timing, that is, the original launch timing (1 (timing once every 64 shots as seen from 7).
また、シンアウトデータＴＨＯ１１が「０１」のとき、
クロック信号ＱＯ〜３だけが有効となるので、ランチ信
号Ｔｏは、クロック信号ＱＯ〜３か［１」の時のみ、′
Ｏ」となる、これは、第２９図下段に示すように、本来
のチャンネルタイミングすなわち本来のラッチタイミン
グと同じクロック信号ＣＫ７からみて１６発に１回のタ
イミングである。Also, when the thin-out data THO11 is “01”,
Since only the clock signal QO~3 is valid, the launch signal To is '1' only when the clock signal QO~3 is [1].
As shown in the lower part of FIG. 29, this is a timing that occurs once every 16 shots when viewed from the clock signal CK7, which is the same as the original channel timing, that is, the original latch timing.
さらに、シンアウトデータ’Ｉ’ ＨＯｌｌが「１０；
のどき、２０ツク信号Ｑ Ｏｌｌだけか有効となるので
、ラッチ信号１゛０は、クロック信号ＱＯ１１が「１１
の時のみ−ｒｏｔとなる。これは、第２９図下段に示す
ように、本来のチャンネルタイミングすなわち本来のラ
ッチタイミングと同じクロ、ツク信号ＣＫ７からみて４
発に１回のタイミングである。Furthermore, Shinout Data 'I' HOll is '10;
At this time, only the 20 clock signal QOll is valid, so the latch signal 1'0 is set when the clock signal QO11 is '11'.
-rot only when . As shown in the lower part of FIG.
The timing is once per departure.
またさらに、シンアウトデータＴＨＯ１１が「１１ｊの
とき、すべてのクロック信号Ｑ Ｏ〜５が無効となるの
で、ラッチ信号ＴＯは、クロック信号ＱＯ〜５に関係な
く、常時［０」となる。これは、第２９図下段に示すよ
うに、本来のチャンネルタイミングすなわち本来のラッ
チタイミングと同じクロック信号ＣＫ ７とまったく同
じタイミングである。Furthermore, when the thin-out data THO11 is "11j", all the clock signals QO~5 are invalid, so the latch signal TO is always [0] regardless of the clock signals QO~5. As shown in the lower part of FIG. 29, this is exactly the same timing as the clock signal CK7, which is the same as the original channel timing, that is, the original latch timing.
このようにして生成されたラッチ信号Ｔｏは、デコーダ
６２４の０〜３１の３２個のいずれかの出力ラインより
出力され、３２ｍのラッチ群６５０のいずれかにおいて
、エンベロープ累Ｘ値ＥＡのシンアウト（間引き）ラッ
チか実行され、このシンアウトは各ラッチについて順番
に行われる。The latch signal To generated in this manner is output from any one of the 32 output lines 0 to 31 of the decoder 624, and is sent to any one of the 32 m latch groups 650 to thin out (thin out) the envelope cumulative X value EA. ) latches are performed, and this thinout is performed for each latch in turn.
上記デコーダ６２４の０〜３１の３２個の出力ラインの
選択は一ラッチ６２７を介して与えられる２０／り信号
ＣＫ３〜７によって行われる。The selection of the 32 output lines 0 to 31 of the decoder 624 is performed by the 20/1 signals CK3 to CK7 applied via a latch 627.
こうして、第３０図に示すように、エンベロープ累算値
ＥＡのラッチのシンアウト（間引き）により、エンベロ
ープ累算値ＥＡのビット数を従来必要とされた２０ピン
トから１６ビノトと少なく−てら、動作性の良い楽音を
放音できる、なお、うｌチロ２７は、システムクロック
発生）Ｓ１０からのクロンク信号によってラッチされタ
イミング同期かとられる。In this way, as shown in FIG. 30, by thinning out the latch of the envelope accumulated value EA, the number of bits of the envelope accumulated value EA is reduced from the conventionally required 20 bits to 16 bits, improving operability. Note that the bottom 27 is latched and synchronized with the clock signal from the system clock generator S10.
く乗算回路７０〉
第３１図は乗算回路７０を示すもので、波形データ伸長
補間回路５０からの波形データのサンプル値や補間値よ
りなる補間波形データＩＰＯ〜９が、乗算回路７０に与
えられるとともに、エンベローブ発生器６０からのエン
ベロープ累算値ＥＡＯ〜１５のうち、下位３ビツトと上
位４ピントを除いたマンティッサデータＥＡ３〜１１＃
Ｊ乗ユ回路７０に与えられて、波形データとエンベロー
プとの乗算が行われる。Multiplier Circuit 70> FIG. 31 shows the multiplier circuit 70, in which interpolated waveform data IPO~9 consisting of sample values and interpolated values of waveform data from the waveform data expansion interpolation circuit 50 is given to the multiplier circuit 70, and , Mantissa data EA3-11# excluding the lower 3 bits and upper 4 bits of the accumulated envelope value EAO-15 from the envelope generator 60
The signal is applied to a J-multiplication circuit 70, where the waveform data and the envelope are multiplied.
このとき、上記乗算されるエンベロープマンティッサデ
ータＥＡ３〜１１の上位に１１」データが付加される。At this time, data "11" is added above the envelope mantissa data EA3 to EA11 to be multiplied.
これは、エンベローブマンティッサデータＥＡ３〜Ｌ１
の９ビツトをＭとすると、１モＭ／２９の演算を行うこ
とを示し、この値に補間波形データＩＰか乗算されるこ
とになる。このようにして乗算された乗算データＭＴは
２０とットデータとして出力されるが、下位４ビツトを
切り捨てて、１６ビツトデータＭ Ｔ Ｏ〜１５として
シフト回路８０へ出力される。This is envelope mantissa data EA3~L1
If the 9 bits of 2 are M, this indicates that a calculation of 1 m/29 is to be performed, and this value is multiplied by the interpolated waveform data IP. The multiplied data MT thus multiplied is output as 20-bit data, but the lower 4 bits are discarded and outputted to the shift circuit 80 as 16-bit data MTO-15.
くシフト回路８０〉
第３２図はシフト回路８０を示すもので、乗算データＭ
Ｔ Ｏ〜１５は、４段のセレクタ８００．８０１．８
０２．８０３を介して、エンベロープパワーデータＥＡ
１２〜１５の値に応じたシフ１へダウンが行われて、楽
音データＳＴＯ〜１５として、系列累算回路９０へ出力
される。Shift circuit 80> FIG. 32 shows the shift circuit 80, in which the multiplication data M
T O ~ 15 is a 4-stage selector 800.801.8
Envelope power data EA via 02.803
The shift is performed down to shift 1 according to the value of 12 to 15, and outputted to the series accumulation circuit 90 as musical tone data STO to 15.
セレクタ８００は、セレクト信号ＥＡ１２が１０」のと
き１ビツトシフトダウンし、［１」のときそのままシフ
トしないでデータを出力する。The selector 800 shifts down by 1 bit when the select signal EA12 is 10'', and outputs the data without shifting when the select signal EA12 is 1.
セレクタ８０１は一セレクト信号ＥＡ１２が「Ｏ」のと
き２ビツトシフトダウンし、「１」のときそのママシフ
トしないでデータを出力する。セレクタ８０２は、セレ
クト信号ＥＡ１２が「０」のとき４ビツトシフトダウン
し、「１」のときそのままジフトしないでデータを出力
する。セレクタ８０３は、セレクト信号ＥＡ１２が１０
」のとき８ピツトシフトダウンし、′１」のときそのマ
マシフトシないでデータを出力する。The selector 801 shifts down two bits when the select signal EA12 is "O", and outputs data without shifting when the select signal EA12 is "1". The selector 802 shifts down by 4 bits when the select signal EA12 is "0", and outputs the data without shifting when the select signal EA12 is "1". The selector 803 has a select signal EA12 of 10
When the value is '1', the data is shifted down by 8 pits, and when the value is '1', the data is output without shifting.
従って、エンベロープパワーデータＥＡ１２〜１５の値
か小さいほどシフトダウン量が大きくなる。エンベロー
プパワーデータＢＡ１２〜１５をＰとすると、このシフ
ト回路８０では２Ｐ−１６の演算を行っていることにな
り、上記補間波形データをＲとすると、このシフト回路
８０の出力は２Ｐ−１６：く（１＋Ｍ／２９）：＜Ｒと
なる。この場合がっこ内の１は省略してもよく、そうす
ると乗算回路７０のＢ側の「９」端子入力は「ＯＪとな
る。Therefore, the smaller the value of the envelope power data EA12 to EA15, the larger the downshift amount. If the envelope power data BA12 to BA15 is P, then this shift circuit 80 is performing 2P-16 calculations, and if the above interpolated waveform data is R, the output of this shift circuit 80 is 2P-16: (1+M/29):<R. In this case, the 1 in parentheses may be omitted, and the input to the "9" terminal on the B side of the multiplier circuit 70 becomes "OJ".
このデータシフトダウンにより、エンベローブレベルが
低いほどシフトダウンの割合が大きいので、エンベロー
プ波形は一第３３図に示すように、デイケイ、リリース
等の減衰部分がイクスポーネンシャルな特性となり、自
然界に存在する音にさらに近付けることができる。Due to this data shift down, the lower the envelope level, the greater the shift down ratio, so the envelope waveform becomes an exponential characteristic in which the attenuation portions such as decay and release become exponential characteristics, as shown in Figure 33. This allows you to get even closer to the sound you want.
く系列累算回路９０〉
第３４図は系列累算回路９０を示すらので、１記シフト
回Ｆ！＆８０からの楽音データＳＴＯ〜１５は、イクス
クルシブオアゲート群９００を介して、波形データがマ
イナス値であることを示す波形折返し信号ＦＤｔＪか「
１」のときに、プラスマイナス反転される。この反転後
の楽音データＧＡＯ〜１５は、アダー９０１で、それま
での各系列ごとの累算楽音データＧＣＯ〜１５に累算さ
れ、セレクタ９０６のＡ１１ｌｌ！Ｉに与えられる。上
記アダー９０１のＣ１ｎ１子には、上記波形折返し信号
ＦＤＵが与えられ、波形データがマイナス幀のとき＋１
の補正がなされる。Sequence accumulation circuit 90> Since FIG. 34 shows the sequence accumulation circuit 90, the first shift F! The musical tone data STO~15 from &80 is sent via an exclusive OR gate group 900 to a waveform return signal FDtJ or "
1”, plus/minus is inverted. The inverted musical tone data GAO~15 is accumulated by the adder 901 into the accumulated musical tone data GCO~15 for each series up to that point, and the selector 906 selects A11ll! given to I. The C1n1 child of the adder 901 is given the waveform return signal FDU, and when the waveform data is negative, +1
Corrections are made.
セレクタ９０６のＢ側には、Ａ側の累算楽音データＧＣ
の最上位ビットＧＣ１５と各ビットか同じ値となる１５
ピントのデータと、アダー９０１での累算前の楽音デー
タＯＡの最上位ビットＧＡ１５がＦｉ、Ｊ＝位ビットと
して与えられ、オーバーフローしたときにはプラスの最
大値「０１１・・・１」、アンダーフローしたときには
マイナスの最大値１１００・・・Ｏ」か、このセレクタ
９０６のＢ側より入力され、新たな累算楽音データＧＣ
として出力される。この場合の最上位ビットのｒｏｊ
ｒｌｌは符号ビットである。The B side of the selector 906 contains the accumulated musical tone data GC of the A side.
Each bit has the same value as the most significant bit GC15 of
The most significant bit GA15 of the focus data and the musical tone data OA before accumulation by the adder 901 is given as the Fi, J = bit, and when it overflows, the maximum positive value is "011...1", and the underflow occurs. Sometimes the maximum negative value 1100...O" is input from the B side of this selector 906, and new cumulative musical tone data GC is input.
is output as Roj of the most significant bit in this case
rll is the sign bit.
このオーバーフロー、アンダーフローの検出は以下のよ
うにして行われる。すなわち、ます楽音データＧＡのＭ
、ｈ位ビットＧＡ１５と、それ土での累算楽音データ
ＧＣの最上位ピッｈＧｃ１５とは、イクスクルシブオア
ゲート９０２を介しインバータ９０３１つ出力され、両
データの一致、すなわちｒｏｏ」で一致するときは加算
中、「１１」で一致するときは＄、Ｘ中であることが検
出され、この結果、アンドゲート９０５は開成される。Detection of overflow and underflow is performed as follows. In other words, M of musical tone data GA
, the h-order bit GA15 and the most significant pitch hGc15 of the accumulated musical tone data GC at that time are outputted from one inverter 903 via the exclusive OR gate 902, and when both data match, that is, "roo", During addition, when there is a match at "11", it is detected that $ and X are in progress, and as a result, AND gate 905 is opened.
次いで、アダー９０１での２１算値の累算楽音データＧ
Ｂの最上位ビットＧＢ１５とＥ記楽音データＧＡの最上
位ピントＧＡ１５とは、イクスクルシブオアゲート９０
４に入力され、両データの不一致、すなわち加算中に累
算後の楽音データＱＢのれ上位ヒツトＧＢ１５が「１」
となってオーバーフローとなったこと、又は減算中に累
算後の楽音データＱＢの最上位ピントＧＢ１５か「０」
となってアンダーフローとなったことが検出され、この
検出信号は上記アンドゲート９０５を介して。Next, the cumulative musical tone data G of 21 calculation values in the adder 901
The most significant bit GB15 of B and the most significant focus GA15 of E musical tone data GA are the exclusive OR gate 90.
4, and the two data do not match, that is, the top hit GB15 of the musical tone data QB after accumulation is "1" during addition.
This caused an overflow, or the top focus of the musical tone data QB after accumulation during subtraction was GB15 or "0".
An underflow is detected, and this detection signal is passed through the AND gate 905.
セレクタ９０６にセレクト信号として与えられ、上述し
たようにオーバーフロー時にプラスの最大（Ｉｉ ’
０１１・・・１」、アンダーフロー時にマイナスの最大
値「１００・・・Ｏ」が出力される。It is given to the selector 906 as a select signal, and as mentioned above, the positive maximum (Ii'
011...1", and the maximum negative value "100...O" is output when underflow occurs.
こうして、楽音データの累算値ＱＢかオーバーフロー又
はアンダーフローしても楽音信号の振幅レベルを最大振
幅のまま維持でき、１々別の判定ピントを設けなくてら
済み、データ処理量を少なくすることかできる。In this way, even if the cumulative value QB of musical tone data overflows or underflows, the amplitude level of the musical tone signal can be maintained at its maximum amplitude, and there is no need to set up a separate judgment focus for each, reducing the amount of data processing. can.
セレクタ９０６からの累算楽音データＧ ＣＯ〜１５は
、ランチバッファ９１０に入力される。このラッチバッ
ファ９１０は、８個のランチとセレクタとほぼ同じ機能
を持つ８個の３ステートバンフアとよりなり−この８個
のラッチのうち各々１ａ８￥、ｒｂ群」と名付けられる
４個ずつのう／チで、楽音データの累算を行うものと、
この累算値を出力するものとが交互に切り換えられる。Accumulated musical tone data GCO~15 from selector 906 is input to launch buffer 910. This latch buffer 910 consists of eight 3-state buffers that have almost the same functions as eight launches and a selector. Among these eight latches, there are four latches each named ``1a8\, rb group''. U/C accumulates musical tone data,
The output of this accumulated value is alternately switched.
ランチバッファ９１０かｊｌ ｉｌｌずつあるのは、Ｄ
−Ａ’Ｌ ＩＱ器１００、サウンドシステム１１０に形
成される楽音生成系が４系統あるためであり、この系統
ごとに楽音データか累算出力されていく。D has launch buffer 910 or jl ill.
-A'L This is because there are four systems of musical sound generation systems formed in the IQ device 100 and the sound system 110, and musical sound data is cumulatively output for each system.
この系統は、例えば第１系統はチャンネルＯＨＯ〜３の
（Ａ）（Ｂ）の楽音、第２系統はチャンネルＣ）（４〜
７の（Ａ）（Ｂ）の楽音、第３系統はチャンネルＣＨ８
〜１１の（Ａ）（Ｂ）の楽音、第４系統はチャンネルＣ
Ｈ１２〜１５の（Ａ）（Ｂ）の楽音か割り当てられ、各
チャンネルの楽音データか各系列ごとに累算される。For example, in this system, the first system is the musical tones (A) and (B) of channels OHO to 3, and the second system is the musical tones of channels C) (4 to 3).
7 (A) (B) musical tones, the third system is channel CH8
~11 musical tones (A) and (B), 4th system is channel C
The musical tones (A) and (B) of H12 to H15 are assigned, and the musical tone data of each channel is accumulated for each series.
この系列を決めるのが、上述したアサイメントメモリ回
路３２からの系列データＧＲＯ１１であり、デコーダ９
０７は、この系列データＧ Ｒ０。This series is determined by the series data GRO11 from the assignment memory circuit 32 mentioned above, and the decoder 9
07 is this series data G R0.
１とクロンク信号ＣＫ ８とをクロンク信号ＣＫ ３及
びクロンク信号ＣＫ２の反転信号（第３５図（３））の
タイミングで取り込んでデコードし、ラッチバッファ９
１０の中の累算値を書き込むラッチを順次選択する。こ
れは、第３５図の例であれば、（４）に示すように、各
チャンネルＣＨＯ５１・・・１５についての（Ａ）（Ｂ
）の各タイミングで行われ、シフト回路８０からの（Ａ
）（Ｂ）２つの楽音につき、４チャンネル分ずつ、各系
列ごとに累Ｘ合成されて出力されていくことになる。1 and the clock signal CK8 are fetched and decoded at the timing of the clock signal CK3 and the inverted signal of the clock signal CK2 (FIG. 35 (3)), and the latch buffer 9
The latches in 10 to which the accumulated value is written are sequentially selected. In the example of FIG. 35, as shown in (4), (A) (B) for each channel CHO51...15
) is performed at each timing of (A
) (B) For two musical tones, four channels are cumulatively synthesized for each series and output.
またこの系列データＧＲＯ１１は、セレクタ９０８を介
して、デコーダ９０９に与えられ、デコーダ９０９は、
この系列データＧＲＯ−１とクロ／り信号ＣＫ ８とを
クロック信号ＣＫ ３及びクロｙ ７ （Ｓ号ＣＫ２又
はクロック信号ＣＫ ２の反転信号のタイミングで収り
込んでデコードし、３ステートバッファをコントロール
して、ラッチバッファ９１０の中の累算途中のデータを
読み出すランチを順次選択する。これは、第３５図の例
であれば、（５）に示すように、系列ＧＲＯｂ、ＧＲ１
ｂ、（４２ｂ・・・で示すタイミングである。これに対
し、クロック信号群もセレクタ９０８を介して、デコー
ダ９０９に与えられ−デコーダ９０９は、このクロック
信号群とクロック信号ＣＫ８とをクロック信号ＣＫ ２
のタイミングて取り込んでデコードし、３ステートバン
フアをコントロールして、う／チバンファ９１０の中の
累算値を読み出すランチを１１１次選択する。これは、
第３５図の例であれば、（５）に示すように、各チャン
ネルＣＨＯ１１＝・１５についての系列ＧＲＯａ、ＧＲ
１ａ−０Ｒ２ａ・・・で示すタイミングである。これに
より、第３５図（４）（５）に示す、ランチへの書き込
みタイミングと、ラッチからの読み出しタイミンクとか
一致するう・ソチで累算か行われ、これ以外のランチで
累算楽音データの読み出しが行われる。Further, this series data GRO11 is given to a decoder 909 via a selector 908, and the decoder 909
This series data GRO-1 and the clock signal CK8 are converged and decoded at the timing of the clock signal CK3 and the clock signal CK2 (S signal CK2 or the inverted signal of the clock signal CK2) to control the 3-state buffer. Then, the launches for reading out the data in the middle of accumulation in the latch buffer 910 are sequentially selected.In the example of FIG.
b, (42b . 2
It is taken in and decoded at the timing of , controls the 3-state buffer, and selects the 111th launch for reading out the accumulated value in the buffer 910 . this is,
In the example of FIG. 35, as shown in (5), the series GROa, GR for each channel CHO11=・15
The timings are indicated by 1a-0R2a... As a result, the accumulation is performed at the locations where the timing of writing to the lunch and the timing of reading from the latch match, as shown in (4) and (5) in FIG. Reading is performed.
ラッチバッファ９１０からの楽音データＧＣは、ランチ
９１１を介してＤ−Ａ変換器１００に出力される。この
うｌチリ１１へのラッチは、上記第３５図（５）の系列
ＧＲＯａ、ＧＲ１ａ、ＧＲ２ａ・・・で示すタイミング
と同じタイミングで行われ、第３５図（７）に示すよう
に、各系列ごとの楽音データかａ群のランチ、ｂ群のラ
ッチで交互に出力されていく、なお、第３５図（６）に
示すようなワンショットが、システムクロック発生器１
０よりラッチバッファ９１０に与えられ、ａ群のう／す
とｂ群のラッチとが交互にリセットされる。Musical tone data GC from the latch buffer 910 is output to the DA converter 100 via the launch 911. This latching to the back 11 is performed at the same timing as shown in the series GROa, GR1a, GR2a, etc. in FIG. 35 (5) above, and each series is latched as shown in FIG. 35 (7). Note that the one-shot as shown in FIG.
0 to the latch buffer 910, and the latches of group a and the latches of group b are alternately reset.
また、ラッチ９１１はキーアサイナ回路３０からのＤ−
Ａゲート信号によってリセットされる。Furthermore, the latch 911 receives the D- from the key assigner circuit 30.
It is reset by the A gate signal.
本発明は上記実施例に限定されず、本発明の趣旨を逸脱
しない範囲で種々変更可能である０例えば、選択される
（Ａ）（Ｂ）２つの楽音の組み合わせは音色スイッチ２
によらず、テンキーにより１２８音色のうち任意のもの
を選択してもよい。The present invention is not limited to the above embodiments, and can be modified in various ways without departing from the spirit of the present invention.For example, the combination of two musical tones (A) and (B) selected is
However, any one of the 128 tones may be selected using the numeric keypad.
またタッチデータＴｏは、押鍵の遅速を示す押鍵速度に
応じたデータとしてもよい、この場合、各キーのブレー
ク接点のオンからメーク接点のオンまでの時間をタッチ
データ′「Ｏとすればよい、さらに、波形データ伸長補
間回ＦｉＰｔ５０の出力端に乗算器を設け、これに時間
変化するパラメータ信号を乗算データとして与え、（Ａ
）（Ｂ）２つの楽］の肛み付けを楽音の放音経過に従っ
て変化させ、身長に応じて（Ａ）（Ｂ）両楽音の組み合
わせ状態を変えてもよい、この場合、クロック信号ＣＫ
３の前半と後半とで異なるパラメータ信号を与え、さら
にこれを１６チヤンネル分与えることになる。In addition, the touch data To may be data corresponding to the key pressing speed indicating the slow speed of the key pressing.In this case, if the time from turning on the break contact of each key to turning on the make contact is the touch data 'O', Furthermore, a multiplier is provided at the output end of the waveform data expansion and interpolation circuit FiPt50, and a time-varying parameter signal is applied to this as multiplication data.
) (B) Two musical tones] may be changed according to the sound emission progress of the musical tones, and the combination of both musical tones (A) and (B) may be changed depending on the height. In this case, the clock signal CK
Different parameter signals are given to the first half and second half of 3, and these are given for 16 channels.
５光明の効果１
以−Ｆ詳述したように本発明によれば、１の発音指示に
応じて、任意の組み合わせで選択した各波形を、共通の
読み出しステップで時分割処理により読み出して累算合
成したり、上記選択した各波形を、共通の読み出しステ
ップで時分割処理により読み出し、別々にエンベロープ
制御して累算合成するようにしたから、１の発音指示に
応じて読み出される２以上の波形を任意の組みきわせに
することかでき、またこの組み合わされる各波形を別マ
にエンベロープ制御して、生成される楽音の放音開始か
ら放音終了までの楽音内容を変化させることができ、生
成される楽音を多種多様に変化させることができる等の
効果を奏する。5 Effect of Light 1 As described in detail below, according to the present invention, each waveform selected in an arbitrary combination is read out and accumulated by time-sharing processing in a common readout step in response to the sound generation instruction in 1. The above-mentioned selected waveforms are read out by time-sharing processing at a common readout step, and the envelopes are controlled separately for cumulative synthesis, so two or more waveforms can be read out in response to one sound generation instruction. can be combined in any combination, and each combined waveform can be envelope-controlled separately to change the content of the musical sound generated from the start of the sound emission to the end of the sound emission. This provides effects such as being able to vary the generated musical tones in a wide variety of ways.
第１図は本発明の全体回路図であり、第２図は第１図及
び第４図の各部におけるタイムチャート。
図であり一第３図はＲＯＭ２０の記憶内容を示す図であ
り、第４図はキーアサイナ回路３０の回路図であり、第
５（２１はＣＰ’Ｕ３００のアドレスデータとＲＯＭ２
０のアドレスデータの対応関係を示す図であり、第６図
はアサイメントメモリ３２０の記憶内容を示す図であり
、第７図は周波数ナンバ累算器４０の回路図であり、第
８図は波形データの読み出し状態を示す図であり、第９
図は周波数ナンバ累！＠ＦＡ内容を示す図であり、第１
０図は波形データ伸長補間回路５０の回路図であり、第
１１図は波形データの半波差分のサンプル値と読み出し
タイミングとの対応関係を示す図であり、第１２図は波
形データのサンプル値と補間値を示す図であり、第１３
図は波形データＲＤの内容を示す図であり、第１４図は
波形データの差分データＲＤＯ〜５を伸長した内容を示
す図であり、第１５図は差分マンティッサデータＲＤか
ら変換差分マンティッサデータＲＧへの変換内容を示す
図であり、第１６図は周波数ナンバ累３Ｅ 値の小数部
分の上位ビットＦＡ９〜１１と差分データの層重データ
ＩＭＯ〜２と波形データのサンプル値の補間内容との関
係を示す図であり、第１７図はエンベロープ発生器６０
の回路図であり、第１８図はエンベロープスピードデー
タ伸長回路６００の回路図であり、第１９図はシフト係
数制御回路６１０の回路図であり、第２０図はフェース
制御回路６３０の回路図であり、第２１図はシンアウト
回′路６２０の回路図であり、第２２図は伸長したエン
ベロープスピードデータＥＳＥの内容を示す図であり、
第２３図はアタック時におけるエンベローズ累算（ｉＭ
ＥＡのエンベロープパワーデータＥＡ１２〜１５と伸長
エンベロープスピードデータＥＳＥ （ＳＳ）との関係
を示す図であり、第２４図はエンベロープ累算値ＥＡの
内容を示す図であり、第２５図はエンベローズ累算（ａ
ＥＡに応じたエンベロープ波形を示す図であり、第２６
図はエンベロープフエースを示す図であり、第２７図は
ラッチ群６５２に記憶されるフェーズ値ＰＨを示す図で
あり、第２８図はフェース制御回路６３０におけるフェ
ーズ値の変換内容を示す図であり、第２９図はシンアウ
ト回路６２０の各部のタイムチャート図であり、第３０
図はシンアウト（ラッチ群６５０へのラッチの間引き）
によるエンベロープ累３Ｌ値ＥＡの累算タイミングを示
す図であり、第３１図は乗算回路７０の回路図であり、
第３２図はシフト回路８０の回路図であり、第３３図は
シフト回路８０によるエンベロープ波形の修正内容を示
す図であり、第３４図は系列累算回路９ｏの回路図であ
り、第３５図は系列累算回路９ｏの各部のタイムチャー
ト図である。
２０・・・ＲＯＭ、３０・・・キーアサイナ回路、３１
・・ＲＯＭアドレス制御回路、３２・・・アサイメント
メモリ回路、４０・・・周波数ナンバ累算器、５ｏ・・
・波形データ伸長補間回路、６０・・・エンベロープ発
生器、７０・・・乗算回路、８０・・・シフト回路、９
゜・・系列累算回路、３００・・・ＣＰ ｔＪ、３２０
・・・アサイメントメモリ、６００・・・エンベロープ
スピードデータ伸長回路、６１０・・・シフ１ル係数制
御回路、６２０・・・シンアウト回路、６３０・・・フ
ェース制御回路。FIG. 1 is an overall circuit diagram of the present invention, and FIG. 2 is a time chart of each part of FIGS. 1 and 4. 3 is a diagram showing the storage contents of the ROM 20, FIG. 4 is a circuit diagram of the key assigner circuit 30, and the fifth (21 is the address data of the CP'U 300 and
6 is a diagram showing the storage contents of the assignment memory 320, FIG. 7 is a circuit diagram of the frequency number accumulator 40, and FIG. 8 is a diagram showing the correspondence of address data of 0. FIG. 9 is a diagram showing a read state of waveform data;
The figure shows the frequency numbers! It is a diagram showing the contents of @FA, and the first
0 is a circuit diagram of the waveform data expansion interpolation circuit 50, FIG. 11 is a diagram showing the correspondence between sample values of half-wave differences of waveform data and read timing, and FIG. 12 is a diagram showing the correspondence between sample values of waveform data and read timing. This is a diagram showing interpolated values, and the 13th
The figure shows the contents of the waveform data RD, FIG. 14 shows the expanded contents of the waveform data difference data RDO~5, and FIG. 15 shows the converted difference Mantissa data RD. Fig. 16 is a diagram showing the contents of conversion to sub data RG, and Fig. 16 is the interpolation contents of the upper bits FA9 to 11 of the decimal part of the frequency number cumulative 3E value, the layered data IMO to 2 of the difference data, and the sample value of the waveform data. FIG. 17 is a diagram showing the relationship between the envelope generator 60 and FIG.
18 is a circuit diagram of the envelope speed data expansion circuit 600, FIG. 19 is a circuit diagram of the shift coefficient control circuit 610, and FIG. 20 is a circuit diagram of the face control circuit 630. , FIG. 21 is a circuit diagram of the thin-out circuit 620, and FIG. 22 is a diagram showing the contents of the expanded envelope speed data ESE.
Figure 23 shows the envelope accumulation (iM
24 is a diagram showing the relationship between envelope power data EA12 to EA15 of EA and expanded envelope speed data ESE (SS), FIG. 24 is a diagram showing the contents of envelope cumulative value EA, and FIG. 25 is a diagram showing the contents of envelope cumulative value EA. Calculation (a
It is a diagram showing an envelope waveform according to the EA, and the 26th
27 is a diagram showing the phase value PH stored in the latch group 652, and FIG. 28 is a diagram showing the conversion contents of the phase value in the face control circuit 630. FIG. 29 is a time chart diagram of each part of the thin-out circuit 620, and the 30th
The figure shows thinning out (thinning of latches to latch group 650)
31 is a diagram showing the accumulation timing of the envelope cumulative 3L value EA according to FIG.
FIG. 32 is a circuit diagram of the shift circuit 80, FIG. 33 is a diagram showing how the envelope waveform is modified by the shift circuit 80, FIG. 34 is a circuit diagram of the series accumulation circuit 9o, and FIG. is a time chart diagram of each part of the series accumulation circuit 9o. 20... ROM, 30... Key assigner circuit, 31
ROM address control circuit, 32... Assignment memory circuit, 40... Frequency number accumulator, 5o...
・Waveform data expansion interpolation circuit, 60... Envelope generator, 70... Multiplication circuit, 80... Shift circuit, 9
゜...Series accumulation circuit, 300...CP tJ, 320
...Assignment memory, 600...Envelope speed data expansion circuit, 610...Schiff 1 coefficient control circuit, 620...Thin out circuit, 630...Face control circuit.
Claims (1)
択する波形選択手段と、 楽音の発音の指示を行う発音指示手段と、 この発音指示手段の１つの指示に応じて、上記波形選択
手段で選択された各波形を、共通の読み出しステップで
時分割処理により読み出す波形読出手段と、 この波形読出手段により読み出された各波形を累算合成
する合成手段とを備えたことを特徴とする楽音波形生成
装置。 ２、複数種類の楽音波形を記憶する波形記憶手段と、 この波形記憶手段より２以上の波形を任意の組合せで選
択する波形選択手段と、 楽音の発音の指示を行う発音指示手段と、 この発音指示手段の１つの指示に応じて、上記波形選択
手段で選択された各波形を、共通の読み出しステップで
時分割処理により読み出す波形読出手段と、 この波形読出手段により読み出された各波形を別々にエ
ンベロープ制御するエンベロープ制御手段と、 このエンベロープ制御手段によりエンベロープ制御され
た各波形を累算合成する合成手段とを備えたことを特徴
とする楽音波形生成装置。 ３、上記波形選択手段は、音色、音高、発音操作の強弱
又は遅速、音量、テンポ、リズム、エフェクト、の内容
に応じて、上記２以上の波形の組み合わせを変えるもの
であることを特徴とする請求項１又は２記載の楽音波形
生成装置。 ４、上記波形選択手段は、上記波形記憶手段に上位アド
レスデータを与え、上記波形読出手段は、上記波形記憶
手段に下位アドレスデータを与えるものであることを特
徴とする請求項１又は２記載の楽音波形生成装置。[Claims] 1. Waveform storage means for storing a plurality of types of musical sound waveforms; waveform selection means for selecting any combination of two or more waveforms from the waveform storage means; and a sound generator for instructing the production of musical tones. an instruction means; a waveform readout means for reading each waveform selected by the waveform selection means by time-sharing processing in a common readout step in response to one instruction of the sound generation instruction means; 1. A musical sound waveform generating device comprising: a synthesizing means for accumulatively synthesizing each of the generated waveforms. 2. Waveform storage means for storing a plurality of types of musical sound waveforms; waveform selection means for selecting any combination of two or more waveforms from the waveform storage means; pronunciation instruction means for instructing the production of musical tones; waveform reading means for reading out each waveform selected by the waveform selection means by time-sharing processing in a common readout step in response to one instruction from the instruction means; What is claimed is: 1. A musical sound waveform generation device comprising: an envelope control means for performing envelope control on the envelope; and a synthesis means for cumulatively synthesizing each waveform whose envelope has been controlled by the envelope control means. 3. The waveform selection means is characterized in that the combination of the two or more waveforms is changed depending on the contents of the tone, pitch, strength or slowness of the sound production operation, volume, tempo, rhythm, and effects. The musical sound waveform generating device according to claim 1 or 2. 4. The waveform selecting means provides upper address data to the waveform storage means, and the waveform reading means provides lower address data to the waveform storage means. Musical sound waveform generator.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334937A JPH02179699A (en) | 1988-12-30 | 1988-12-30 | Musical sound waveform generating device |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334937A JPH02179699A (en) | 1988-12-30 | 1988-12-30 | Musical sound waveform generating device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8311122A Division JP2798913B2 (en) | 1996-11-21 | 1996-11-21 | Musical tone waveform generating apparatus and musical tone waveform generating method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02179699A true JPH02179699A (en) | 1990-07-12 |
Family
ID=18282899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334937A Pending JPH02179699A (en) | 1988-12-30 | 1988-12-30 | Musical sound waveform generating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02179699A (en) |
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