JPS6035116Y2 - Musical sound waveform processing device for electronic musical instruments - Google Patents

Description

【考案の詳細な説明】 本考案は複数の発音チャンネルに対応する各時分割タイ
ムスロットを設定し、各発音チャンネルの楽音波形振幅
値を繰り返し計算し発音する電子楽器の楽音波形処理装
置に関するものである。[Detailed description of the invention] The present invention relates to a musical sound waveform processing device for an electronic musical instrument that sets each time-division time slot corresponding to a plurality of sounding channels and repeatedly calculates the musical sound waveform amplitude value of each sounding channel to produce sound. be.

近年、デジタル技術を利用した電子楽器が各種提案され
ている。In recent years, various electronic musical instruments using digital technology have been proposed.

これは従来のアナログ技術を利用した電子楽器と比較し
て楽音波形、エンベロープ波形９周波数制御の任意性に
すぐれており、また、デジタル回路が集積回路に適する
から、回路の信頼性が上がり回路規模の小形化に適する
。Compared to electronic musical instruments that use conventional analog technology, this has superior arbitrariness in controlling musical sound waveforms and envelope waveforms (9 frequencies).Also, since digital circuits are suitable for integrated circuits, circuit reliability and circuit scale are improved. Suitable for downsizing.

しかし、回路規模の小形化のために発音チャンネルを設
け、同時に発音できる鍵の数を１０〜１５に制限してい
るが、音色系列たとえばフルート系、ストリング系、リ
ード系等毎に別々の音としてとり出すために一般に（音
色系列数）×（発音チャンネル数）の楽音波形記憶部を
必要とする。However, in order to reduce the size of the circuit, a sound generation channel is provided and the number of keys that can be played simultaneously is limited to 10 to 15, but each tone type, such as flute, string, reed, etc., is created as a separate sound. In general, (number of timbre series) x (number of sound generation channels) musical waveform storage units are required to retrieve the tone.

しかし、そのために数十個の楽音波形記憶部を設けるこ
とは回路の小形化の妨げとなっている。However, the provision of several dozen tone waveform storage sections for this purpose hinders the miniaturization of the circuit.

最近デジタルオルガンシステムの中で特異なものとして
、時分割されたｔｘなる時間に波形振幅値を逆フーリエ
変換により計算するものがある。One of the unique recent digital organ systems is one that calculates waveform amplitude values at time-divided times tx by inverse Fourier transform.

時間ｔｘはさらに１ｅａのタイムスロットに分れ、各タ
イムスロットにおいて第１高調波から第１槁調波までを
それぞれ計算するものである。The time tx is further divided into time slots of 1ea, and in each time slot, the first harmonic to the first harmonic are respectively calculated.

この方法によれば前者に比較すれば構成は非常に簡単化
するが、チャンネル内のタイムスロットをさらに高調波
数（たとえば１６）に分割するため時分割周波数を高く
とることが必要である。Although this method greatly simplifies the configuration compared to the former method, it is necessary to set a high time division frequency because the time slots within the channel are further divided into harmonic numbers (for example, 16).

従って時分割周波数に関しては処理が複雑となる。Therefore, processing regarding time division frequencies becomes complicated.

これは根本的には計算法に起因するものであるから、本
考案者らは本出願人の既提案による関数を用いた計算法
を適用することにより、複数の発音チャンネルに対応し
た時分割タイムスロットを設けるだけで、さらに分割す
る必要がないから低い時分割周波数で処理することが可
能となり、しかもこの発音チャンネルに対応する時分割
タイムスロットに同期して楽音波形計算やエンベロープ
付加を行ないそのまま発音しうるから楽音波形記憶部を
簡単化できることが分った。This is fundamentally due to the calculation method, so the present inventors applied a calculation method using the function proposed by the applicant to create a time-sharing time that corresponds to multiple pronunciation channels. By simply providing slots, there is no need for further division, so processing can be performed at a lower time-division frequency.Moreover, musical waveform calculations and envelope additions are performed in synchronization with the time-division time slot corresponding to this sound generation channel, and sound is generated as is. It turns out that the tone waveform storage section can be simplified because it can be done.

本考案の目的は複数の発音チャンネルの楽音波形振幅値
を得るための波形計算およびエンベロープ付加を簡略化
した電子楽器の楽音波形処理装置を提供することである
。An object of the present invention is to provide a musical sound waveform processing device for an electronic musical instrument that simplifies waveform calculation and envelope addition for obtaining musical sound waveform amplitude values of a plurality of sound generation channels.

前記目的を達成するため、本考案の電子楽器楽音波形処
理装置は上鍵盤、下鍵盤９足鍵盤を含む複数の鍵盤を有
する電子楽器において、該鍵盤の鍵の数に対応した第１
の時分割タイムスロットで鍵の押鍵、離鍵に対応したキ
ーコード信号を発生する手段、該キーコード信号発生手
段によって得られたキーコード信号を同時発音数に対応
する第２の時分割タイムスロットでキーコード信号を発
生する時分割数変更手段、該時分割数変更手段からのキ
ーコード信号より鍵の押鍵信号、離鍵信号および同期発
音数以上の押鍵に対応する信号を発生する鍵情報発生手
段、エンベロープにおけるアタック状態、サスティン状
態、リリース状態に対応する各定数を第２の時分割タイ
ムスロットで累積加算する手段、前記鍵情報発生手段に
よって得られた押鍵信号、離鍵信号、同時発音数以上の
押鍵に対応する信号および前記累積加算手段からの出力
信号により前記累積加算する各アタック状態、サスティ
ン状態、リリース状態の各定数を切換える手段、および
前記累積加算手段からの出力信号を読出アドレス信号と
してエンベロープ信号を読出すエンベロープレベル記憶
手段を具えたことを特徴とするものである。In order to achieve the above object, the electronic musical instrument musical sound waveform processing device of the present invention is used in an electronic musical instrument having a plurality of keyboards including an upper keyboard and a lower keyboard with 9 keys.
means for generating key code signals corresponding to key presses and key releases in time-division time slots; A time division number changing means for generating a key code signal in a slot, and generating a key press signal, a key release signal, and a signal corresponding to a key press exceeding the number of synchronous polyphonic sounds from the key code signal from the time division number changing means. key information generating means; means for cumulatively adding each constant corresponding to the attack state, sustain state, and release state in the envelope in a second time division time slot; a key press signal and a key release signal obtained by the key information generating means; , means for switching each constant of each of the attack state, sustain state, and release state to be cumulatively added based on a signal corresponding to a key depression of more than the number of simultaneous pronunciations and an output signal from the cumulative addition means, and an output from the cumulative addition means. The present invention is characterized in that it includes envelope level storage means for reading the envelope signal using the signal as a read address signal.

本考案を適用した電子楽器の概要は楽音波形を複数の区
間に分け、各区間を関数によって近似し近似パラメータ
を記憶回路から発音チャンネルに応じた時分割タイムス
ロットで読み出し、近似計算により楽音合成波形を得て
直ちに発音しうるものである。The outline of an electronic musical instrument to which this invention is applied is that a musical sound waveform is divided into multiple sections, each section is approximated by a function, the approximation parameters are read out from a storage circuit in time-division time slots according to the sound generation channel, and the musical tone synthesized waveform is created by approximation calculation. It is something that can be pronounced immediately after getting it.

第１図は本考案を適用した電子楽器の全体説明図である
。FIG. 1 is an overall explanatory diagram of an electronic musical instrument to which the present invention is applied.

同図において鍵盤回路１０１からのキースイッチのオン
オフ情報はキーアサイナ１０２に与えられ、オン状態の
キースイッチに対して発音チャンネルがそれぞれ割り当
てられ、該キースイッチに対応するキーコードはキーア
サイナ内に一時記憶される。In the figure, key switch on/off information from a keyboard circuit 101 is given to a key assigner 102, a sound generation channel is assigned to each key switch in the on state, and a key code corresponding to the key switch is temporarily stored in the key assigner. Ru.

キーアサイナ１０２からは占有された発音チャンネルに
応じてエンベロープアドレス信号ＥＡがエンベロープレ
ベル記憶回路１０３に送られる。An envelope address signal EA is sent from the key assigner 102 to an envelope level storage circuit 103 in accordance with the occupied sound generation channel.

またキーアサイナ１０２からは記憶されたキーコードが
時分割されキーコード信号ＫＥＣとしてアドレス発生回
路１０４および累算回路１１３に送られる。Further, the stored key code is time-divided and sent from the key assigner 102 to the address generation circuit 104 and the accumulation circuit 113 as a key code signal KEC.

エンベロープレベル記憶回路１０３はキーアサイナ１０
２内のエンベロープ制御部からのエンベロープアドレス
ＥＡにより各チャンネル毎のエンベロープレベルを読み
出し、エンベロープレベル信号ＥＶＬ工として乗算器１
０５に与える。Envelope level storage circuit 103 is key assigner 10
The envelope level for each channel is read out using the envelope address EA from the envelope control unit in the multiplier 1 as an envelope level signal EVL.
Give it to 05.

アドレス発生回路１０４は各音階毎に発生したアドレス
信号をキーアサイナ１０２からのキーコード信号ＫＥＣ
により選択し、アドレスコードＡＤＣとして一時記憶回
路１０７および波形計算回路１１２に与える。The address generation circuit 104 converts the address signal generated for each scale into a key code signal KEC from the key assigner 102.
, and provides it to the temporary storage circuit 107 and the waveform calculation circuit 112 as the address code ADC.

一方、音色選択スイッチ１０８のオンオフ状態は音色制
御回路１０９により検知され、該状態が変化した時に楽
音波形を決定するパラメータである波形データが波形デ
ータ記憶回路１１０より読み出され、音色選択スイッチ
１０８の状態に応じて加算され、合成波形データを計算
し、転送制御回路１１１に制御されて一時記憶回路１０
７に書き込まれる。On the other hand, the on/off state of the timbre selection switch 108 is detected by the timbre control circuit 109, and when the state changes, waveform data, which is a parameter that determines the musical sound waveform, is read out from the waveform data storage circuit 110, and the timbre selection switch 108 is activated. It is added according to the state, calculates composite waveform data, and is controlled by the transfer control circuit 111 and stored in the temporary storage circuit 10.
7 is written.

一時記憶回路１０７に書き込まれた合成波形データはア
ドレスコードＡＤＣにより読み出され、乗算器１０６に
送られる。The composite waveform data written in the temporary storage circuit 107 is read out by the address code ADC and sent to the multiplier 106.

乗算器１０５では音色選択スイッチ１０Ｂの変化時のタ
ブレットエンベロープ信号ＴＢＥとエンベロープレベル
信号ＥＶＬ１が乗算される。The multiplier 105 multiplies the tablet envelope signal TBE when the tone selection switch 10B changes by the envelope level signal EVL1.

乗算器１０５の出力エンベロープレベル信号ＥＶＬ、は
乗算器１０６において合成波形データと乗算されて波形
計算回路１１２に送られる。The output envelope level signal EVL of the multiplier 105 is multiplied by composite waveform data in the multiplier 106 and sent to the waveform calculation circuit 112.

なおタブレットエンベロープ信号ＴＢＥは転送制御回路
１１１において作り出される。Note that the tablet envelope signal TBE is generated in the transfer control circuit 111.

波形計算回路１１２では合成波形データとアドレスコー
ドＡＤＣにより合成波形の振幅値が計算され、時分割波
形として累算回路１１３に与えられる。The waveform calculation circuit 112 calculates the amplitude value of the composite waveform using the composite waveform data and the address code ADC, and provides it to the accumulation circuit 113 as a time-division waveform.

累算回路１１３は各発音チャンネル、各音色系列毎に計
算され、時分割された波形を同一音色系列毎に各チャン
ネルの波形を加算し、各音色系列のラッチ回路およびＤ
Ａ変換回路１１４〜１１８でラッチし、ＤＡ変換してア
ナログ信号とする。The accumulation circuit 113 adds the waveforms calculated and time-divided for each sound generation channel and each tone color series to the waveforms of each channel for each same tone color series, and adds the waveforms of each channel to the latch circuit and D of each tone color series.
The signals are latched by A conversion circuits 114 to 118 and subjected to DA conversion into analog signals.

アナログ信号となった各音色系列毎の楽音波形信号は音
響装置（図示していない）を通じて発音される。The musical sound waveform signals for each tone color series, which have become analog signals, are produced through a sound device (not shown).

以下各回路の構成と動作の詳細を述べる。The details of the configuration and operation of each circuit will be described below.

第２図は第１図の鍵盤回路１０１の詳細説明図である。FIG. 2 is a detailed explanatory diagram of the keyboard circuit 101 shown in FIG.

同図において、鍵盤の構成はアッパマニュアル４糟、ロ
アマニュアル４糟、ペダル１遍とする。In the figure, the keyboard has four upper manual keys, four lower manual keys, and one pedal.

鍵盤のキースイッチは各々一端をサンプリングシフトレ
ジスタ、すなわちアッパマニュアルシフトレジスタ２０
１．ロアマニュアルシフトレジスタ２０２．ペダルシフ
トレジスタ２０３に接続され他端は論理レベル°“１°
゛に接する。Each key switch on the keyboard has one end connected to a sampling shift register, that is, an upper manual shift register 20.
1. Lower manual shift register 202. It is connected to the pedal shift register 203 and the other end is at logic level °“1°
be in contact with ゛.

各サンプリングシフトレジスタはクロックＣＬ２により
各キースイッチのオンオフ状態を、オンを“１゛、オフ
を°“０“とじて並列入力し、ＣＬ３により直列シフト
する。Each sampling shift register inputs the on/off state of each key switch in parallel with the clock CL2, with "1" being on and "0" being off, and serially shifted by CL3.

各シフトレジスタ２０１゜２０２．２０３は縦続接続さ
れ、アッパマニュアルシフトレジスタ２０１から得られ
るキースイッチのオンオフ状態の時分割多重化信号ＴＤ
Ｋ、はクロックＣＬｌでシフトし１２２Ｊｆより構成す
る遅延シフトレジスタ２０４において、時分割の１周期
だけ遅延され、遅延時分割多重化信号ＴＤＫ２が得られ
る。The shift registers 201, 202, and 203 are connected in cascade, and the time division multiplexed signal TD of the on/off state of the key switch obtained from the upper manual shift register 201.
K is shifted by a clock CLl and delayed by one time division cycle in a delay shift register 204 composed of 122Jf, thereby obtaining a delayed time division multiplexed signal TDK2.

キースイッチの時分割多重化信号ＴＤＫ□と遅延時分割
多重化信号ＴＤＫ２は排他的ＯＲゲート２０５によりキ
ースイッチのオンオフ状態の変化が摘出され、該鍵のタ
イミングにおいてキースイッチのキーコードがバッファ
メモリＦＩＦＯ２０７に書き込まれる。The time-division multiplexed signal TDK□ of the key switch and the delayed time-division multiplexed signal TDK2 are extracted by an exclusive OR gate 205 to detect the change in the on/off state of the key switch, and at the timing of the key, the key code of the key switch is stored in the buffer memory FIFO 207. will be written to.

キーコードはキーコード発生器２０６により与えられる
。The key code is provided by key code generator 206.

該タイミングにおいて同時に鍵の新たなオンオフ信号（
オンは“１゛。At the same time, a new on/off signal for the key (
On is “1゛.

オフは“０゛）もＦＩＦＯメモリ２０７に書き込まれる
。When off, “0”) is also written to the FIFO memory 207.

第３図はキーコード発生器２０６の詳細説明図である。FIG. 3 is a detailed explanatory diagram of the key code generator 206.

同図において、クロック発生器３０１からのクロックＣ
ＬＩはカウンタ３０２，３０３゜３０４により計数され
、計数値はそれぞれ加算器３０５．３０６，３０７を介
してノートコードＮＴＣ、オクターブコードＯＴＣ，ボ
ード（鍵盤）コードＢＤＣとして出力する。In the figure, a clock C from a clock generator 301
The LI is counted by counters 302, 303, and 304, and the counted values are output as note code NTC, octave code OTC, and board (keyboard) code BDC via adders 305, 306, and 307, respectively.

また計数値の論理条件によりクロックＣＬ２．ＣＬ３を
作る。Also, depending on the logical condition of the count value, the clock CL2. Make CL3.

第４図は第３図におけるクロックＣＬ１とそのタイムス
ロット、またＣＬ ｌより作られたＣＬ ２ 。FIG. 4 shows the clock CL1 and its time slot in FIG. 3, and CL2 created from CL1.

ＣＬ３、および４ビツト（ｌ〜１２）のＮＴＣ，３ビツ
ト（１〜５）のＯＴＣ，２ビツト（ｌ〜３）のＢＴＣの
１例およびノートコードとオクターブコードの波形を示
したものである。This figure shows an example of CL3, 4-bit (1-12) NTC, 3-bit (1-5) OTC, 2-bit (1-3) BTC, and the waveforms of the note code and octave code.

第５図は本考案の要部となる第１図のキーアサイナ１０
２の詳細説明図であり、第７図はその動作を示すタイム
チャートである。Figure 5 shows the key assigner 10 of Figure 1, which is the main part of the present invention.
2, and FIG. 7 is a time chart showing its operation.

同図において、クロック発生器５０１からのクロックＣ
Ｌ４はチャンネルカウンタ５０２に与えられる。In the figure, a clock C from a clock generator 501
L4 is provided to channel counter 502.

チャンネルカウンタ５０２は５段の１７進カウンタと１
段の２進カウンタより戒り、クロックＣＬ４を計数する
。The channel counter 502 is a 5-stage hexadecimal counter and 1
The clock CL4 is counted by the binary counter in the second stage.

１７進カウンタの計数値（０〜１６）は＋１加算器５０
３を介してチャンネルコードＣＨＣ（１〜１７）とし、
１７進カウンタの上位２ビツトは＋１加算器５０４で＋
１加算されてチャンネルエリアコードＣＡＣを得る。The count value (0 to 16) of the hexadecimal counter is +1 adder 50
3 to the channel code CHC (1 to 17),
The upper two bits of the hexadecimal counter are +1 added by the +1 adder 504.
1 is added to obtain the channel area code CAC.

またチャンネルカウンタ５０２の出力とチャンネルエリ
アコードＣＡＣよりブロックコードＢＬＣを得る。Further, a block code BLC is obtained from the output of the channel counter 502 and the channel area code CAC.

ＦＩＦＯメモリ２０７からのキーコードＢＤＣ２ビット
は比較回路５０５においてチャンネルエリアコードＣＡ
Ｃと比較され、一致する時、一致信号によりＡＮＤゲー
ト５０６，５０７，５０８を開く。The key code BDC 2 bits from the FIFO memory 207 are converted into the channel area code CA in the comparator circuit 505.
C and when they match, AND gates 506, 507, and 508 are opened by the match signal.

発白チャンネルはアッパマニュアル８．ロアマニュアル
８．ペダル１の計１７個であり、チャンネルカウンタ５
０２でこのチャンネルの番号を計数している。Upper manual 8. Whitening channel. Lower manual 8. There are a total of 17 pedals, 1 pedal, and 5 channel counters.
The number of this channel is counted at 02.

またチャンネルエリアコードＣＡＣは各鍵盤毎の発音チ
ャンネルを区別する。Further, the channel area code CAC distinguishes the sound generation channel for each keyboard.

コードシフトレジスタ５０９は１７段より構成され、各
段が発音チャンネルに対応している。The code shift register 509 has 17 stages, each stage corresponding to a sound generation channel.

以ＴＦＩＦＯメモリ２０７の出力のオンオフ信号が“°
１′′と“０゛の場合に分は動作を説明する。From now on, the output on/off signal of the TFIFO memory 207 is “°
The operation will be explained in the case of 1'' and 0''.

まずＦＩＦＯメモリ２０７の出力のうちオンオフ信号が
“１゛のとき、該当するチャンネルエリアにおいてＡＮ
Ｄゲート５０７の出力“１９９はＡＮＤゲート５１０に
与えられる。First, when the on/off signal of the output of the FIFO memory 207 is "1", the AN
The output “199” of D gate 507 is applied to AND gate 510.

またコードシフトレジスタ５０９の出力コードが零の時
、すなわち該チャンネルにおいてキーコードが書き込ま
れてなく空きアドレスの場合、比較回路５１１からの非
占有信号がＡＮＤゲート５１０に与えられ、該Ｎ■アゲ
ート１０は出力４４１ Ｎを選択ゲート回路５１２に与
え、該回路５１２はＡＮＤゲート５０６からのキーコー
ドを選択し、コードシフトレジスタ５０９に与える。Further, when the output code of the code shift register 509 is zero, that is, when the key code is not written in the channel and the address is empty, the unoccupied signal from the comparator circuit 511 is applied to the AND gate 510, and the N provides output 441 N to selection gate circuit 512 which selects the key code from AND gate 506 and provides it to code shift register 509.

該コードシフトレジスタ５０９はクロックＣＬ４でシフ
トし、書き込まれたキーコードはＡＮＤゲート５１３９
選択ゲート回路５１２を介して循環する。The code shift register 509 is shifted by the clock CL4, and the written key code is sent to the AND gate 5139.
It circulates through the selection gate circuit 512.

またコードシフトレジスタ５０９の出力はキーコード信
号ＫＥＣとして出力する。Further, the output of the code shift register 509 is output as a key code signal KEC.

オン状態のキースイッチがオフ状態になると、エンベロ
ープ係数が零になりレベル零信号ＬＥＶＱにより該キー
スイッチの占有していた発音チャンネルに対応するタイ
ムスロットでＡＮＤゲート５１３が閉じられ、キーコー
ドのループが断たれ該キーコードを消去する。When a key switch that is on is turned off, the envelope coefficient becomes zero, and the zero level signal LEVQ closes the AND gate 513 in the time slot corresponding to the sound generation channel occupied by the key switch, and the key code loop is closed. The key code is deleted.

次にＦＩＦＯメモリ２０７の出力のうちオンオフ信号が
“０パのとき、ＦＩＦＯメモリ２０７からのキーコード
は該当するチャンネルエリアにおいて、ＡＮＤゲート５
０６を介して比較回路５１４に与えられる。Next, when the on/off signal of the output of the FIFO memory 207 is “0”, the key code from the FIFO memory 207 is input to the AND gate 5 in the corresponding channel area.
06 to the comparison circuit 514.

またＡＮＤゲート５１３からのキーコードも該比較回路
５１４に与えられ、両キーコードが一致する時、該比較
回路５１４は一致信号をＡＮＤゲート５０８に与える。The key code from AND gate 513 is also applied to comparison circuit 514, and when both key codes match, comparison circuit 514 provides a match signal to AND gate 508.

一方ＡＮＤゲート５０７からのオンオフ信号が°゛０゛
の場合はＡＮＤゲート５０８は開いており、出力信号６
４１９９はＯＲゲート５１５．ＡＮＤゲート５１６を介
してディケイシフトレジスタ５１７にディケイ信号とし
て書き込まれる。On the other hand, when the on/off signal from the AND gate 507 is °゛0゛, the AND gate 508 is open and the output signal 6
4199 is an OR gate 515. It is written to the decay shift register 517 via the AND gate 516 as a decay signal.

該ディケイシフトレジスタ５１７は１７段で構成され、
コードシフトレジスタ５０９と同期してクロックＣＬ４
でシフトする。The decay shift register 517 is composed of 17 stages,
The clock CL4 is synchronized with the code shift register 509.
to shift.

ディケイ信号はＯＲゲート５１５．ＡＮＤゲート５１６
を介して循環腰キーコード信号と同じくエンベロープア
ドレスＥＡが零の時、レベル零信号ＬＥＶ ＱでＡＮＤ
ゲート５１６により消去される。The decay signal is OR gate 515. AND gate 516
When the envelope address EA is zero, as with the circulating key code signal, AND with the level zero signal LEV Q.
Cleared by gate 516.

比較回路５１１のチャンネル非占有信号を反転したチャ
ンネル占有信号とディケイシフトレジスタ５１７のディ
ケイ信号を反転した信号の論理積をとるＡＮＤゲート５
１８はアタックサスティン信号ＡＡＳを出力する。AND gate 5 which takes the logical product of a channel occupied signal obtained by inverting the channel non-occupied signal of the comparator circuit 511 and a signal obtained by inverting the decay signal of the decay shift register 517
18 outputs an attack sustain signal AAS.

該信号は該発音チャンネルを占有しているキースイッチ
がオン状態にあることを示している。The signal indicates that the key switch occupying the sound generation channel is in the on state.

オンオフ信号によりキーコードがコードシフトレジスタ
５０９に書き込まれたり、ディケイシフトレジスタ５１
７にディケイ信号が書き込まれたりすると、ＯＲゲート
５２９により読み出し信号がＦＩＦＯメモリ２０７に与
えられ、パルスの、後縁で次のキーコード信号とオンオ
フ信号が読み出される。The key code is written into the code shift register 509 or the decay shift register 51 by the on/off signal.
When a decay signal is written to 7, a read signal is given to the FIFO memory 207 by the OR gate 529, and the next key code signal and on/off signal are read out at the trailing edge of the pulse.

ＯＲゲート５１５からのディケイ信号とディケイシフト
レジスタ５１７で遅延したディケイ信号の反転、信号の
論理積によりＡＮＤゲート５１９からディケイ開始信号
ＤＥＳを出す。A decay start signal DES is output from an AND gate 519 by inverting the decay signal from the OR gate 515 and the decay signal delayed by the decay shift register 517, and by ANDing the signals.

該信号ＤＥＳはキースイッチが新たにオフ状態になりエ
ンベロープがディケイの状態に移ることを示す信号であ
り、該キースイッチに対応するタイムスロットに一度の
オフ状態に対し一度だけ生じる。The signal DES is a signal indicating that the key switch is newly turned off and the envelope shifts to the decay state, and is generated only once for each off state in the time slot corresponding to the key switch.

比較回路５１１からの占有信号は高速ディケイシフトレ
ジスタ５２０に与えられ、該シフトレジスタ５２０の並
列出力１７本はチャンネルエリアに応じて８本、８本、
１本に分け、それぞれＡＮＤゲート５２１，５２２を介
してラッチ回路５２３，５２４．５２５に与えられ、ク
ーロツクＣＬ５により書き込まれる。The occupancy signal from the comparator circuit 511 is given to a high-speed decay shift register 520, and the 17 parallel outputs of the shift register 520 are divided into 8, 8, and 8 outputs depending on the channel area.
The data is divided into one line, applied to latch circuits 523, 524, and 525 via AND gates 521 and 522, respectively, and written by clock CL5.

クロックＣＬ５はクロックＣＬ４の１７個毎にタイムス
ロット＃１７で発生するクロックで比較回路５６０およ
びＡＮＤゲート５６１により作られる。Clock CL5 is a clock generated in time slot #17 every 17 clocks CL4, and is generated by comparison circuit 560 and AND gate 561.

ラッチ回路５２３，５２４，５２５は各チャンネルエリ
ア内の発音チャンネルが全て占有されていることを示し
ている。Latch circuits 523, 524, and 525 indicate that all sound generation channels in each channel area are occupied.

該ラッチ回路出力はＡＮＤゲート５０６からのキーコー
ドのうちボードコードＢＲＤによりマルチプレクサ５２
６で選択されＡＮＤゲート５２７に与えられる。The latch circuit output is sent to the multiplexer 52 by the board code BRD among the key codes from the AND gate 506.
6 and applied to AND gate 527.

該キーコードは比較回路５２８にも与えられ、該キーコ
ードが零でない時にＡＮＤゲート５２７を開く。The key code is also provided to a comparator circuit 528, which opens an AND gate 527 when the key code is not zero.

ＡＮＤゲート５２７の出力は高速ディケイ要求信号ＨＤ
Ｄとして出力しＡＮＤゲート５４８に送られる。The output of AND gate 527 is the fast decay request signal HD.
D and sent to AND gate 548.

エンベロープアドレスシフトレジスタ５３０は１７段よ
り構成され、各発音チャンネルのエンベロープアドレス
ＥＡを記憶している。The envelope address shift register 530 has 17 stages and stores the envelope address EA of each sound generation channel.

該シフトレジスタ５３０はコードシフトレジスタ５０９
．ディケイシフトレジスタ５１７．高速ディケイシフト
レジスタ５２０と同期してクロックＣＬ４でシフトスる
。The shift register 530 is the code shift register 509
．． Decay shift register 517. It is shifted by clock CL4 in synchronization with high-speed decay shift register 520.

エンベロープアドレスＥＡは加算器５３１または加算器
５３２． ＡＮＤゲート５３３またはＡＮＤゲート５３
４またはに損ゲート５３５゜ＯＲゲート５３６．エンベ
ロープアドレスシフトレジスタ５３０により循環する。Envelope address EA is sent to adder 531 or adder 532 . AND gate 533 or AND gate 53
4 or loss gate 535°OR gate 536. Circulated by envelope address shift register 530.

エンベロープアドレスＥＡはＯ≦ＥＡ＜２の範囲で変化
する。The envelope address EA changes within the range O≦EA<2.

比較回路５３７はエンベロープアドレスＥＡを入力とし
、その値に応じてｌ信号はＥＡ＝ｌの時、Ｓ信号はＯ＜
ＥＡ＜１．１＜ＥＡ＜２の範囲で、０信号はＥＡ＝Ｏの
時にそれぞれ発生する。The comparator circuit 537 inputs the envelope address EA, and according to the value, when EA=l, the S signal becomes O<
In the range of EA<1.1<EA<2, a 0 signal is generated when EA=O.

アタックサスティン信号ＡＡＳはキースイッチのオンに
伴なう発音チャンネルの占有により生じ、キースイツチ
のオフにより消える。The attack sustain signal AAS is generated by occupying the sound generation channel when the key switch is turned on, and disappears when the key switch is turned off.

エンベロープアドレスＥＡは初め零であり、アタックサ
スティン信号ＡＡＳによりアンドゲート５３８は開き、
これよりＡＮＤゲート５３３．ＯＲゲート５３６．エン
ベロープアドレスシフトレジスタ５３０を通るループに
は加算器５３１があり、該加算器５３１はエンベロープ
アドレスシフトレジスタ５３０からの入力にａｌを加算
し出力する。The envelope address EA is initially zero, and the AND gate 538 is opened by the attack sustain signal AAS.
From this, AND gate 533. OR gate 536. There is an adder 531 in the loop passing through the envelope address shift register 530, and the adder 531 adds al to the input from the envelope address shift register 530 and outputs the result.

すなわち、１循環毎にａ□ずつ加算する。That is, a□ is added every cycle.

ただしＯ＜ａｌ ＜ １とする。循環を繰り返すにつれ
てエンベロープアドレスＥＡは１に近すき、エンベロー
プアドレスが１に達すると、ＡＮＤゲート５３８は閉じ
ＡＮＤゲート５４５、ＯＲゲート５４４は開き、ＡＮＤ
ゲート５３４を通るエンベロープアドレスＥＡのループ
が開かれる。However, O<al<1. As the circulation is repeated, the envelope address EA approaches 1, and when the envelope address reaches 1, the AND gate 538 is closed, the AND gate 545 and the OR gate 544 are opened, and the AND gate 545 is opened.
A loop of envelope address EA through gate 534 is opened.

該ループには加算器はなくエンベロープアドレスＥＡは
１のまま循環を繰り返す。There is no adder in this loop, and the envelope address EA remains 1 and the cycle is repeated.

キースイッチがオフになりアタックサスティン信号ＡＡ
Ｓが“０゛になると、ＡＮＤゲート５４５は閉じられＯ
Ｒゲート５４０が開かれる。The key switch turns off and the attack sustain signal AA
When S becomes "0", AND gate 545 is closed and O
R gate 540 is opened.

ＯＲゲート５４２はこの時に開いており、ＡＮＤゲート
５４１が開く。OR gate 542 is open at this time, and AND gate 541 is open.

そしてＡＮＤゲート５３５を通るエンベロープアドレス
ＥＡのループが開かれる。A loop of envelope address EA through AND gate 535 is then opened.

該ループには加算器５３２があり１ループ毎にｄ４ずつ
加算する。This loop includes an adder 532, which adds d4 for each loop.

ただし０＜ａ□（１とする。循環を繰り返すにつれてエ
ンベロープアドレスＥＡは１から２に近すき、エンベロ
ープアドレスＥＡが２に達すると加算器５３２は桁上げ
してエンベロープアドレスＥＡは同時にＥＡ＝０となる
。However, 0<a□(1). As the circulation is repeated, the envelope address EA approaches 1 to 2. When the envelope address EA reaches 2, the adder 532 carries up and the envelope address EA becomes EA=0 at the same time. Become.

（Ｏ≦ＥＡ＜２）そしてＡＮＤゲート５４３．ＯＲゲー
ト５４４が開き、ＥＡ＝０が維持される。(O≦EA<2) and AND gate 543. OR gate 544 is opened and EA=0 is maintained.

この時第８図に示すように、加算器５３２でエンベロー
プアドレスＥＡが桁上げして零に近い値になる時には桁
上げ信号によりＡＮＤゲート８０１を閉じ強制的にＥＡ
＝０の値とし小数部を切捨てる。At this time, as shown in FIG. 8, when the envelope address EA is carried by the adder 532 and becomes a value close to zero, the AND gate 801 is closed by the carry signal and the EA is forcibly reset.
= 0 and truncate the decimal part.

第６図はアタックサスティン信号ＡＡＳ等とエンベロー
プアドレスＥＡの関係を示したものである。FIG. 6 shows the relationship between the attack sustain signal AAS etc. and the envelope address EA.

第５図に戻り、エンベロープアドレスＥＡがＡＮＤゲー
ト５３３を通って循環し、０＜ＥＡ＜１の状態にある時
、キースイッチがオフされてアタックサスティン信号Ａ
ＡＳが“０゛になるとＡＮＤゲート５３８は閉じ、ＯＲ
ゲート５４２．ＡＮＤゲート５４１が開き、ＡＮＤゲー
ト５３５を通るエンベロープアドレスＥＡのループが開
かれる。Returning to FIG. 5, when the envelope address EA circulates through the AND gate 533 and is in the state of 0<EA<1, the key switch is turned off and the attack sustain signal A
When AS becomes “0”, AND gate 538 closes and OR gate 538 closes.
Gate 542. AND gate 541 is opened and the loop of envelope address EA through AND gate 535 is opened.

そしてこのループには加算器５３２があるからエンベロ
ープアドレスＥＡは１ループ毎にｄｏずつ加算されつつ
Ｏ＜ＥＡ＜１の状態からＥＡ＝ｌを経てｌ＜ＥＡ＜２の
状態に移る。Since this loop includes an adder 532, the envelope address EA is incremented by do every loop and moves from the state O<EA<1 to the state l<EA<2 via EA=l.

そして１＜ＥＡ＜２でＡＮＤゲート５３５をエンベロー
プアドレスＥＡが循環する前述の状態となる。Then, when 1<EA<2, the above-mentioned state is reached in which the envelope address EA circulates through the AND gate 535.

エンベロープアドレスＥＡが１＜ＥＡ＜２の状態でエン
ベロープアドレスＥＡがＡＮＤゲート５３５を通してル
ープを構成している時にキースイッチがオンされ、該キ
ースイッチと同一チャンネルエリア内の全ての発音チャ
ンネルが占有されていると、高速ディケイ要求信号ＨＤ
Ｄが発生し、最も早くディケイを開始したキースイッチ
の発音チャンネルにおいて高速ディケイ動作が行なわれ
る。When the envelope address EA is 1<EA<2 and the envelope address EA forms a loop through the AND gate 535, the key switch is turned on, and all sound generation channels in the same channel area as the key switch are occupied. , high-speed decay request signal HD
D occurs, and a high-speed decay operation is performed in the tone generation channel of the key switch that started decaying earliest.

以下この動作について説明する。This operation will be explained below.

チャンネルエリアコードＣＡＣはマルチプレクサ５５０
に与えられており、ＡＮＤゲート５１９からのディケイ
開始信号ＤＥＳはマルチプレクサ５５０を通り、該ディ
ケイ開始信号ＤＥＳの対応するチャンネルエリアに該当
するＦＩＦＯメモリ５５３またはＦＩＦＯメモリ５５４
またはラッチ回路５５５に書き込み信号として与えられ
る。Channel area code CAC is multiplexer 550
The decay start signal DES from the AND gate 519 passes through the multiplexer 550 and is sent to the FIFO memory 553 or FIFO memory 554 corresponding to the channel area corresponding to the decay start signal DES.
Alternatively, it is given to the latch circuit 555 as a write signal.

該書き込み信号によりチャンネルコードＣＨＣがＦＩＦ
Ｏメモリ５５３またはＦＩＦＯメモリ５５４またはラッ
チ回路５５５に書き込まれる。The write signal causes the channel code CHC to become FIF.
The data is written to O memory 553, FIFO memory 554, or latch circuit 555.

またチャンネルエリアコードＣＡＣはマルチプレクサ５
５１に与えられ、ＦＩＦＯメモリ５５３． ＦＩＦＯメ
モリ５５４、ラッチ回路５５５からの出力のうち１つが
選択され比較回路５５６に与えられる。Also, the channel area code CAC is multiplexer 5.
51 and a FIFO memory 553 . One of the outputs from FIFO memory 554 and latch circuit 555 is selected and applied to comparison circuit 556.

チャンネルコードＣＨＣとマルチプレクサ５５１からの
コードは比較回路５５６で比較され、一致するとタイム
スロットにおいて高速ディケイタイムスロット信号ＨＤ
Ｔを出力する。The channel code CHC and the code from the multiplexer 551 are compared in a comparison circuit 556, and if they match, a fast decay time slot signal HD is generated in the time slot.
Output T.

高速ディケイタイムスロット信号ＨＤＴは各チャンネル
エリア内で最も早くディケイが開始された発音チャンネ
ルのタイムスロットに出力することになる。The high-speed decay time slot signal HDT is output to the time slot of the sounding channel whose decay is started earliest within each channel area.

Ｎ■アゲート２７からの高速ディケイ要求信号ＨＤＤは
ＡＮＤゲ−） ５４８に与えられ、両信号が同時に生じ
るタイムスロットにおいて高速ディケイ信号ＩＤＥが発
生する。The fast decay request signal HDD from the N1 agate 27 is applied to an AND gate 548, and a fast decay signal IDE is generated in the time slot in which both signals occur simultaneously.

高速ディケイ信号が生じる時、該タイムスロットにおけ
るエンベロープ係数は零ではないのでＯＲゲート５４２
は開いており、高速ディケイ信号［）ＥによりＯＲゲー
ト５４０は開かれ、ＡＮＤゲ−ト５４１を開き続ける。When a fast decay signal occurs, the envelope coefficient in that time slot is non-zero, so the OR gate 542
is open, and the OR gate 540 is opened by the fast decay signal [)E, which keeps the AND gate 541 open.

この間高速ディケイ信号ＩＤＥはＡＮＤゲート５３８を
閉じる。During this time, fast decay signal IDE closes AND gate 538.

すなわち、高速ディケイ信号ＨＤＥの生じている間ＡＮ
Ｄゲート５３５．ＯＲゲート５３６．エンベロープアド
レスシフトレジスタ５３０を通るエンベロープアドレス
ＥＡのループが開いている。That is, while the fast decay signal HDE is occurring, the AN
D gate 535. OR gate 536. The loop of envelope address EA through envelope address shift register 530 is open.

高速ディケイ信号ＨＤＥはディケイ制御回路５４６にも
与えられ、該タイムスロットのみｄ□ヲｄ２に変える。The fast decay signal HDE is also applied to a decay control circuit 546, which changes only the time slot from d□ to d2.

ここにｄｔ ＜ｄ’ｉ ＜ １である。そしてエンベロ
ープアドレスＥＡのループはｄ２ずつ加算して通常のｄ
ｌを加算する場合より早く終了する。Here, dt <d'i< 1. Then, the envelope address EA loop adds d2 increments and returns the normal d
It finishes earlier than when adding l.

エンベロープアドレスＥＡが零になると、ＡＮＤゲート
５４７によりマルチプレクサ５５２を介して読み出し信
号をＦＩＦＯメモリ５５゛３またはＦＩＦＯメモリ５５
４またはラッチ回路５５５に与え、次のチャンネルコー
ドＣＨＣを出力させるとともに、前のチャンネルコード
を消し、次のキーコードがコードシフトレジスタ５０９
に書き込まれ、新たにアタック部が開始する。When the envelope address EA becomes zero, the AND gate 547 sends the read signal to the FIFO memory 55'3 or the FIFO memory 55 via the multiplexer 552.
4 or to the latch circuit 555 to output the next channel code CHC, erase the previous channel code, and send the next key code to the code shift register 509.
is written, and a new attack section starts.

時分割キーコーＦＫＥＣと時分割エンベロープアドレス
ＥＡはチャンネルコードＣＨＣに同期して出力する。The time division key code FKEC and the time division envelope address EA are output in synchronization with the channel code CHC.

エンベロープレベル記憶回路１０３はエンベロープアド
レスＥＡとブロックコードを入力アドレスとし、各音色
系列ブロック毎のエンベロープを読み出す。The envelope level storage circuit 103 uses the envelope address EA and the block code as input addresses, and reads out the envelope for each timbre series block.

該記憶回路１０３は音色系列ブロックに従って５つのエ
ンベロープレベルが記憶されるが各エンベロープレベル
はアタック部、サスティン部、ディケイ部に分けて記憶
し、エンベロープアドレスＥＡが０＜ＥＡ＜１でアタッ
ク部、ＥＡ＝１でサスティン部、１＜ＥＡ＜２でディケ
イ部に対応するように記憶される。The storage circuit 103 stores five envelope levels according to the timbre series blocks, but each envelope level is stored separately into an attack part, a sustain part, and a decay part, and when the envelope address EA is 0<EA<1, the attack part, EA =1 corresponds to the sustain part, and 1<EA<2 corresponds to the decay part.

このため任意のエンベロープレベルすることができる。This allows any envelope level.

該記憶回路の出力エンベロープレベル信号ＥＶＩ、１は
乗算器１０５に送られ、タブレットエンベロープＴＢＥ
１およびＴＢＥ２と乗算されエンベロープレベル信号Ｅ
ＶＬ２として乗算器１０６に与えられる。The output envelope level signal EVI,1 of the storage circuit is sent to a multiplier 105, and the tablet envelope level signal TBE
The envelope level signal E is multiplied by 1 and TBE2.
It is applied to multiplier 106 as VL2.

なおエンベロープレベル信号ＥＶＬ１はＯ〜２５５の範
囲で変化しサスティン部で１２８である。Note that the envelope level signal EVL1 changes in the range of 0 to 255, and is 128 in the sustain portion.

以上のエンベロープアドレスシフトレジスタ５３と定数
の加算器５３１，５３２およびＥＡ切切換力ゲート群５
３３〜５４５より成る１つの、循環回路系により、その
出力信号を読出アドレス信号としてエンベロープレベル
記憶回路１０３をアクセスし、各チャンネル毎に任意の
アタック部、サスティン部、ディケイ部に対応するエン
ベロープレベル信号を簡単な構成により読出し付加でき
るという効果が得られる。The above envelope address shift register 53, constant adders 531, 532, and EA switching power gate group 5
One circulating circuit system consisting of 33 to 545 accesses the envelope level storage circuit 103 using its output signal as a read address signal, and generates an envelope level signal corresponding to an arbitrary attack section, sustain section, and decay section for each channel. The effect of reading and adding can be obtained with a simple configuration.

第７図は第５図におけるクロックＣＬ４を与えたチャン
ネルカウンタ５０２の５段の波形とこれに対応するチャ
ンネルコードＣＨＣ，チャンネルエリアコードＣＡＣ，
ブロックコードＢＬＣ，ラッチ回路の書き込みクロック
ＣＬ５のタイミングの１例を示す。FIG. 7 shows the five-stage waveform of the channel counter 502 to which the clock CL4 in FIG. 5 is applied, the corresponding channel code CHC, channel area code CAC,
An example of the timing of the block code BLC and the write clock CL5 of the latch circuit is shown.

第９図は第１図におけるアドレス発生回路１０４の詳細
説明図である。FIG. 9 is a detailed explanatory diagram of the address generation circuit 104 in FIG. 1.

同図において、Ｃ＃ （３５，４７９ＫＨｚ） 〜Ｃ（
６６，９７６ＫＨｚ）の音階クロックは音階クロック発
生器９０１−１〜９０１−１２によって発生し、アドレ
スカウンタ９０２−１〜９０２−１２に与えられる。In the same figure, C# (35,479KHz) to C(
A scale clock of 66,976 KHz is generated by scale clock generators 901-1 to 901-12 and provided to address counters 902-1 to 902-12.

アドレスカウンタ９０２は用膜または１１段より構成さ
れ、各音階毎に常に計数し、計数値はアドレスコードと
してマルチプレクサ９０３に与えられる。Address counter 902 is composed of 11 stages and always counts for each scale, and the counted value is given to multiplexer 903 as an address code.

マルチプレクサ９０３，９０５にはキーコードＫＥＣが
キーアサイナ１０２より与えられており、そのうちマル
チプレクサ９０３にはノートコードＮＴＣが与えられ、
そのノートコードによりアドレスコード１２個のうち１
個が選択される。The key code KEC is given to the multiplexers 903 and 905 by the key assigner 102, and the note code NTC is given to the multiplexer 903.
1 out of 12 address codes depending on the note code
are selected.

この選択されたアドレスコードはラッチ回路９０４にお
いてクロックＣＬ４にラッチされる。This selected address code is latched to clock CL4 in latch circuit 904.

該ラッチ回路はアドレスカウンタ９０２の計数速度とク
ロックＣＬ４との周波数が異なり同期していないため、
時分割のタイムスロット内でアドレスコードが変化する
のを防止するための同期回路である。In this latch circuit, the counting speed of the address counter 902 and the frequency of the clock CL4 are different and are not synchronized.
This is a synchronization circuit that prevents address codes from changing within time-division time slots.

ラッチ回路９０４で時分割のクロックＣＬ４に同期させ
られたアドレスコードＡＤＣはマルチプレクサ９０５に
与えられる。The address code ADC synchronized with the time-division clock CL4 by the latch circuit 904 is given to the multiplexer 905.

該マルチプレクサ９０５はキーコードＫＥＣのうちオク
ターブコードＯＴＣが制御信号として与えられ、アドレ
スコードＡＤＣの１０ビツトまたは１１ビツトのうち指
定されたビットを取り出す。The multiplexer 905 receives the octave code OTC of the key code KEC as a control signal, and takes out a designated bit out of 10 or 11 bits of the address code ADC.

第１０図は取り出すべきビットとオクターブとの関係を
表わしたものである。FIG. 10 shows the relationship between bits to be extracted and octaves.

同図ａには０８〜Ｃ１の場合、同図すにはそれ以外のＣ
＃〜Ｂ７．Ｃ＃〜ａ、・・・・・・Ｃ＃〜ａの場合の指
定されて波形計算回路に与えるビットを白丸印（０）と
し、後述のランダムアクセスメモリに与えるビットを黒
丸印（・）とする。The figure a shows 08 to C1, and the figure shows other Cs.
#~B7. C#~a,...In the case of C#~a, the specified bit given to the waveform calculation circuit is marked with a white circle (0), and the bit given to the random access memory described later is marked with a black circle (・). do.

なお三角印（Δ）は高調波抑止のために計数しないビッ
トで“１°゛または０″に固定するものであり、ス印（
×）は取出さないビットとする。Note that the triangular mark (Δ) is a bit that is not counted to suppress harmonics and is fixed at "1°" or 0.
x) are bits that are not taken out.

クロ 同図ａ。Black Figure a.

ｂをまとめて示すと を波形計算回路１１２に与える。If b is collectively shown, is given to the waveform calculation circuit 112.

このため、アドレスコードの変化は最高３３．５ＫＨｚ
である。Therefore, the address code changes at a maximum of 33.5KHz.
It is.

時分割クロックＣＬ４が１０８８Ｋ Ｈｚ、キーコード
ＫＥＣのタイムスロットが３４個であるためアドレスコ
ードＡＤＣは３２ＫＨｚでサンプリングされることにな
る。Since the time division clock CL4 is 1088 KHz and the key code KEC has 34 time slots, the address code ADC is sampled at 32 KHz.

第１１図は対応を破線で示すように、第１図の音色選択
スイッチ１０８．音色制御回路１０９゜波形データ記憶
回路１１０および転送制御回路１１１の１部の詳細説明
図である。In FIG. 11, the tone color selection switch 108 of FIG. 109 is a detailed explanatory diagram of a portion of the timbre control circuit 109, the waveform data storage circuit 110, and the transfer control circuit 111. FIG.

第１３図はそのタイムチャートを示す。FIG. 13 shows the time chart.

第１１図において、音色選択スイッチ１０８に相当する
たとえば２４個のタブレットスイッチ１１０１の一端は
論理レベル“１パに接続され、他端は並列入力直列出力
の２４段のシフトレジスタの各段に並列に接続されてい
る。In FIG. 11, one end of, for example, 24 tablet switches 1101 corresponding to the tone selection switch 108 is connected to logic level "1P", and the other end is connected in parallel to each stage of a 24-stage shift register with parallel input and serial output. It is connected.

オン状態のスイッチは“１”、オフ状態のスイッチは０
”の論理レベル信号を常にシフトレジスタ１１０２に与
えている。A switch in the on state is “1”, a switch in the off state is 0
” is always applied to the shift register 1102.

クロック発生器１１０３からの走査クロックｃｔ６はコ
ードカウンタ１１０４に与えられ、該カウンタ１１０４
はタブレット数より１つ多い数すなわちこの場合２５の
係数を繰り返す。The scanning clock ct6 from the clock generator 1103 is given to the code counter 1104;
repeats a factor of one more than the number of tablets, in this case 25.

第１２図はコードカウンタ１１０４の回路図である。FIG. 12 is a circuit diagram of code counter 1104.

コードカウンタ１１０４は５進のタブレットコードカウ
ンタ１２０１．３進のブロックコードカウンタ（Ｉ）１
２０２．２進のブロックコードカウンタ（Ｉｆ）１２０
３． ＋１加算器１２０４より構成される。The code counter 1104 is a quinary tablet code counter 1201. A ternary block code counter (I) 1
202. Binary block code counter (If) 120
3. It consists of a +1 adder 1204.

本実施例ではタブレットは５つの音色系列ブロック、ス
なわちアッパマニュアル（Ｉ ）ｔアッパマニュアル（
Ｉｆ）、ロアマニュアル（Ｉ ）ｔ ロアマニュアル（
■）、ペダルに分かれ、各音色系列毎に各々５個のタブ
レットが割り当てられている。In this embodiment, the tablet has five tone series blocks, namely Upper Manual (I), Upper Manual (I), and Upper Manual (I).
If), Lower Manual (I)t Lower Manual (
(2) The pedals are divided into pedals, and five tablets are assigned to each timbre series.

ただしアッパマニュアルのみは４個である。However, only the upper manual has 4 pieces.

タブレットコードカウンタ１２０１はＯ〜４を計数して
出力し、ブロックコードカウンタ（Ｉ）１２０２とブロ
ックコードカウンタ（ｎ）１２０３は計数値を＋１加算
器１２０４を介し１，２，３゜５．６．７のブロックコ
ードを出力する。The tablet code counter 1201 counts and outputs O to 4, and the block code counter (I) 1202 and block code counter (n) 1203 convert the counted value to 1, 2, 3, 5, 6, etc. via a +1 adder 1204. 7 block code is output.

第１１図において、比較器１１０５は上述のコードカウ
ンタ１１０４の計数値が零のとき、タイムスロット零の
ゲート信号をＡＮＤゲート１１０６．１１０７に与え、
これらＡＮＤゲートはそれぞれクロックＣＬ６とにより
シフトパルスとクロックＣＬ７を発生する。In FIG. 11, when the count value of the code counter 1104 is zero, the comparator 1105 gives a gate signal of time slot zero to AND gates 1106 and 1107,
These AND gates each generate a shift pulse and a clock CL7 based on the clock CL6.

サンプリングクロックＣＬ７はシフトレジスタ１１０２
に与えられ、タブレットスイッチ１１０１からの“４１
９９．“、Ｏ°゛の論理レベルの信号をシフトレジスタ
１１０２に書き込む。Sampling clock CL7 is a shift register 1102
“41” from the tablet switch 1101
99. A signal with a logic level of “, O°” is written into the shift register 1102.

またシフトパルスは該シフトレジスタ１１０２をシフト
する。The shift pulse also shifts the shift register 1102.

そして該シフトレジスタ１１０２からはタブレットスイ
ッチのオン状態が°“１゛、“°０゛の時分割多重化信
号ＴＤＴとして取り出される。The on-state of the tablet switch is then taken out from the shift register 1102 as a time-division multiplexed signal TDT of "1" and "0".

該信号ＴＤＴはＯから２４までの５個のタイムスロット
を１フレームとしている。The signal TDT has five time slots from 0 to 24 as one frame.

カウンタ１１０８はＴＤＴ信号を各フレーム毎に計数し
クロックＣＬ７によりリセットされる。Counter 1108 counts the TDT signal for each frame and is reset by clock CL7.

カウンタ１１０８はＴＤＴ信号を各フレーム中の“１゛
レベルの信号の数、すなわちオン状態のタブレットスイ
ッチの数を各フレーム毎に計数する。A counter 1108 counts the number of TDT signals at the "1" level in each frame, that is, the number of tablet switches in the on state, for each frame.

該カウンタ１１０８の計数値はクロックＣＬ７によりラ
ッチ回路１．１１０９に記憶され、さらに１フレーム遅
れてラッチ回路２．１１１０に記憶される。The counted value of counter 1108 is stored in latch circuit 1.1109 by clock CL7, and then stored in latch circuit 2.1110 with a delay of one frame.

ラッチ回路１．１１０９，２．１１１０の記憶計数値は
比較回路１１１１に与えられ、両針数値が一致しない時
に不一致信号を出す。The stored count values of latch circuits 1.1109 and 2.1110 are given to a comparator circuit 1111, which outputs a mismatch signal when the two needle values do not match.

該不一致信号はＡＮＤゲート１１１２．１１１３に与え
られ、ＴＤＴ信号、クロックＣＬ７とによりＰＩＦＯメ
モリ１１１４への書き込み信号ＷＲ１とイベント信号Ｅ
ＶＴを出す。The mismatch signal is given to AND gates 1112 and 1113, and the TDT signal and clock CL7 are used to write a write signal WR1 and an event signal E to the PIFO memory 1114.
Issue VT.

イベント信号ＥＶＴはオン状態のタブレット数が変化し
た場合に発生し、ＦＩＦＯメモリ１１１４．カウンタ１
１２１．シフトレジスタ１１２４．ラッチ回路１１１５
をリセットする。The event signal EVT is generated when the number of tablets in the on state changes, and is generated in the FIFO memory 1114. counter 1
121. Shift register 1124. Latch circuit 1115
Reset.

書き込み信号ＷＲ１によりコードカウンタ１１０４のブ
ロックコードとタブレットコードはＦＩＦＯメモリ１１
１４に書き込まれる。The block code and tablet code of the code counter 1104 are transferred to the FIFO memory 11 by the write signal WR1.
14.

第１３図は第１１図における以上の動作を１例について
示したものである。FIG. 13 shows one example of the above operation in FIG. 11.

すなわちクロックＣＬ＠、タイムスロット番号、クロッ
クＣＬ ７ 、シフトパルスのタイミング関係において
、たとえばタブレット■、■、＠、０がオン状態にあり
、さらにタブレットスイッチの［相］がオン状態に変化
した場合を示している。In other words, in the timing relationship of clock CL@, time slot number, clock CL7, and shift pulse, for example, when tablets ■, ■, @, and 0 are in the on state, and furthermore, the [phase] of the tablet switch changes to the on state. It shows.

カウンタ１１０８の計数値をラッチ回路１，１１０９，
２，１１１０にラッチした記憶計数値が比較回路１１１
１で比較され不一致信号を発生しこれよりイベント信号
ＥＶＴとＡＮＤゲー）１１１２出力として状態変化後の
ＴＤＴ信号が示される。The count value of the counter 1108 is transferred to the latch circuit 1, 1109,
2, the stored count value latched to 1110 is the comparator circuit 111
1 and generates a mismatch signal, which indicates the TDT signal after the state change as an AND gate (1112) output with the event signal EVT.

第１１図に戻り、ＦＩＦＯメモリ１１１４の出力のうち
ブロックコードは波形データメモリ１１２２に与えられ
るとともに、ラッチ回路１１１５゜比較回路１１１６に
与えられ、ラッチ回路１１１５の出力は比較回路１１１
７に与えられている。Returning to FIG. 11, the block code of the output of the FIFO memory 1114 is given to the waveform data memory 1122, as well as to the latch circuit 1115 and the comparison circuit 1116, and the output of the latch circuit 1115 is given to the comparison circuit 111.
7 is given.

ＦＩＦＯメモリ１１１４がコードを出力することはＦＩ
ＦＯメモリ１１１４に処理すべきタブレットのコードが
書き込まれていることを意味する。The FIFO memory 1114 outputs a code.
This means that the tablet code to be processed is written in the FO memory 1114.

比較回路１１１６はブロックコードが零でない時に信号
を出しＯＲゲート１１１８を介して転送要求信号ＴＲＤ
を出力する。Comparison circuit 1116 outputs a signal when the block code is not zero and transfers request signal TRD via OR gate 1118.
Output.

詳細を後述する第１４図のＲＡＭ （ランダムアクセス
メモリ）１４０１．１４０２が同時読出しＳＭＲの状態
にない時ＡＮＤゲート１４１４は開かれ、転送要求信号
ＴＲＤは転送開始信号ＴＲ３を発生させる。When RAMs (random access memories) 1401 and 1402 in FIG. 14, the details of which will be described later, are not in the simultaneous read SMR state, the AND gate 1414 is opened and the transfer request signal TRD generates the transfer start signal TR3.

該信号ＴＲ５はＡＮＤゲート１１１９を開き、転送りロ
ック発生器１１２０からの転送りロックＣＬ８はカウン
タ１１２１に与えられ、該カウンタ１１２１の計数値（
０〜１５）は波形データメモリ１１２２に与えられる。The signal TR5 opens the AND gate 1119, and the transfer lock CL8 from the transfer lock generator 1120 is applied to the counter 1121, and the count value of the counter 1121 (
0 to 15) are provided to the waveform data memory 1122.

各タブレットの波形データは各々１６ワードより戒って
おり、このアドレスをカウンタ１１２１の計数値（０〜
１５）により指定する。The waveform data of each tablet consists of 16 words each, and this address is used as the count value of the counter 1121 (0~
15).

またＦＩＦＯメモリ１１１４からのタブレットコードは
タブレツトの波形データ群１６ワードのアドレスを指定
する。The tablet code from FIFO memory 1114 also specifies the address of a 16-word group of tablet waveform data.

すなわち、波形データメモリ１１２２のアドレスは上位
ビットからブロックコード、タブレットコード、カウン
タ１１２１の計数値の順に構成される。That is, the address of the waveform data memory 1122 is configured in the order of the block code, tablet code, and count value of the counter 1121 from the most significant bit.

転送りロックＣＬ８はＡＮＤゲート１１１９よりシフト
レジスタ１１２４にも与えている。Transfer lock CL8 is also applied to shift register 1124 from AND gate 1119.

波形データメモリ１１２２から読み出された波形データ
は加算回路１１２３と１鍛より成るシフトレジスタ１１
２４およびＡＮＤゲート１１２５により累算される。The waveform data read from the waveform data memory 1122 is transferred to a shift register 11 consisting of an adder circuit 1123 and a
24 and AND gate 1125.

この時波形データメモリ１１２２はクロックＣＬ８の速
度で読み出され、シフトレジスタ１１２４はクロックＣ
Ｌ８でシフトする。At this time, the waveform data memory 1122 is read out at the speed of the clock CL8, and the shift register 1124 is read out at the speed of the clock CL8.
Shift with L8.

累算は各タブレットのデータの１ワード目。２ワード目
、３ワード目、・・・・・・、１６ワード目毎に加算さ
れて合成波形データ１６ワードがシフトレジスタ１１２
４に蓄えられる。Accumulation is the first word of each tablet's data. 2nd word, 3rd word, ..., every 16th word is added, and 16 words of synthesized waveform data are transferred to the shift register 112.
It is stored in 4.

カウンタ１１２１の４ビット目すなわち計数の１６ｍ毎
に発生する信号ｂ４はラッチ回路１１１５およびＦＩＦ
Ｏメモリ１１１４に与えられ、各波形データ１６アドレ
ス毎にＦＩＦＯメモリ１１１４には次のタブレットコー
ドを読み出させる。The 4th bit of the counter 1121, that is, the signal b4 generated every 16 m of counting, is sent to the latch circuit 1115 and the FIF.
The next tablet code is read out from the FIFO memory 1114 for every 16 addresses of each waveform data.

ＦＩＦＯメモリ１１１４のプロ・ンクコード出力とラッ
チ回路１１１５の出力が比較回路１１２７で比較され、
両コードが異なる時“０”レベル、一致する時“１”レ
ベルの信号を出力する。The pro-clock code output of the FIFO memory 1114 and the output of the latch circuit 1115 are compared in a comparator circuit 1127.
When the two codes are different, a "0" level signal is output, and when they match, a "1" level signal is output.

一致する時とはブロックコードが一致するわけであるか
ら、同一ブロック内のタブレットコードが新たにＦＩＦ
Ｏメモリ１１１４から読み出されたことであり、一致信
号によりＡＮＤゲー）１１２５が開き、該タブレットコ
ードによる波形データも加算器１１２３．シフトレジス
タ１１２４で波形データがループで累算が行なわれる。When they match, it means that the block codes match, so the tablet code in the same block is newly created by FIF.
1125 is opened by the coincidence signal, and the waveform data according to the tablet code is also read out from the adder 1123. Waveform data is accumulated in a loop in a shift register 1124.

一方円コードが異なる時とは異なるブロックのタブレッ
トコードがＦＩＦＯメモリ１１１４から読み出されたこ
とであり、不一致信号の“０゛°レベルによりＡＮＤゲ
ート１１２５は閉じ、累算ループを断ちＡＮＤゲート１
１２６が開きシフトレジスタ１１２４内の脅威波形デー
タはＡＮＤゲート１１２６を介して第１４図のＲＡＭ１
４０１，１４０２に転送される。On the other hand, when the yen code is different, this means that the tablet code of a different block has been read from the FIFO memory 1114, and the AND gate 1125 is closed due to the "0° level" of the mismatch signal, cutting off the accumulation loop and
126 is opened and the threat waveform data in the shift register 1124 is transferred to the RAM 1 in FIG. 14 via the AND gate 1126.
401, 1402.

同時に新しいブロックの新タブレットコードの波形デー
タがシフトレジスタ１１２４に書き込まれる。At the same time, the waveform data of the new tablet code of the new block is written to the shift register 1124.

第１５図は前述の第１３図に引続く動作を示すタイムチ
ャートである。FIG. 15 is a time chart showing the operation subsequent to FIG. 13 described above.

すなわちクロックＣＩＪはカウンタ１１２１に与えられ
転送開始信号ＴＲ３で計数され、この計数値の１６個毎
に信号ｂ４が発生する。That is, the clock CIJ is applied to the counter 1121 and counted by the transfer start signal TR3, and the signal b4 is generated every 16 of this count value.

この場合、前述の波形データメモリ１１２２のアドレス
としてのタブレットコード、ブロックコードに対応しブ
ロックコードが信号ｂ４によりラッチ回路１１１５に１
区間遅れてラッチされる。In this case, the block code corresponds to the tablet code and block code as the address of the waveform data memory 1122, and the block code is sent to the latch circuit 1115 by the signal b4.
Latched after an interval delay.

このブロックコードとラッチ回路１１１５の内容の一致
が比較回路１１２７で検出され、この一致信号により加
算器１１２３を介してシフトレジスタ１１２４の５段目
、用段目の段階を経てタブレットコードの図示の累算が
行なわれ、ＡＮＤゲート１１２６の出力としてたとえば
アッパ、ロア等のブロック毎の合成波形データが得られ
る。A match between this block code and the contents of the latch circuit 1115 is detected by a comparator circuit 1127, and this match signal is passed through an adder 1123 to the fifth stage and the second stage of a shift register 1124, and then the tablet code is stored as shown in the diagram. The calculation is performed, and synthesized waveform data for each block, such as upper and lower blocks, is obtained as the output of AND gate 1126.

次に第１１図において、ＦＩＦＯメモリ１１１４の出力
コードがなくなり零になると、さらにカウンタ１１２１
から出力する信号ｂ４の１区間はラッチ回路１１１５が
前のブロックコードを保持しているため、転送要求信号
ＴＲＤが発生し続けており、この区間に最終ブロックの
脅威波形データが第１４図のＲＡＭ１４Ｑ ｌまたは１
４０２に送られ、該区間が終了すると比較回路１１１７
の出力は零となり、転送終了信号ＴＲＥが“１゛になる
。Next, in FIG. 11, when the FIFO memory 1114 runs out of output codes and reaches zero, the counter 1121
During one section of the signal b4 output from the latch circuit 1115 holding the previous block code, the transfer request signal TRD continues to be generated, and in this section the threat waveform data of the final block is stored in the RAM 14Q in FIG. l or 1
402, and when the section ends, the comparison circuit 1117
The output becomes zero, and the transfer end signal TRE becomes "1".

第１６図はこの場合のタイムチャートを示すものである
。FIG. 16 shows a time chart in this case.

すなわち、転送要求信号ＴＲＤの発生において、第１５
図と同様の動作により信号ｂ４の波形、タブレットコー
ド、ブロックコード、ラッチ回路１１１５の内容、比較
回路１１２７の一致信号波形が図のように示された場合
、ＦＩＦＯメモリ１１１４の出力コードがなくなると、
同図に示すようにタブレットコードとブロックコードは
零となり、比較回路１１１６の出力は零に落ちるが信号
ｂ４はさらに１区間保持され、この間ラッチ回路１１１
５は前のブロックコードを保持するため比較回路１１２
７および比較回路１１１７も１区間保持された後零とな
り、転送終了信号ＴＲＥが°“１“となる。That is, in the generation of the transfer request signal TRD, the 15th
If the waveform of the signal b4, the tablet code, the block code, the contents of the latch circuit 1115, and the coincidence signal waveform of the comparison circuit 1127 are shown as shown in the figure by the same operation as shown in the figure, when the output code of the FIFO memory 1114 runs out,
As shown in the figure, the tablet code and the block code become zero, and the output of the comparison circuit 1116 drops to zero, but the signal b4 is held for one more period, and during this period the latch circuit 111
5 is a comparison circuit 112 to hold the previous block code.
7 and the comparison circuit 1117 also become zero after being held for one period, and the transfer end signal TRE becomes "1".

次にタブレットスイッチ変化時における回路動作の態様
を上述の動作の流れに従って概略を説明する。Next, the mode of circuit operation when the tablet switch is changed will be briefly explained according to the flow of the above-mentioned operation.

脅威波形データは後述する第１４図のランダムアクセス
メモリＲＡＭ（Ａ）、 ＲＡＭ（Ｂ）から交互に読み出
されるが、ここではＲＡＭ（Ａ）の読み出し時からＲＡ
Ｍ（Ｂ）の読み出し時までを記した。The threat waveform data is read out alternately from the random access memories RAM (A) and RAM (B) in Fig. 14, which will be described later.
The time up to the time of reading M(B) is described.

（１） ＲＡＭ（Ａ）からのみ脅威波形データを読み
出す。(1) Read threat waveform data only from RAM (A).

（２）タブレットスイッチの変化によりイベント信号Ｅ
ＶＴが発生する。(2) Event signal E due to change of tablet switch
VT occurs.

（３）波形データメモリ１１２２より波形データを読み
出してシフトレジスタ１１２４で合成波形データを計算
する。(3) Read the waveform data from the waveform data memory 1122 and use the shift register 1124 to calculate composite waveform data.

（４）このシフトレジスタ１１２４で合成波形データの
計算中にイベント信号が発生すると計算データをリセッ
トして段階３に戻る。(4) If an event signal occurs in this shift register 1124 during calculation of composite waveform data, the calculation data is reset and the process returns to step 3.

イベント信号がない場合に次の段階に進む。If there is no event signal, proceed to the next step.

（５）計算した合成波形データをＲＡＭ（Ｂ）に転送す
る。(5) Transfer the calculated composite waveform data to RAM (B).

（６）転送中にイベント信号が発生した場合には計算デ
ータをリセットして再び段階３に戻る。(6) If an event signal occurs during transfer, reset the calculation data and return to step 3 again.

イベント信号がない場合に次の段階に進む。If there is no event signal, proceed to the next step.

（７）後述するタブレットエンベロープの変化があった
場合にはＲＡＭ（Ａ）、 ＲＡＭ（Ｂ）の同時読み出し
が行なわれる。(7) When there is a change in the tablet envelope, which will be described later, simultaneous reading of RAM (A) and RAM (B) is performed.

（８）同時読み出し中にイベント信号が発生すると、同
時読み出しの速度を上げるように処理する。(8) When an event signal occurs during simultaneous reading, processing is performed to increase the speed of simultaneous reading.

イベント信号がない場合には次の段階に進む。If there is no event signal, proceed to the next step.

（９） ＲＡＭ（Ｂ）からのみ合成波形データを読み
出す。(9) Read composite waveform data only from RAM (B).

このようにイベント信号発生の時点に適応するような構
成と処理が行なわれる。In this way, the configuration and processing are performed to adapt to the time point at which the event signal occurs.

第１４図は対応を破線で示すように、第１図の一時記憶
回路１０７９乗算器１０６および転送制御回路１１１の
１部の詳細説明図である。FIG. 14 is a detailed explanatory diagram of a portion of the temporary storage circuit 1079 multiplier 106 and transfer control circuit 111 of FIG. 1, as indicated by broken lines.

同図において、ＲＡＭ（Ａ） １４０１ 、 ＲＡＭ（
Ｂ） １４０２はＡＮＤゲート１１２６からの各ブロッ
ク毎の合成波形データを記憶するランダムアクセスメモ
リであり、１６Ｘ ５ ＝８０アドレスより構成される
。In the same figure, RAM (A) 1401, RAM (
B) 1402 is a random access memory that stores the composite waveform data for each block from the AND gate 1126, and is composed of 16× 5 =80 addresses.

フリップフロップ１４０３．１４０４の出力はＯＲアゲ
−１４０５，１４０６により、ＲＡＭ（Ａ）１４０１、
ＲＡＭ（Ｂ）１４０２のリードライト信号Ｒ／Ｗが作
られる。The outputs of the flip-flops 1403 and 1404 are transferred to the RAM (A) 1401,
A read/write signal R/W for RAM (B) 1402 is generated.

リードライト信号Ｒ／Ｗは“１”レベルの時リード、“
Ｏ”レベルの時ライトとする。When the read/write signal R/W is at “1” level, it is read, “
It is a light when it is at O” level.

ＯＲゲート１４０５，１４０６の論理条件によりＲＡＭ
（Ａ）１４０１． ＲＡＭ（Ｂ）１４０２は共にリード
の状態かまたは一方がリード、他方がライトの状態であ
る。RAM depending on the logic conditions of OR gates 1405 and 1406
(A)1401. Both RAM (B) 1402 are in a read state, or one is in a read state and the other is in a write state.

共にライトの状態にはならない。Neither will be in the light state.

いまＲＡＭ（Ａ）、 ＲＡＭ（Ｂ）の２状態を分けて考
える。Now consider the two states of RAM (A) and RAM (B) separately.

第１の状態として一方がリード他方がライトたとえばＲ
ＡＭ（Ｂ）がリード、 ＲＡＭ（Ａ）がライトの場合に
は、初期状態でアップダウンカウンタ （ＬＪＤＣ） １４０７はその計数値が零、補数器１４
０８は出力値の最大値１２８を示し、比較回路１４０９
．１４１０はそれぞれｇ１ｓｔ、ｕＯ°′を出力しフリ
ップフロップ１４０３．１４０４は共にリセットされ、
出力は共に“°Ｏパである。In the first state, one is read and the other is written, for example R
When AM (B) is read and RAM (A) is write, the up/down counter (LJDC) 1407 has a count value of zero in the initial state, and the complementer 14
08 indicates the maximum output value 128, and the comparison circuit 1409
．． 1410 outputs g1st and uO°', respectively, and flip-flops 1403 and 1404 are both reset,
Both outputs are "°Opa".

従ってＯＲゲート１４０６は“ｌ”、ＯＲゲート１４０
５は“Ｏ゛°を出力しＡＮＤゲート１４１１は閉じてい
る。Therefore, OR gate 1406 is "l", OR gate 140
5 outputs "O°" and the AND gate 1411 is closed.

この状態で転送要求信号ＴＲＤが与えられると、ＡＮＤ
ゲート１４１２は閉じているためＡＮＤゲー）１４１４
は開き転送開始信号ＴＲ８が発生し、第１１図の動作に
よりアドレス信号としてラッチ回路１１１５のブロック
コードとカウンタ１１２１の計数値が与えられ、書き込
みデータとしてＡＮＤゲート１１２６から合成波形デー
タが与えられる。When transfer request signal TRD is applied in this state, AND
Since gate 1412 is closed, AND game) 1414
is open and a transfer start signal TR8 is generated, the block code of the latch circuit 1115 and the count value of the counter 1121 are given as address signals by the operation shown in FIG. 11, and the composite waveform data is given from the AND gate 1126 as write data.

該アドレスとデータはゲート回路１４１５．１４１６に
与えられる。The address and data are provided to gate circuits 1415 and 1416.

ＯＲゲート１４０６の出力レベルは“１゛°、ＯＲゲー
ト１４０５の出力レベルは“０”の状態にあり、ＯＲゲ
ート１４０６はそのアドレス信号をＲＡＭ（Ａ） １４
０１に与える。The output level of the OR gate 1406 is "1", the output level of the OR gate 1405 is "0", and the OR gate 1406 transfers the address signal to the RAM (A) 14.
Give to 01.

ＲＡＭ（Ａ）１４０１はライトの状態にあり該アドレス
信号に指定されたアドレスブロック毎の合成波形データ
を書き込む。The RAM (A) 1401 is in a write state and writes composite waveform data for each address block specified by the address signal.

この時ＯＲゲート１４０６の出力レベルは“１”でアド
レス発生回路１０４からのアドレス信号ＡＤＣをＲＡＭ
（Ｂ） １４０２に与え、リードの状態にあるＲＡＭ（
Ｂ） １４０２を時分割読み出ししている。At this time, the output level of the OR gate 1406 is "1", and the address signal ADC from the address generation circuit 104 is transferred to the RAM.
(B) The RAM (
B) 1402 is read out in a time-division manner.

ＲＡＭ（Ａ）１４０１への書き込みが終了すると、転送
終了信号ＴＲＥの前縁によりフリップフロップ１４０３
はセットされ、ＯＲゲート１４０５゜１４０６の出力は
共に“１゛になり同時読み出しＳＭＲの状態になる。When the writing to the RAM (A) 1401 is completed, the leading edge of the transfer end signal TRE causes the flip-flop 1403 to
are set, and the outputs of the OR gates 1405 and 1406 both become "1", resulting in a simultaneous read SMR state.

この状態でＡＮＤゲート１４１２は１゛を出力し、Ｎ■
アゲ−１４１４を閉じ転送開始信号ＴＲ３を停止し、Ａ
ＮＤゲート１４１３を開く。In this state, the AND gate 1412 outputs 1, and N
Close Age-1414, stop transfer start signal TR3, and
Open ND gate 1413.

この時転送要求信号ＴＲＤが発生した場合については第
２の状態で述べる。The case where the transfer request signal TRD is generated at this time will be described in the second state.

転送要求信号ＴＲＤが発生しない時はＡＮＤゲート１４
１３の出力レベルは“０”である。When the transfer request signal TRD is not generated, the AND gate 14
The output level of No. 13 is "0".

フリップフロップ１４０３の出力が“°１゛であるから
、ＡＮＤゲート１４１１が開く。Since the output of flip-flop 1403 is "°1", AND gate 1411 is opened.

クロック発生器１４１７からのクロックＣＬ９と高速ク
ロック発生器１４１８からのクロックＣＬＩＱのうちク
ロックＣＬ９がデート回路１４１９により選択され、Ａ
ＮＤゲート１４１１を介してアップダウンカウンタ（［
）Ｃ） １４０７を計数する。Of the clock CL9 from the clock generator 1417 and the clock CLIQ from the high-speed clock generator 1418, the clock CL9 is selected by the date circuit 1419, and the clock CL9 is selected by the date circuit 1419.
The up/down counter ([
)C) Count 1407.

アップダウンカウンタ（ＵＤＣ） １４０７はＯｔ
Ｌ ２ｔ３、・・・・・・、１２８を計数し計数値はタ
ブレットエンベロープＴＢＥとして乗算器２００１へ、
補数器１４０８は補数値１２８．１２７．１２へ・・・
・・・、ＯをタブＬ／’／トエンベロープＴＢＥとして
乗算器２００２へ送る。Up-down counter (UDC) 1407 is Ot
L2t3,..., 128 is counted and the counted value is sent to the multiplier 2001 as the tablet envelope TBE.
The complementer 1408 goes to the complement value 128.127.12...
..., O is sent to the multiplier 2002 as a tab L/'/toenvelope TBE.

そして補数器１４０８の出力がＯに達すると比較回路１
４１０により一致信号が発生しフリップフロップ１４０
４をセットし、ＯＲアゲ−１４２０を介してフリップフ
ロップ１４０３をリセットする。When the output of the complementer 1408 reaches O, the comparator circuit 1
A match signal is generated by 410 and the flip-flop 140
4 and reset the flip-flop 1403 via the OR gate 1420.

ＡＮＤゲート１４１１は閉じてアップダウンカウンタ（
ＵＤＣ） １４０７の計数値は最大値１２８で停止する
。The AND gate 1411 closes and the up/down counter (
UDC) 1407 count value stops at the maximum value 128.

次の計数はフリップフロップ１４０４がリセットするた
めにダウンカウントになる。The next count will be a down count because flip-flop 1404 is reset.

また、ＯＲゲート１４０５の出力は“°１゛、ＯＲゲー
ト１４０６の出力は“０′°になり、ＲＡＭ（Ａ） ｌ
４ Ｑ ｌはリード、ＲＡＭ（Ｂｌ １４０２はライ
トの状態になる。Also, the output of the OR gate 1405 becomes "°1", the output of the OR gate 1406 becomes "0'°, and the RAM(A) l
4 Ql is in read state, RAM (Bl 1402 is in write state).

以上のようにして１回の転送要求信号ＴＲＤによりＲＡ
Ｍ（Ａ） １４０１． ＲＡＭ（Ｂ） １４０２のリ
ード・ライトが反転する。As described above, one transfer request signal TRD causes RA
M(A) 1401. Read/write of RAM (B) 1402 is inverted.

このためＲＡＭ（４）１４０１、 ＲＡＭ（Ｂ） １４
０２のリードは交互に行なわれる。For this reason, RAM (4) 1401, RAM (B) 14
Reading of 02 is performed alternately.

次に第２の状態としテＲＡＭ（Ａ）、 ＲＡＭ（Ｂ）カ
両方ともリードの場合には、転送終了信号ＴＲＥにより
フリップフロップ１４０３はセットされており、この時
転送要求信号ＴＲＤが発生すると、ＡＮＤゲート１４１
２は°°１”レベルの状態でありＡＮＤゲート１４１４
は閉じられＡＮＤゲート１４１３は開くから、ゲート回
路１４１９において高速同時読み出しＨ３ＭＲとしてク
ロックＣＬ９から高速クロックＣＬＩＱに切換えてアッ
プダウンカウンタ（ＵＤＣ） １４０７は速く計数する
。Next, in the second state, when both RAM (A) and RAM (B) are read, the flip-flop 1403 is set by the transfer end signal TRE, and when the transfer request signal TRD is generated at this time, AND gate 141
2 is at °°1” level and the AND gate 1414
is closed and AND gate 1413 is opened, so the gate circuit 1419 switches from clock CL9 to high-speed clock CLIQ as high-speed simultaneous read H3MR, and up-down counter (UDC) 1407 counts quickly.

そして計数値が１２８になり、補数器の出力Ｏが比較器
１４１０に与えられてフリップフロップ１４０４はセッ
トされ、フリップフロップ１４０３はリセットされるた
め、ＯＲゲート１４０５は出力が１゛、ＯＲゲート１４
０６は出力が“Ｏ゛になり、ＡＮＤゲート１４１２の出
力は“０゛になりＡＮＤゲート１４１４は開きＡＮＤゲ
ート１４１３は閉じる。Then, the count value becomes 128, the output O of the complementer is given to the comparator 1410, the flip-flop 1404 is set, and the flip-flop 1403 is reset.
06, the output becomes "O", the output of the AND gate 1412 becomes "0", the AND gate 1414 is opened, and the AND gate 1413 is closed.

同時にＡＮＤゲート１４１１は閉じる。At the same time, AND gate 1411 is closed.

そして、ＡＮＤゲート１４１４により転送開始信号ＴＲ
３が発生する。Then, the AND gate 1414 generates the transfer start signal TR.
3 occurs.

このようにして再び前述の第１の状態に移り、前述のよ
うにしてアップダウンカウンタ（［）Ｃ） １４０７が
Ｏから１２８まで計数し、ＲＡＭ（Ａ）１４０１はリー
ド、ＲＡＭ（Ｂ） １４０２はライトの状態になる。In this way, the state returns to the first state described above, and the up/down counter ([)C) 1407 counts from O to 128 as described above, the RAM (A) 1401 is read, and the RAM (B) 1402 is read. Becomes a light state.

第１７図は上述の第１および第２の状態の動作を示すタ
イムチャートである。FIG. 17 is a time chart showing the operations in the first and second states described above.

すなわち、イベント信号に対応し、転送要求信号ＴＲＤ
と転送開始信号ＴＲ３およびこれらに対し反転している
転送終了信号ＴＲＥのタイミングに対し同時読み出しＳ
ＭＲの状態の間はＲＡＭ（Ａ）とＲＡＭ（Ｂ）は両方と
もリードでありその他は一方がリードであれば他方はラ
イトの関係を有している。That is, in response to the event signal, the transfer request signal TRD
Simultaneous reading S with respect to the timing of the transfer start signal TR3 and the transfer end signal TRE which is inverted with respect to these.
During the MR state, RAM (A) and RAM (B) are both read, and otherwise have a relationship where if one is read, the other is write.

高速同時読み出しＨ３ＭＲは同時読み出しＳＭＲの状態
で転送要求信号ＴＲＤが発生すると高速同時読み出しＨ
３ＭＲとなり速やかにリード・ライトの当初の状態に戻
ることを示している。High-speed simultaneous read H3MR is a high-speed simultaneous read H3MR when the transfer request signal TRD is generated in the state of simultaneous read SMR.
3MR, indicating that the initial state of read/write is quickly returned.

なおこれらの場合のフリップフロップ（Ｆ／Ｆ）１４０
３．１４０４のセットリセットの関係が併せて示される
。In addition, the flip-flop (F/F) 140 in these cases
The set/reset relationship of 3.1404 is also shown.

第１４図に戻り、ＲＡＭ（Ａ） １４０１ 、 ＲＡＭ
（Ｂ） １４０２はそれぞれ５つのブロックに分かれ各
ブロック毎の合成波形データを記憶する。Returning to Figure 14, RAM (A) 1401, RAM
(B) 1402 is divided into five blocks and stores composite waveform data for each block.

ＲＡＭ（４）１４０１、 ＲＡＭ（Ｂｌｌ ４０２は共
に３４個に時分割されたアドレスコードＡＤＣによって
読み出される。Both RAM (4) 1401 and RAM (Bll 402) are read out by 34 time-divided address codes ADC.

３４個はアッパマニュアル（Ｉ）８ＣＨ（チャンネル）
、ロアマニュアル（Ｉ）８ＣＨ，７ツパマニユアル（ｎ
）８ＣＨ，ロアマニュアル（ＩＩ）８ＣＨ。34 are upper manual (I) 8CH (channel)
, Lower Manual (I) 8CH, 7 Tsupa Manual (n
) 8CH, Lower Manual (II) 8CH.

ペダルＩｃＨ，空きＩＣＨの全チャンネル数の和である
。This is the sum of the total number of channels of pedal IcH and free ICH.

このため各チャンネル毎に波形レジスタを設ける必要は
ない。Therefore, it is not necessary to provide a waveform register for each channel.

ＡＮＤゲート１４２１．１４２２はそれぞれＲＡＭ（Ａ
）１４０１． ＲＡＭ（Ｂ）１４０２がリードの状態に
ある時だけ開き乗算回路１４２３，１４２４に合成波形
データを与える。AND gates 1421 and 1422 are RAM (A
)1401. Only when the RAM (B) 1402 is in the read state, it opens and provides composite waveform data to the multiplier circuits 1423 and 1424.

乗算回路１４２３゜１４２４は乗算回路２００１．２０
０２から与えられるエンベロープレベル信号ＥＶＬ２と
時分割された各合成波形データは各タイムスロット内で
乗算され、加算回路１４２５において同乗算回路１４２
３．１４２４の出力を加算して波形計算回路１１２に送
られる。Multiplying circuits 1423 and 1424 are multiplier circuits 2001.20
The envelope level signal EVL2 given from 02 and each time-divided composite waveform data are multiplied within each time slot, and the adder 1425 multiplies the time-divided composite waveform data.
3.1424 outputs are added and sent to the waveform calculation circuit 112.

第１図におけるエンベロープレベル記憶回路１０３から
のエンベロープレベル信号ＥＶＬ□はＯ〜２５５の間で
変化し、定常状態（サスティン部）において１２８の値
である。The envelope level signal EVL□ from the envelope level storage circuit 103 in FIG. 1 changes between 0 and 255, and has a value of 128 in the steady state (sustain portion).

一方、アップダウンカウンタ（［）Ｃ） ｌ ４ Ｑ７
と補数器１４０８の出力であるタブレットエンベロープ
はＯ〜１２８の間で変化し、０または１２８の値で停止
する。On the other hand, up/down counter ([)C) l 4 Q7
The tablet envelope, which is the output of complementer 1408, varies between 0 and 128 and stops at a value of 0 or 128.

エンベロープレベル信号ＥＶＬ□８ビットとアップダウ
ンカウンタ（ＵＤＣ） １４０７または補数器１４０
８の出力８ビツトは乗算器１４２３．１４２４で乗算さ
れ、１６ビツトの出力信号を得るが、上記の計数値の範
囲により、出力１６ビツトのうちＭＳＢは０であり、ま
た定常部で下位７ビツトはＯである。Envelope level signal EVL□8 bits and up/down counter (UDC) 1407 or complementer 140
The 8 bits output from 8 are multiplied by multipliers 1423 and 1424 to obtain a 16-bit output signal, but due to the range of count values mentioned above, the MSB of the 16 output bits is 0, and the lower 7 bits are is O.

そこでＭＳＢを除いた上位８ビツトをとれば定常部にお
いて切り捨ては生じない。Therefore, if the upper 8 bits excluding the MSB are taken, truncation will not occur in the stationary part.

また定常部以外においては下位７ビツトに信号が含まれ
るが、定常部以外の発生区間が短い理由で切捨てる。In addition, signals are included in the lower 7 bits in areas other than the stationary part, but are truncated because the generation intervals other than the stationary part are short.

ここで定常部とは同乗算回路１４２３．１４２４の入力
計数値が停止していて、ＲＡＭ（Ａ） １４０１ 、
ＲＡＭ（Ｂ） １４０２が同時読ミ出しＳＭＲでない時
で、エンベロープレベルＥＶＬ□がサスティンの状態に
ある時である。Here, the stationary part means that the input count values of the multiplication circuits 1423 and 1424 are stopped, and the RAM (A) 1401,
This is when the RAM (B) 1402 is not a simultaneous read SMR and when the envelope level EVL□ is in the sustain state.

定常部以外とはＲＡＭ（Ａ）１４０１． ＲＡＭ（Ｂ）
１４０２が同時読み出しＳＭＲの状態にあるか、または
エンベロープレベルＥＶＬ□がサスティン以外の状態に
ある時である。Other than the stationary part is RAM (A) 1401. RAM(B)
This is when 1402 is in the simultaneous read SMR state or the envelope level EVL□ is in a state other than sustain.

ただしエンベロープレベルＥＶＬ１が零の時は定常部に
関係はない。However, when the envelope level EVL1 is zero, there is no relation to the stationary part.

乗算されたエンベロープレベルＥＶＬｉは乗算器１４２
３．１４２４において合成波形データと乗算された後、
加算回路１４２５で加算されて第１図の波形計算回路１
１２に送られる。The multiplied envelope level EVLi is sent to the multiplier 142.
3. After being multiplied by the composite waveform data in 1424,
The waveform calculation circuit 1 shown in FIG.
Sent to 12th.

第１８図ａ〜Ｃは波形計算の方法の原理説明図である。FIGS. 18A to 18C are diagrams explaining the principle of the waveform calculation method.

楽音波形はその１周期をＮ個の区間に分割し、ａ、 ｂ
、 ｃを波形データ、ｔをアドレス情報とすれば、区
間の波形振幅ｆ （ｔ）はｆ （ｔ） ＝ａｔ”＋ｂ
ｔ＋ｃ により近似され、各区間毎の波形データａ、 ｂ。A musical sound waveform has one period divided into N sections, a, b
, where c is the waveform data and t is the address information, the waveform amplitude of the section f (t) is f (t) = at'' + b
The waveform data a and b for each section are approximated by t+c.

Ｃをあらかじめ計算しておく。Calculate C in advance.

図に示すように１６フイートの楽音では区間数Ｎ＝１へ
８フイートの楽音ではＮ＝８．４フイートの楽音ではＮ
＝４とする。As shown in the figure, for a 16-foot tone, the number of sections N = 1, for an 8-foot tone, N = 8. For a 4-foot tone, N
=4.

そして１６フイートの楽音に対しては波形１周期の波形
データ （ａｌｂｌｃｌ） （ａ２ｂ２ｃ２） （ａ３ｂ３Ｃ３
）””” （ａｘｓｂｔｅｃｍ）を第１１図の波形デー
タメモリ１１２２の１帽のアドレスに記憶させる。For a 16-foot musical tone, waveform data for one cycle of the waveform (alblcl) (a2b2c2) (a3b3c3
)""" (axsbtecm) is stored in the first address of the waveform data memory 1122 in FIG.

８フイートの楽音では波形２周期の波形データ（ａｌｂ
ｌＣｌ） （ａ２ｂ２ｃｚ） （ａ３ｂ３ｃ３）−−−
−−−（ａｓｂｓＣｓ）（ａｌｌ）ＩＣ１） （ａ２ｂ２ｃｓ） （ａａｂ３ｃ３）””” （ａｓｂ
Ｂｃｓ）を波形データメモリ１１２２の１陥のアドレス
に記憶させる。For an 8-foot musical tone, two cycles of waveform data (alb
lCl) (a2b2cz) (a3b3c3)---
---(asbsCs) (all)IC1) (a2b2cs) (aab3c3)""" (asb
Bcs) is stored in one address of the waveform data memory 1122.

４フイートの楽音では波形４周期の波形データ（ａｌｂ
ＩＣｌ）（ａ２ｂ２Ｃ２）（ａ３ｂ３Ｃ３）（ａ４ｂ１
ｃ、）（ａｌｂｌｃｌ ） （ａ２ｂｃ２） （ａ３ｂ
３Ｃ３） （ａ４ｂ４Ｃ４） （ａｌｂｌｃｌ ）（ａ
２ｂ２ｃｚ ） （２３Ｆ）３Ｃ３） （ａ４ｂ４Ｃ４
） （ａｌｂＩＣＩ ） （ａ２ｂ２Ｃ２）（ａ３ｂ３
Ｃ３） （ａ４ｂ４Ｃ４） を波形データメモリ１１２２の１帽のアドレスに記憶さ
せる。For a 4-foot musical tone, waveform data of 4 cycles of waveform (alb
ICl) (a2b2C2) (a3b3C3) (a4b1
c,) (alblcl) (a2bc2) (a3b
3C3) (a4b4C4) (alblcl) (a
2b2cz ) (23F)3C3) (a4b4C4
) (albICI) (a2b2C2) (a3b3
C3) (a4b4C4) is stored in the first address of the waveform data memory 1122.

こうして各楽音波形毎に１帽のアドレスを有して波形デ
ータメモリ１１２２に記憶しておく。In this way, each tone waveform has one address and is stored in the waveform data memory 1122.

第１図の転送制御回路１１１で各音色系列ブロック内の
同一アドレス毎に加算され、各音色系列毎に合成波形デ
ータを計算し一時記憶回路１０７に１６ワード５ブロツ
クとして記憶される。The transfer control circuit 111 shown in FIG. 1 adds up the same address in each tone color series block, calculates composite waveform data for each tone color series, and stores it in the temporary storage circuit 107 as 5 blocks of 16 words.

アドレス発生回路１０４からのアドレス信号ＡＤＣのう
ちブロックコードと上位４ビツトは一時記憶回路１０７
から該当するブロックの該当するアドレスの合成波形デ
ータを読み出し、読み出された合成波形データａ、 ｂ
、 ｃは乗算回路１０６でエンベロープレベルＥＶＬ２
と乗算され波形計算回路１１２に送られる。The block code and upper 4 bits of the address signal ADC from the address generation circuit 104 are stored in the temporary storage circuit 107.
Read the composite waveform data of the corresponding address of the corresponding block, and read the composite waveform data a, b.
, c is the envelope level EVL2 in the multiplication circuit 106
and is sent to the waveform calculation circuit 112.

一方、アドレス信号ＡＤＣのうち上位４ビツトを除いた
下位ビット（最大４ビツト）の信号は波形計算回路１１
２に与えられる。On the other hand, the signal of the lower bits (maximum 4 bits) excluding the upper 4 bits of the address signal ADC is sent to the waveform calculation circuit 11.
given to 2.

該下位ビット信号は近似式のｔ信号として与えられる。The lower bit signal is given as an approximate t signal.

第１９図は上述の原理に従う第１図の波形計算回路１１
２の詳細説明図である。FIG. 19 shows the waveform calculation circuit 11 of FIG. 1 according to the above-mentioned principle.
FIG. 2 is a detailed explanatory diagram of No. 2.

アドレス発生回路１０４より信号ｔが乗算器１９０１．
１９０２に与えられ、さらに該乗算器１９０１の出力ｔ
２が乗算器１９０３に与えられる。The signal t is sent from the address generation circuit 104 to the multiplier 1901.
1902, and the output t of the multiplier 1901
2 is applied to multiplier 1903.

また合成波形データａ、 ｂは乗算器１９０３，１９０
２に与えられ、ａｔ２．ｂｔを計算する。Also, the composite waveform data a and b are sent to multipliers 1903 and 190.
2, at2. Calculate bt.

そして加算回路１９０４においてａｔ２．ｂｔ、ｃが加
算され、ａｔ”十ｂｔ＋ｃが出力する。Then, in the adder circuit 1904, at2. bt and c are added, and at''+bt+c is output.

このａｔ”＋ｂｔ＋ｃはアドレス信号ＡＤＣで指定され
たアドレスにおける合成波形の振幅値を意味する。This at''+bt+c means the amplitude value of the composite waveform at the address specified by the address signal ADC.

こうして波形計算回路１１２より時分割波形信号を累算
回路１１３に送出する。In this way, the time-division waveform signal is sent from the waveform calculation circuit 112 to the accumulation circuit 113.

該信号は時分割タイムスロット３４個毎に３２ＫＨｚの
周期で同一波形の信号を出力する。This signal outputs a signal with the same waveform at a cycle of 32 KHz every 34 time-division time slots.

第２０図は第１図の乗算回路１０５の説明図である。FIG. 20 is an explanatory diagram of the multiplication circuit 105 of FIG. 1.

同図において、第１４図のアップダウンカウンタ（ＵＤ
Ｃ） １４０７と補数器１４０８の出力すなわちタブレ
ットエンベロープＴＢＥ１゜ＴＢＥ２が乗算器２００１
．２００２に与えられ、第１図のエンベロープレベル記
憶回路１０３からのエンベロープレベルＥＶＬ１と乗算
されて、エンベロープレベルＥｖＬ２として第１４図の
乗算器１４２３．１４２４に与えられる。In the same figure, the up/down counter (UD
C) The outputs of 1407 and the complementer 1408, that is, the tablet envelope TBE1゜TBE2 are the multiplier 2001
．． 2002, is multiplied by envelope level EVL1 from envelope level storage circuit 103 in FIG. 1, and is supplied as envelope level EvL2 to multipliers 1423 and 1424 in FIG. 14.

第２１図は第１図の累算回路１１３に設けられる低域補
正回路１１３′の詳細説明図である。FIG. 21 is a detailed explanatory diagram of the low frequency correction circuit 113' provided in the accumulation circuit 113 of FIG. 1.

本回路は低音の３オクターブにおいてはアドレス信号Ｋ
ＥＣの変化速度が３２ＫＨ２より遅いために合皮された
波形信号に３２Ｋ Ｈｚ以下のサンプリング周波数成分
があられれてくる。This circuit uses the address signal K in the 3rd octave of bass tones.
Since the rate of change of EC is slower than 32KH2, sampling frequency components of 32KHz or less appear in the synthesized waveform signal.

この周波数成分を除去するために設けられるものである
。This is provided to remove this frequency component.

同図において、時分割波形信号はクロックＣＬ４で動作
する３４段のシフトレジスタ２１Ｇ１，２１０２．２１
０３．２１０４によって時分割の１周期ずつが遅延され
る。In the same figure, the time-division waveform signal is a 34-stage shift register 21G1, 2102.21 that operates with a clock CL4.
03.2104, each time division cycle is delayed.

次いで重み付はスケーラ２１０５〜２１１５により重み
付けした後、各オクターブに対応する加算回路２１１６
，２１１７．２１１８で加算され、選択ゲート回路２１
１９を介して出力する。Next, after weighting is performed by scalers 2105 to 2115, an addition circuit 2116 corresponding to each octave is applied.
, 2117 and 2118, and the selection gate circuit 21
19.

まず最低オクターブでは３４段毎にあられれる同一タイ
ムスロットで遅延した波形信号を各レジスタの入出力か
ら５個取り出し、時列系により×Ｌ ×２．Ｘ４９
×２．ｘｌの重み付けをして加算し、波形のステップ
を増加している。First, in the lowest octave, five waveform signals delayed by the same time slot that appear every 34 stages are extracted from the input/output of each register, and the time sequence is ×L ×2. X49
×2. The steps of the waveform are increased by weighting and adding xl.

こうすれば等価的に３２Ｋ Ｈｚでサンプリングした波
形になり、前記の周波数成分は除去される。This will result in a waveform equivalently sampled at 32 KHz, and the frequency components mentioned above will be removed.

こうした補正を最低オクターブで行ない、補正された波
形は加算回路２１１６より出力する。Such correction is performed at the lowest octave, and the corrected waveform is output from the adder circuit 2116.

最低から２オクターブ目、３オクターブ目も同様にして
同一タイムスロットで遅延した波形信号を３個または２
個取り出し、それぞれ×１．×２、×１、ｘｌ、ｘｌの
重み付けをして加算回路２１１７．２１１８で加算を行
ない等価的に３２ＫＨｚのサンプリング波形とし前述と
同様に３２ＫＨｚ以下の周波数成分を除去する。Similarly, for the second and third octaves from the lowest, three or two waveform signals are delayed in the same time slot.
Take out the pieces, each x1. The weighting is done by x2, x1, xl, xl and addition is performed by adding circuits 2117 and 2118 to obtain an equivalent sampling waveform of 32 kHz, and frequency components below 32 kHz are removed in the same manner as described above.

最低から４オクタ一ブ目以上については重み付は加算す
ることなくスケーラ２１１５を介して選択ゲート回路２
１１９に与えている。For the first block of the fourth octa from the lowest and above, the weighting is not added and is passed through the scaler 2115 to the selection gate circuit 2.
It is given to 119.

各オクターブにより補正された合成波形は選択ゲート回
路２１１９に与えられ、オクターブ信号により選択出力
される。The composite waveform corrected by each octave is applied to a selection gate circuit 2119, and selectively output according to the octave signal.

第２２図は第１図の累算回路１１３の主要部とラッチ回
路およびＤＡ変換回路１１４〜１１８の詳細説明図であ
る。FIG. 22 is a detailed explanatory diagram of the main parts of the accumulation circuit 113, the latch circuit, and the DA conversion circuits 114 to 118 shown in FIG.

同図において、第２１図の選択ゲー）２１１９から出力
される時分割波形信号は加算回路２２０１で加算され、
ラッチ回路２２０２にラッチされる。In the same figure, the time-division waveform signals output from the selection game 2119 in FIG. 21 are added in an adding circuit 2201,
It is latched by the latch circuit 2202.

各音色系列ブロック終了時に各ブロック毎のラッチ回路
２２０３〜２２０７の何れかに転送されラッチされる。At the end of each tone color series block, the data is transferred to one of the latch circuits 2203 to 2207 for each block and latched.

同時にラッチ回路２２０２はリセットされ、再び加算回
路２２０１と共に次のブロックにおける加算を行なう。At the same time, the latch circuit 2202 is reset and again performs addition in the next block together with the addition circuit 2201.

すなわち加算回路２２０１は各音色系列ブロック毎の楽
音波形の加算を行なうものである。That is, the addition circuit 2201 adds the tone waveforms for each tone color sequence block.

ラッチ回路２２０３〜２２０７への書き込み信号はデコ
ーダ２２１０の出力により行なわれる。Write signals to latch circuits 2203 to 2207 are performed by the output of decoder 2210.

キーアサイナ１０２よりのブロックコードＢＬＣはラッ
チ回路２２０８に書き込まれ１クロツクＣＬ４だけ遅延
する。Block code BLC from key assigner 102 is written to latch circuit 2208 and delayed by one clock CL4.

比較回路２２０９で比較し、不一致の場合に生じる不一
致信号とクロックＣＬ４をＡＮＤゲート２２１１を介し
て書き込み信号が得られ、該書き込み信号でラッチ回路
２２０２はリセットされ、同時にデコーダ２２１０で指
定するブロックに書き込み信号を与える。Comparison circuit 2209 compares, and if they do not match, a mismatch signal and clock CL4 are combined to obtain a write signal via AND gate 2211. The latch circuit 2202 is reset by the write signal, and at the same time, data is written to the block specified by decoder 2210. give a signal.

デコーダ２２１０はラッチ回路２２０８の出力により制
御選択される。Decoder 2210 is controlled and selected by the output of latch circuit 2208.

ラッチ回路２２０３〜２２０７４：記憶された各音色系
列毎の脅威波形振幅はＤＡ変換器（ＤＡＣ） ２２１２
〜２２１６によりアナログ信号とされた後、音響装置２
２１７〜２２２１を経て発音する。Latch circuits 2203 to 22074: Threat waveform amplitude for each stored tone color sequence is determined by a DA converter (DAC) 2212
After being converted into an analog signal by ~2216, the audio device 2
Pronounced after 217-2221.

第２３図は、第２２図におけるブロックコードＢＬＣと
ラッチ回路２２０８と比較回路２２０９の出力のタイム
チャートを示す。FIG. 23 shows a time chart of the block code BLC and the outputs of the latch circuit 2208 and comparison circuit 2209 in FIG.

以上説明したように、本考案によれば、音色系列毎に鍵
盤の押鍵による複数の発音チャンネルに対応する時分割
タイムスロットを設定し、該各時分割タイムスロットに
おいて該当する鍵盤の該当する音色系列の周波数の楽音
波形振幅値を繰返し計算して発音することにより、楽音
波形処理がこの時分割タイムスロットと同期して行なわ
れ直接発音信号が得られるから、楽音波形のための記憶
装置は非常に簡単化される。As explained above, according to the present invention, time-division time slots corresponding to a plurality of sound generation channels by pressing keys on the keyboard are set for each tone series, and the corresponding tone of the corresponding keyboard is set in each time-division time slot. By repeatedly calculating the musical sound waveform amplitude value of a series of frequencies and generating the sound, the musical sound waveform processing is performed in synchronization with this time-division time slot, and a direct sounding signal is obtained, so the storage device for musical sound waveforms is very small. is simplified to

さらに関数を用いた楽音波形計算法と相俟って時分割周
波数を低くとることが可能となり、これに関連した処理
を簡単化しうることは明らかである。Furthermore, in combination with the musical waveform calculation method using functions, it is possible to lower the time-division frequency, and it is clear that the related processing can be simplified.

しかし他の計算法を用いても本考案を適用しうろことは
言うまでもない。However, it goes without saying that the present invention can also be applied to other calculation methods.

さらに発音チャンネルに対応する時分割タイムスロット
の設定によりエンベロープの発生付加が好都合に行なわ
れることも利点として挙げることができる。Another advantage is that envelope generation and addition can be conveniently performed by setting time-division time slots corresponding to sound generation channels.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案を適用した電子楽器の全体説明図、第２
図、第３図、第５図、第８図、第９図。 第１０図、第１１図、第１２図、第１４図、第１９図、
第２０図、第２１図、第２２図は第１図の要部の構成説
明図、第４図、第６図、第７図、第１３図、第１５図、
第１６図、第１７図、第２３図はそれぞれ該当する構成
のタイムチャート、第１８図は原理説明図であり、図中
、１０１は鍵盤回路、１０２はキーアサイナ、１０３は
エンベロープレベル記憶回路、１０４はアドレス発生回
路、１０５，１０６は乗算回路、１０７は一時記憶回路
、１０８は音色選択スイッチ、１０９は音色制御回路、
１１０は波形データ記憶回路、１１１は転送制御回路、
１１２は波形計算回路、１１３は累算回路、１１４はラ
ッチ回路およびＤＡ変換回路を示す。Figure 1 is an overall explanatory diagram of an electronic musical instrument to which the present invention is applied;
Figures 3, 5, 8, and 9. Figure 10, Figure 11, Figure 12, Figure 14, Figure 19,
Figures 20, 21, and 22 are explanatory diagrams of the main parts of Figure 1, Figures 4, 6, 7, 13, 15,
16, 17, and 23 are time charts of the corresponding configurations, and FIG. 18 is a diagram explaining the principle. In the figure, 101 is a keyboard circuit, 102 is a key assigner, 103 is an envelope level storage circuit, and 104 1 is an address generation circuit, 105 and 106 are multiplication circuits, 107 is a temporary storage circuit, 108 is a timbre selection switch, 109 is a timbre control circuit,
110 is a waveform data storage circuit, 111 is a transfer control circuit,
112 is a waveform calculation circuit, 113 is an accumulation circuit, and 114 is a latch circuit and a DA conversion circuit.

Claims (1)

【実用新案登録請求の範囲】 上鍵盤、下鍵盤９足鍵盤を含む複数の鍵盤を有する電子
楽器において、該鍵盤の鍵の数に対応した第１の時分割
タイムスロットで鍵の押鍵、離鍵に対応したキーコード
信号を発生する手段、該キーコード信号発生手段によっ
て得られたキーコード信号を同時発音数に対応する第２
の時分割タイムスロットでキーコード信号を発生する時
分割数変更手段、該時分割数変更手段からのキーコード
信号より鍵の押鍵信号、離鍵信号および同時発音数以上
の押鍵に対応する信号を発生する鍵情報発生手段、エン
ベロープにおけるアタック状態、サスティン状態、リリ
ース状態に対応する各定数を第２の時分割タイムスロッ
トで累積加算する手段、前記鍵情報発生手段によって得
られた押鍵信号、離鍵信号、同時発音数以上の押鍵に対
応する信号および累積加算手段からの出力信号により前
記累積加算する各アタック状態、サスティン状態、リリ
ース状態の各定数を切換える手段、および前記累積加算
手段からの出力信号を読出アドレス信号としてエンベロ
ープ信号を読出すエンベロープレベル記憶手段を具えた
ことを特徴とする。 電子楽器の楽音波形処理装置。[Claim for Utility Model Registration] In an electronic musical instrument having a plurality of keyboards including an upper keyboard and a lower keyboard with 9 keys, keys are pressed and released in a first time-division time slot corresponding to the number of keys on the keyboard. means for generating a key code signal corresponding to a key;
time-division number changing means for generating a key code signal in the time-division number changing means; the key code signal from the time-division number changing means corresponds to a key press signal, a key release signal, and a key press exceeding the number of simultaneous polyphony; key information generating means for generating a signal; means for cumulatively adding each constant corresponding to the attack state, sustain state, and release state in the envelope in a second time-division time slot; a key press signal obtained by the key information generating means; , means for switching each of the constants for each of the attack state, sustain state, and release state to be cumulatively added based on a key release signal, a signal corresponding to a key pressed more than the number of simultaneous polyphonic sounds, and an output signal from the cumulative addition means, and the cumulative addition means The present invention is characterized in that it includes an envelope level storage means for reading out an envelope signal using an output signal from the output signal as a read address signal. Musical sound waveform processing device for electronic musical instruments.