JPH02177442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02177442A JPH02177442A JP33214888A JP33214888A JPH02177442A JP H02177442 A JPH02177442 A JP H02177442A JP 33214888 A JP33214888 A JP 33214888A JP 33214888 A JP33214888 A JP 33214888A JP H02177442 A JPH02177442 A JP H02177442A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置、とくにＭＩＳ型半導体装置の製
造方法に関する。
造方法に関する。
ＭＩＳ型トランジスタにおいて素子の微細化が進むにつ
れトランジスタのソース・ドレイン間隔が短くなり、ソ
ース・ドレイン間にかかる電界が強くなる。このような
高電界のもとではホットキャリアのゲート絶縁膜への注
入が起こり、トランジスタ特性の劣化をひき起こす。
れトランジスタのソース・ドレイン間隔が短くなり、ソ
ース・ドレイン間にかかる電界が強くなる。このような
高電界のもとではホットキャリアのゲート絶縁膜への注
入が起こり、トランジスタ特性の劣化をひき起こす。
これを抑制するためには第１図に示すようなＬｉｇｈｔ
ｌｙ Ｄｏｐｐｅｄ Ｄｒａｉｎ（以下ＬＤＤと略す）
構造をもつトランジスタが知られている。ＬＤＤ構造で
は高濃度不純物領域の内側に低濃度不純物領域すなわち
二重拡散構造をもち、ドレイン近傍の電界集中を緩和し
ている。ＬＤＤ構造を得るため従来用いられていた製造
方法について第２ｖＡに従って説明する。半導体基板８
上にゲート絶縁膜２とゲート電極ｌを形成したのちゲー
ト電極をマスクとして低濃度不純物領域３を形成する（
第１図−ａ）。化学気相成長法等によって全面に二酸化
シリコン膜９を堆積（第１図−ｂ）したのち反応性イオ
ンエツチング（ＲＥＩ）によってゲート電極の側面にサ
イドウオールを形成する（第１図−Ｃ）。ゲート電極及
びサイドウオールをマスクとして高濃度不純物領域４を
形成する。このあと層間絶縁膜の形成、電極配線等を行
いＬＤＤ構造のトランジスタを製造する。（例えば、特
開昭６０−７４４７８号公報）しかし、この方法ではサ
イドウオールの制御を菫しく、工程も複雑になる。ゲー
ト電極に多結晶シリコンを用いた場合、サイドウオール
を作る方法としてゲートの多結晶シリコンを酸化させる
方法がある（例えば、特開昭６０−１９５９７３号公報
）が、トランジスタのソース・ドレイン部を酸化してし
まうという問題がある。
ｌｙ Ｄｏｐｐｅｄ Ｄｒａｉｎ（以下ＬＤＤと略す）
構造をもつトランジスタが知られている。ＬＤＤ構造で
は高濃度不純物領域の内側に低濃度不純物領域すなわち
二重拡散構造をもち、ドレイン近傍の電界集中を緩和し
ている。ＬＤＤ構造を得るため従来用いられていた製造
方法について第２ｖＡに従って説明する。半導体基板８
上にゲート絶縁膜２とゲート電極ｌを形成したのちゲー
ト電極をマスクとして低濃度不純物領域３を形成する（
第１図−ａ）。化学気相成長法等によって全面に二酸化
シリコン膜９を堆積（第１図−ｂ）したのち反応性イオ
ンエツチング（ＲＥＩ）によってゲート電極の側面にサ
イドウオールを形成する（第１図−Ｃ）。ゲート電極及
びサイドウオールをマスクとして高濃度不純物領域４を
形成する。このあと層間絶縁膜の形成、電極配線等を行
いＬＤＤ構造のトランジスタを製造する。（例えば、特
開昭６０−７４４７８号公報）しかし、この方法ではサ
イドウオールの制御を菫しく、工程も複雑になる。ゲー
ト電極に多結晶シリコンを用いた場合、サイドウオール
を作る方法としてゲートの多結晶シリコンを酸化させる
方法がある（例えば、特開昭６０−１９５９７３号公報
）が、トランジスタのソース・ドレイン部を酸化してし
まうという問題がある。
本発明の目的は、従来法におけるサイドウオールの制御
の困難性を排除し、工程数を少くて高性能のトランジス
タ特性をもつ半導体を製造する方法を提供する点にある
。
の困難性を排除し、工程数を少くて高性能のトランジス
タ特性をもつ半導体を製造する方法を提供する点にある
。
（構 成〕
本発明は、半導体層により分離されたソース領域および
ドレイン領域をもち、チャンネル領域上にはゲート絶縁
膜を介してゲート絶縁膜が設けられている半導体装置を
製造する方法においてゲート電極をマスクとしてセルフ
ァラインでソース・ドレイン形成用領域に低濃度不純物
拡散を行う工程、前記ゲート電極上に選択的に保護膜を
形成する工程、前記保護膜をマスクに前記ソース・ドレ
イン形成用領域に高濃度不純物拡散を行ってソース・ド
レイン領域を完成させる工程を含むことを特徴とする半
導体装置の製造方法に関する。
ドレイン領域をもち、チャンネル領域上にはゲート絶縁
膜を介してゲート絶縁膜が設けられている半導体装置を
製造する方法においてゲート電極をマスクとしてセルフ
ァラインでソース・ドレイン形成用領域に低濃度不純物
拡散を行う工程、前記ゲート電極上に選択的に保護膜を
形成する工程、前記保護膜をマスクに前記ソース・ドレ
イン形成用領域に高濃度不純物拡散を行ってソース・ド
レイン領域を完成させる工程を含むことを特徴とする半
導体装置の製造方法に関する。
すなわち、本発明の特徴は、ＬＤＤ構造を持つＭＩＳ型
半導体装置を製造するため、ゲート電極をマスクとして
セルファラインで第１の不純物拡散を行い、ゲート電極
に選択的に保護膜を堆積し、この保護膜をマスクとして
第２の不純物拡散をしてソース・トレイン部を形成する
点にある。
半導体装置を製造するため、ゲート電極をマスクとして
セルファラインで第１の不純物拡散を行い、ゲート電極
に選択的に保護膜を堆積し、この保護膜をマスクとして
第２の不純物拡散をしてソース・トレイン部を形成する
点にある。
保護膜を形成する材料としてはタングステンを使用する
ことができる。
ことができる。
保護膜の形成方法は、ＣＶＤ法がある。
本発明をさらに具体的に説明すると。
（ｉ）シリコン基板８の表面に酸化１１ｉ２を形成する
。
。
（ｎ）任意の膜形成手段（例えば、ＣＶＤ法）により多
結晶シリコン膜を形成する。
結晶シリコン膜を形成する。
（■）フォトリトグラフィ、Ｘ線リトグラフィなどの写
真技術、エツチングによりゲート電極１を形成する。
真技術、エツチングによりゲート電極１を形成する。
（ｉｖ）低濃度の不純物拡散により低濃度不純物領域３
を形成する。（第３図−ａ） （Ｖ）ゲート電極上に保護膜６としてタングステン膜を
形成する。
を形成する。（第３図−ａ） （Ｖ）ゲート電極上に保護膜６としてタングステン膜を
形成する。
（ｖｉ）高濃度で不純物拡散を行い、高濃度不純物領域
４を形成する。（第３図−ｂ） （憾）保護膜を除去する。
４を形成する。（第３図−ｂ） （憾）保護膜を除去する。
（ｖｉｉ）層間絶縁膜５を形成する。（第３図−Ｃ）（
ｉｘ）コンタクトホールをあけ、そこに電極７を形成す
る。（第３図−ｄ） 〔実施例〕 Ｐ型低抵抗シリコン基板８を酸素雰囲気中１１００℃で
熱酸化膜２ （１０００人）を形成し、減圧気相成長法
により、多結晶シリコン（３０００人）を堆積、フォト
リソグラフィー ドライエッチラングによりゲート電極
１を形成する（第３図ａ）。
ｉｘ）コンタクトホールをあけ、そこに電極７を形成す
る。（第３図−ｄ） 〔実施例〕 Ｐ型低抵抗シリコン基板８を酸素雰囲気中１１００℃で
熱酸化膜２ （１０００人）を形成し、減圧気相成長法
により、多結晶シリコン（３０００人）を堆積、フォト
リソグラフィー ドライエッチラングによりゲート電極
１を形成する（第３図ａ）。
次にゲート電極１をマスクとしてＰ０イオンを６０にｅ
Ｖのエネルギーで４ Ｘ １０”ａｍ−”打込み、低濃
度不純物領域３を形成する。このときソース・ドレイン
領域は熱酸化膜で覆われており、ゲート電極は多結晶シ
リコンが露出している。この多結晶シリコンゲートにタ
ングステンの選択的気相成長によって１０００人の膜６
を堆積する。タングステンはＳｉ上にのみ堆積し、５ｉ
ｎ２上には堆積しないため、ＳｉＯ□の表面をマスクし
なくてもタングステンは選択的にＳｉ上のみに堆積する
。
Ｖのエネルギーで４ Ｘ １０”ａｍ−”打込み、低濃
度不純物領域３を形成する。このときソース・ドレイン
領域は熱酸化膜で覆われており、ゲート電極は多結晶シ
リコンが露出している。この多結晶シリコンゲートにタ
ングステンの選択的気相成長によって１０００人の膜６
を堆積する。タングステンはＳｉ上にのみ堆積し、５ｉ
ｎ２上には堆積しないため、ＳｉＯ□の表面をマスクし
なくてもタングステンは選択的にＳｉ上のみに堆積する
。
気相成長の条件は圧力０．１ｔｏｒｒにてりＦＧ：５ｉ
）Ｉ４：Ａｒ：１１、＝１０：６：１０：５００（ＳＣ
ＣＭ）３２０℃で行った。このタングステンＵ！Ａ６を
マスクとしてｎ型の例えばＰ０イオンを６０ＫｅＶのエ
ネルギーで４×ｌＯ″５ｃｌｌ−２打込み、高濃度不純
物領域４を形成した（第３図ｂ）。タングステンを王水
でエツチングしたのち９５０℃の窒素雰囲気中で２０分
アニールを行った。減圧化学気相成長法により層間絶縁
膜５としてＮＳＧ膜５０００人堆積後、コンタクトホー
ルを開はアルミニウム膜８０００人をスパッタにより形
成、フォトリソグラフィー、エツチングによってソース
ドレイン電極７の配線を行った。（第３図ｄ ） 、
Ｗ／ Ｌ ＝ｌＯμｍ／１．５μｍのこのトランジスタ
においてＬＤＤ構造にすることによってドレインブレイ
クダウン電圧が６．５ｖから８ｖに１．５■上昇した。
）Ｉ４：Ａｒ：１１、＝１０：６：１０：５００（ＳＣ
ＣＭ）３２０℃で行った。このタングステンＵ！Ａ６を
マスクとしてｎ型の例えばＰ０イオンを６０ＫｅＶのエ
ネルギーで４×ｌＯ″５ｃｌｌ−２打込み、高濃度不純
物領域４を形成した（第３図ｂ）。タングステンを王水
でエツチングしたのち９５０℃の窒素雰囲気中で２０分
アニールを行った。減圧化学気相成長法により層間絶縁
膜５としてＮＳＧ膜５０００人堆積後、コンタクトホー
ルを開はアルミニウム膜８０００人をスパッタにより形
成、フォトリソグラフィー、エツチングによってソース
ドレイン電極７の配線を行った。（第３図ｄ ） 、
Ｗ／ Ｌ ＝ｌＯμｍ／１．５μｍのこのトランジスタ
においてＬＤＤ構造にすることによってドレインブレイ
クダウン電圧が６．５ｖから８ｖに１．５■上昇した。
本実施例ではｎ型ＭＯＳトランジスタの製造についての
べたが、本発明はＰ型にも適用できる。又、基板はｐ。
べたが、本発明はＰ型にも適用できる。又、基板はｐ。
ｎ共に使用できる。
ＭＩＳ型等のトランジスタにおいて、ゲート電極をマス
クとして低濃度不純物領域を形成し、次にゲート電極に
選択的に保護膜を堆積させ、これをマスクとして高濃度
不純物領域を形成する方法によってサイドウオールの厚
みの制御が容易となり、素子の微細化に伴うトランジス
タ特性の劣化を防ぐことができる。
クとして低濃度不純物領域を形成し、次にゲート電極に
選択的に保護膜を堆積させ、これをマスクとして高濃度
不純物領域を形成する方法によってサイドウオールの厚
みの制御が容易となり、素子の微細化に伴うトランジス
タ特性の劣化を防ぐことができる。
第１図は、ＬＤＤ構造をもつトランジスタを説明するた
めの断面図、第２図は、従来方法を説明するための工程
図、第３図は、本発明の工程図である。 ■・・・ゲート電極 ２・・・ゲート絶縁膜３・・
・低濃度不純物領域 ４・・・高濃度不純物領域 ５・・・層間絶縁膜 ６・・タングステン膜７・・
・ソース・ドレイン電極 ８・・・半導体層 ９・・・ＣＶＤ二酸化シリコン膜
めの断面図、第２図は、従来方法を説明するための工程
図、第３図は、本発明の工程図である。 ■・・・ゲート電極 ２・・・ゲート絶縁膜３・・
・低濃度不純物領域 ４・・・高濃度不純物領域 ５・・・層間絶縁膜 ６・・タングステン膜７・・
・ソース・ドレイン電極 ８・・・半導体層 ９・・・ＣＶＤ二酸化シリコン膜
Claims (1)
- １、半導体層により分離されたソース領域およびドレイ
ン領域をもち、チャンネル領域上にはゲート絶縁膜を介
してゲート電極が設けられている半導体装置を製造する
方法において、ゲート電極をマスクとしてセルファライ
ンでソース・ドレイン形成用領域に低濃度不純物拡散を
行う工程、前記ゲート電極上に選択的に保護膜を形成す
る工程、前記保護膜をマスクに前記ソース・ドレイン形
成用領域に高濃度不純物拡散を行ってソース・ドレイン
領域を完成させる工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33214888A JPH02177442A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33214888A JPH02177442A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177442A true JPH02177442A (ja) | 1990-07-10 |
Family
ID=18251682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33214888A Pending JPH02177442A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124571A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 半導体装置の製造方法 |
| JPS63244884A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS63275181A (ja) * | 1987-05-07 | 1988-11-11 | Nec Corp | 半導体装置の製造方法 |
| JPS642366A (en) * | 1987-06-25 | 1989-01-06 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH01223768A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH01286364A (ja) * | 1988-05-12 | 1989-11-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-12-28 JP JP33214888A patent/JPH02177442A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| US5543340A (en) * | 1993-12-28 | 1996-08-06 | Samsung Electronics Co., Ltd. | Method for manufacturing offset polysilicon thin-film transistor |
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