JPH02177079A - ランダムアクセスメモリの制御回路 - Google Patents
ランダムアクセスメモリの制御回路Info
- Publication number
- JPH02177079A JPH02177079A JP63331714A JP33171488A JPH02177079A JP H02177079 A JPH02177079 A JP H02177079A JP 63331714 A JP63331714 A JP 63331714A JP 33171488 A JP33171488 A JP 33171488A JP H02177079 A JPH02177079 A JP H02177079A
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- JP
- Japan
- Prior art keywords
- timing
- write
- circuit
- readout
- signal
- Prior art date
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- Pending
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- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はランダムアクセスメモリ（以下、ＲＡＭと称す
）に関し、特に、同じアドレスバッファよりロウアドレ
スとカラムアドレスとを入力し、・、中で切り換える方
式のＲＡＭを制御するＲＡＭ制御回路に関する。
）に関し、特に、同じアドレスバッファよりロウアドレ
スとカラムアドレスとを入力し、・、中で切り換える方
式のＲＡＭを制御するＲＡＭ制御回路に関する。
［従来の技術］
従来、この種のＲＡＭ制御回路はデータをＲＡＭのセル
に書き込む場合も、ＲＡＭのセルからデータを読み出す
場合も、カラムアドレスストローブ信号（以下、単にτ
７ｉ１１と称す）を使用しており、従って、カラムアド
レスストＩコープ形成回路は第３図に示されているよう
に、読み出し時のでＡＳタイミングを作るナントゲート
１と、書き込み時の一σ７３タイミングを作るナントゲ
ート２との出力を、これらのタイミングの和をとる回路
４に供給し、その後出力バッファ５を通してＩＩＡＭセ
ルに供給していた。
に書き込む場合も、ＲＡＭのセルからデータを読み出す
場合も、カラムアドレスストローブ信号（以下、単にτ
７ｉ１１と称す）を使用しており、従って、カラムアド
レスストＩコープ形成回路は第３図に示されているよう
に、読み出し時のでＡＳタイミングを作るナントゲート
１と、書き込み時の一σ７３タイミングを作るナントゲ
ート２との出力を、これらのタイミングの和をとる回路
４に供給し、その後出力バッファ５を通してＩＩＡＭセ
ルに供給していた。
［発明が解決しようとする問題点コ
ＲＡＭは一般にデータ読み出し時には、ＣＡＳの立ち下
がりでアクセスしてデータが出力され、書き込み時には
、ＣＡＳの立ちさがりてデータを取る。また、上述した
従来のＲＡＭ制御回路は、読み出し時も書き込み時もて
ＡＳ信号は同じタイミングで出力されるので、第４図に
示すように読み出し時、内部ラッチクロックから少なく
ともて■３の立ち下がりがＲＡＭに人力されてから、デ
ータが出力されるまての時間ｔ ＣＡＣとデータを受け
るデバイスにデータが入ってからラッチする場所までの
遅延ｔｐｎ＋との和（ｔ ｃｏｃ＋ ｔ ＰＤＩ）だけ
前にｍ立ち下がりを持ってこなければならない。
がりでアクセスしてデータが出力され、書き込み時には
、ＣＡＳの立ちさがりてデータを取る。また、上述した
従来のＲＡＭ制御回路は、読み出し時も書き込み時もて
ＡＳ信号は同じタイミングで出力されるので、第４図に
示すように読み出し時、内部ラッチクロックから少なく
ともて■３の立ち下がりがＲＡＭに人力されてから、デ
ータが出力されるまての時間ｔ ＣＡＣとデータを受け
るデバイスにデータが入ってからラッチする場所までの
遅延ｔｐｎ＋との和（ｔ ｃｏｃ＋ ｔ ＰＤＩ）だけ
前にｍ立ち下がりを持ってこなければならない。
そこで書き込み時、内部バスドライブクロックから、少
なくとも内部バスドライブクロックが立ち上がってから
、バスのデータが決まるまでの遅延ｔ Ｉ）ＣＤとバス
のデータが決まってからデータがＲＡＭ！こ人力される
まての遅延ｔ ＰＤＯとの和（ｔｐｃｏ＋ｔｐｏｏ）だ
け後にｍ立ち下がりをもってこなければならない。その
ため（ｔｃａｃ＋ ｔｐｏ＋） ＋（ｔｐｃｏ＋ ｔｐ
Ｄｏ）でサイクル時間が決まり、サイクル時間の短縮が
図りにくいという問題点がある。
なくとも内部バスドライブクロックが立ち上がってから
、バスのデータが決まるまでの遅延ｔ Ｉ）ＣＤとバス
のデータが決まってからデータがＲＡＭ！こ人力される
まての遅延ｔ ＰＤＯとの和（ｔｐｃｏ＋ｔｐｏｏ）だ
け後にｍ立ち下がりをもってこなければならない。その
ため（ｔｃａｃ＋ ｔｐｏ＋） ＋（ｔｐｃｏ＋ ｔｐ
Ｄｏ）でサイクル時間が決まり、サイクル時間の短縮が
図りにくいという問題点がある。
［発明の従来技術に対する相違点コ
上述した従来のＲＡＭ制御回路に対し、本発明はＣＡＳ
信号を、データ書き込み時のタイミングとデータ読み出
し時のタイミングとを別の回路でそれぞれ構成しデータ
書き込み時のＣＡＳのタイミングに対し、データ読み出
し時のＣＡＳタイミングを相対的に早めるという相違点
を有する。
信号を、データ書き込み時のタイミングとデータ読み出
し時のタイミングとを別の回路でそれぞれ構成しデータ
書き込み時のＣＡＳのタイミングに対し、データ読み出
し時のＣＡＳタイミングを相対的に早めるという相違点
を有する。
［問題点を解決するための手段］
本発明の要旨はアドレス信号に基づきアドレス指定可能
なメモリセルを有するランダムアクセスメモリの制御回
路において、書き込み時に書き込みタイミングを発生す
る第１回路と、読み出し時に読み出しタイミングを発生
する第２回路と、読み出しタイミングを書き込みタイミ
ングに対して所定時間だけ早める第３回路と、該所定時
間だけ早められた読み出しタイミングと書き込みタイミ
ングとに基づきアドレスストローブ信号を発生する第４
回路とを設けたことである。
なメモリセルを有するランダムアクセスメモリの制御回
路において、書き込み時に書き込みタイミングを発生す
る第１回路と、読み出し時に読み出しタイミングを発生
する第２回路と、読み出しタイミングを書き込みタイミ
ングに対して所定時間だけ早める第３回路と、該所定時
間だけ早められた読み出しタイミングと書き込みタイミ
ングとに基づきアドレスストローブ信号を発生する第４
回路とを設けたことである。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図、第２図はそ
のタイミングチャートである。ナントゲート１ここは読
み出しサイクル１言号とタイミング信号とが入力され、
読み出し時のタイミングを形成し、ナントゲート２には
、書き込みサイクル信号とタイミング信号とが入力され
て書き込み時のタイミングを作る。遅延素子３にはナン
トゲート２の出力が入力され、書き込み時のタイミング
をｔｐｄだげ遅延させて出力する。ナンドゲ−１・１の
出力と遅延素子３の出力とが、和をとる回路４に入力さ
れ、書き込み時と読み出し時のタイミングの和くアクテ
ィブロウ）として出力され、出力バッフ７５に入り、Ｃ
ＡＳ信号どなる。
のタイミングチャートである。ナントゲート１ここは読
み出しサイクル１言号とタイミング信号とが入力され、
読み出し時のタイミングを形成し、ナントゲート２には
、書き込みサイクル信号とタイミング信号とが入力され
て書き込み時のタイミングを作る。遅延素子３にはナン
トゲート２の出力が入力され、書き込み時のタイミング
をｔｐｄだげ遅延させて出力する。ナンドゲ−１・１の
出力と遅延素子３の出力とが、和をとる回路４に入力さ
れ、書き込み時と読み出し時のタイミングの和くアクテ
ィブロウ）として出力され、出力バッフ７５に入り、Ｃ
ＡＳ信号どなる。
本実施例では書き込み時のでｎ信号が読み出し時に対し
て、ｔｐｄだけ遅れているため、従来例に比べて書き込
み時のセットアツプ時間にｔｐｄ分のマージンがとれる
。
て、ｔｐｄだけ遅れているため、従来例に比べて書き込
み時のセットアツプ時間にｔｐｄ分のマージンがとれる
。
またサイクル時間は（ｔｃａｃ＋ ｔｐｏ＋） ＋（ｔ
ｐｃ（１＋ ｔ ｐｏｏ）ｔ ｐｄて決まるため、従来
例に比へてｔ１ノ（」短くてきる。
ｐｃ（１＋ ｔ ｐｏｏ）ｔ ｐｄて決まるため、従来
例に比へてｔ１ノ（」短くてきる。
すなわち、ｔｐｄの値によってはサイクル時間をある程
度任意の値に設定できるという利点がある。
度任意の値に設定できるという利点がある。
上記実施例ではナントゲート１，２が第１．第２回路を
それぞれ構成し、遅延素子３が第３回路を構成し、回路
４が第４回路をそれぞれ構成している。
それぞれ構成し、遅延素子３が第３回路を構成し、回路
４が第４回路をそれぞれ構成している。
第５図は本発明の第２実施例の回路図であり、第６図は
そのタイミングチャートである。ナントゲート１には、
読み出しサイクル信号と、タイミング信号１とが入力さ
れ、読み出し時のタイミングを作る。ナントゲート２に
は書き込みサイクル信号とタイミング信号２とが入力さ
れ、書き込み時のタイミングを作る。ナントゲート１と
ナントゲート２との出力が和をとる回路４に入力され、
書き込み時と読み出し時のタイミングの和（アクティブ
ロウ）として出力バッファ５に入り、τＸ−夕（言−号
となる。
そのタイミングチャートである。ナントゲート１には、
読み出しサイクル信号と、タイミング信号１とが入力さ
れ、読み出し時のタイミングを作る。ナントゲート２に
は書き込みサイクル信号とタイミング信号２とが入力さ
れ、書き込み時のタイミングを作る。ナントゲート１と
ナントゲート２との出力が和をとる回路４に入力され、
書き込み時と読み出し時のタイミングの和（アクティブ
ロウ）として出力バッファ５に入り、τＸ−夕（言−号
となる。
この実施例では、動作としては書き込み時のてＡＳが読
み出し時のＣＡ Ｓよりｔｘだけ早く立ち下がるため、
サイクル時間は（ｔｃａｃ＋ ｔｐｔ＋＋） ＋（ｔ
ｐｃｏ＋ ｔ ＰＤＯ） ｔ ｘて決ってくる。動作
としては第１実施例と同様であるが、書き込み時と読み
出し時のタイミングを論理的に作っているため確実であ
る。
み出し時のＣＡ Ｓよりｔｘだけ早く立ち下がるため、
サイクル時間は（ｔｃａｃ＋ ｔｐｔ＋＋） ＋（ｔ
ｐｃｏ＋ ｔ ＰＤＯ） ｔ ｘて決ってくる。動作
としては第１実施例と同様であるが、書き込み時と読み
出し時のタイミングを論理的に作っているため確実であ
る。
［発明の効果］
以上説明したように、本発明は、ＣＡＳ信号を書き込み
時と、読み出し時で別の回路で構成し、両者のタイミン
グを変えることにより、書き込み時にＲＡＭのセットア
ツプ時間のマージンがとれ、また、読み出し時にＲＡＭ
のデータを受けるデバイスのセットアツプにマージンが
とれると共に全体のサイクル時間も短くてきろという効
果がある。
時と、読み出し時で別の回路で構成し、両者のタイミン
グを変えることにより、書き込み時にＲＡＭのセットア
ツプ時間のマージンがとれ、また、読み出し時にＲＡＭ
のデータを受けるデバイスのセットアツプにマージンが
とれると共に全体のサイクル時間も短くてきろという効
果がある。
は第１実施例のタイミングチャート、第３図は従来のＲ
ＡＭ制御回路の回路図、第４図は従来例のタイミングチ
ャート、第５図は本発明の第２実施例の回路図、第６図
は第２実施例のタイミングチャートである。
ＡＭ制御回路の回路図、第４図は従来例のタイミングチ
ャート、第５図は本発明の第２実施例の回路図、第６図
は第２実施例のタイミングチャートである。
１・・・・・・・読み出し時のＣＡＳタイミンクを作る
ナントゲート、 ２・・・・・・・書き込み時のＣＡＳタイミングを作る
ナントゲート、 ３・・・・・・・書き込み時のＣＡＳタイミングをｔｐ
ｄ遅延させる遅延素子、 ４・・・・・・・読み出し時と書き込み時のタイミング
の和をとる回路、 ５・・・・・・・出力バッファ、 ６・・・・・・・フリップフロップ、 ７・・・・・・・内部バスドライバー ８・・・・・・・３ステートバツフア。
ナントゲート、 ２・・・・・・・書き込み時のＣＡＳタイミングを作る
ナントゲート、 ３・・・・・・・書き込み時のＣＡＳタイミングをｔｐ
ｄ遅延させる遅延素子、 ４・・・・・・・読み出し時と書き込み時のタイミング
の和をとる回路、 ５・・・・・・・出力バッファ、 ６・・・・・・・フリップフロップ、 ７・・・・・・・内部バスドライバー ８・・・・・・・３ステートバツフア。
第１図は本発明の第１実施例の回路図、第２図特許出願
人 日本電気株式会社
人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 アドレス信号に基づきアドレス指定可能なメモリセルを
有するランダムアクセスメモリの制御回路において、 書き込み時に書き込みタイミングを発生する第１回路と
、読み出し時に読み出しタイミングを発生する第２回路
と、読み出しタイミングを書き込みタイミングに対して
所定時間だけ早める第３回路と、該所定時間だけ早めら
れた読み出しタイミングと書き込みタイミングとに基づ
きアドレスストローブ信号を発生する第４回路とを設け
たことを特徴とするランダムアクセスメモリの制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331714A JPH02177079A (ja) | 1988-12-27 | 1988-12-27 | ランダムアクセスメモリの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331714A JPH02177079A (ja) | 1988-12-27 | 1988-12-27 | ランダムアクセスメモリの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177079A true JPH02177079A (ja) | 1990-07-10 |
Family
ID=18246768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331714A Pending JPH02177079A (ja) | 1988-12-27 | 1988-12-27 | ランダムアクセスメモリの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234818A (ja) * | 2007-03-22 | 2008-10-02 | Hynix Semiconductor Inc | 半導体メモリ装置 |
-
1988
- 1988-12-27 JP JP63331714A patent/JPH02177079A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234818A (ja) * | 2007-03-22 | 2008-10-02 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US8320197B2 (en) | 2007-03-22 | 2012-11-27 | Hynix Semiconductor Inc. | Semiconductor memory device |
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