JPH02168320A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH02168320A JPH02168320A JP63324234A JP32423488A JPH02168320A JP H02168320 A JPH02168320 A JP H02168320A JP 63324234 A JP63324234 A JP 63324234A JP 32423488 A JP32423488 A JP 32423488A JP H02168320 A JPH02168320 A JP H02168320A
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- JP
- Japan
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- signal
- instruction
- reset
- logic level
- register
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- 230000006870 function Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000007704 transition Effects 0.000 description 3
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、命令ROM内蔵型のマイクロプロセッサに関
し、更に詳述すれば、リセット時に任意の命令アドレス
からプログラムを再実行し得るマイクロプロセッサに関
する。
し、更に詳述すれば、リセット時に任意の命令アドレス
からプログラムを再実行し得るマイクロプロセッサに関
する。
まず、松下電子工業株式会社のr高機能CMOSディジ
タル信号処理プロセッサMN1901/MN1909ユ
ーザーズマニュアル」からMN1901を一例として従
来のマイクロプロセッサについて図面を参照して説明す
る。
タル信号処理プロセッサMN1901/MN1909ユ
ーザーズマニュアル」からMN1901を一例として従
来のマイクロプロセッサについて図面を参照して説明す
る。
第1O図は上述のマイクロプロセッサMN1901の構
成の要部を示すブロック図である。
成の要部を示すブロック図である。
第1θ図において、51は並列データの入出力に用いら
れるパラレルボートである。。
れるパラレルボートである。。
このパラレルポー)51への入出力信号は以下の通りで
ある。PO〜l’15は16ビント並列データ入出力信
号である。この16ビツト並列データ入出力信号は並列
データ入出力端子57を介して入出力される。吊は低論
理レベル(GND)である場合にパラレルボート51を
通してデータ転送が可能であることを示すボート選択信
号である。 pR/狛よ高論理レベル(V□)である場
合にパラレルボー)51からのデータ出力を示し、低論
理レベル(GND)である場合にパラレルボート51へ
のデータ人力を示すボート読書制御信号である0mは低
論理レベル(GND)である場合にデータ転送を行うこ
とを示す入出力のタイミング信号である。
ある。PO〜l’15は16ビント並列データ入出力信
号である。この16ビツト並列データ入出力信号は並列
データ入出力端子57を介して入出力される。吊は低論
理レベル(GND)である場合にパラレルボート51を
通してデータ転送が可能であることを示すボート選択信
号である。 pR/狛よ高論理レベル(V□)である場
合にパラレルボー)51からのデータ出力を示し、低論
理レベル(GND)である場合にパラレルボート51へ
のデータ人力を示すボート読書制御信号である0mは低
論理レベル(GND)である場合にデータ転送を行うこ
とを示す入出力のタイミング信号である。
52は命令コードを格納しているインストラフシランメ
モリ (命令R(IM)であり、このマイクロプロセッ
サにより実行されるプログラムを構成する個々の命令が
格納されている。
モリ (命令R(IM)であり、このマイクロプロセッ
サにより実行されるプログラムを構成する個々の命令が
格納されている。
53はインストラフシランメモリ52に対してアドレス
を指示するインストラフシランポインタ (プログラム
カウンタ)であり、このインストラフシランポインタ5
3により指示されているインストラフシランメモリ52
のアドレスに格納されている命令がインストラクション
メモリ52から出力される。
を指示するインストラフシランポインタ (プログラム
カウンタ)であり、このインストラフシランポインタ5
3により指示されているインストラフシランメモリ52
のアドレスに格納されている命令がインストラクション
メモリ52から出力される。
54はインストラクションレジスタであり、インストラ
フシランメモリ52から出力された命令を一時的に保持
する。
フシランメモリ52から出力された命令を一時的に保持
する。
55はデコーダであり、インストラフシランレジスタ5
4に保持されている命令をデコードする。
4に保持されている命令をデコードする。
56はリセット制御部である。このリセット制御部56
に入力される信号部は低論理レベル(GND)である場
合にこのマイクロプロセッサをリセットスタートさせる
ための信号であり、汁はそのリセットスタート信号であ
る。
に入力される信号部は低論理レベル(GND)である場
合にこのマイクロプロセッサをリセットスタートさせる
ための信号であり、汁はそのリセットスタート信号であ
る。
58及び59は内部バスであり、主としてパラレルボー
ト51とインストラフシランポインタ53とを接続して
いる。
ト51とインストラフシランポインタ53とを接続して
いる。
次にこのような構成の従来のマイクロプロセッサの動作
について説明する。
について説明する。
第11図にパラレルボート51への外部からのデータ書
込み時のポート選択信号量と、ポート読書制御信号PR
へと、入出力タイミング信号mと、並列データ入出力信
号PO〜P15とのタイミングチャートを示す。
込み時のポート選択信号量と、ポート読書制御信号PR
へと、入出力タイミング信号mと、並列データ入出力信
号PO〜P15とのタイミングチャートを示す。
最初に第11図(alに示す如く、ボート選択信号Mを
低論理レベル(GND)にしてパラレルボート51を介
してのデータ転送を可能にし、次に第11図−)に示す
如く、ポート読書制御信号PR/Mを低論理レベル(G
ND)にしてパラレルボートへのデータ入力が可能な状
態に設定する。
低論理レベル(GND)にしてパラレルボート51を介
してのデータ転送を可能にし、次に第11図−)に示す
如く、ポート読書制御信号PR/Mを低論理レベル(G
ND)にしてパラレルボートへのデータ入力が可能な状
態に設定する。
その後、第11図(C)に示す如く、人出力タイミング
信号部を一旦低論理レベル(GND)にした後、高論理
レベル(ν3.)に戻すと、第11図+diに示す如く
、並列データPO〜P15がパラレルポート51内の図
示しない入力用データバッファに書込まれる。
信号部を一旦低論理レベル(GND)にした後、高論理
レベル(ν3.)に戻すと、第11図+diに示す如く
、並列データPO〜P15がパラレルポート51内の図
示しない入力用データバッファに書込まれる。
第12図はリセット処理の手順を示すフローチャートで
ある。
ある。
第12図において、リセット制御部56へのリセット信
号部を1マシンサイクル以上の期間に亙ってアクティブ
レベルである低論理レベル(GND)にすると、リセッ
ト制御部56の出力である信号断が低論理レベル(GN
D)になる、これにより、インストラフシランポインタ
53がリセットされてその内容が第0番地に初期化され
る。従って、リセット解除後はインストラクションメモ
リ52の第0番地の命令から順にインストラフシランレ
ジスタ54へ読出され、順次実行される。
号部を1マシンサイクル以上の期間に亙ってアクティブ
レベルである低論理レベル(GND)にすると、リセッ
ト制御部56の出力である信号断が低論理レベル(GN
D)になる、これにより、インストラフシランポインタ
53がリセットされてその内容が第0番地に初期化され
る。従って、リセット解除後はインストラクションメモ
リ52の第0番地の命令から順にインストラフシランレ
ジスタ54へ読出され、順次実行される。
第13図はパラレルボート51からデータ入力を行うこ
とによるレジスタ間接ジャンプ命令の手順を示すフロー
チャートである。
とによるレジスタ間接ジャンプ命令の手順を示すフロー
チャートである。
レジスタ間接ジャンプ命令は、パラレルボート51から
入力された並列データPO〜P15が一旦パラレルポー
ト51内の図示しないバッツァメモリに保持され、この
並列データPO〜P15がインストラフシランポインタ
53に与えられることにより、並列データPO〜P15
に対応するインストラクションメモリ52のアドレスか
ら新たな命令が読出されて実行されるものである。
入力された並列データPO〜P15が一旦パラレルポー
ト51内の図示しないバッツァメモリに保持され、この
並列データPO〜P15がインストラフシランポインタ
53に与えられることにより、並列データPO〜P15
に対応するインストラクションメモリ52のアドレスか
ら新たな命令が読出されて実行されるものである。
〔発明が解決しようとする!ll!題〕従来のマイクロ
プロセッサは以上のように構成されているので、そのリ
セットに際しては、インストラクションポインタが常に
同じ値にリセットされ、プログラムが格納されている命
令ROMの固定されたアドレスからしかプログラムを再
実行できないという問題点があった。
プロセッサは以上のように構成されているので、そのリ
セットに際しては、インストラクションポインタが常に
同じ値にリセットされ、プログラムが格納されている命
令ROMの固定されたアドレスからしかプログラムを再
実行できないという問題点があった。
本発明は、上述のような問題点を解消するためになされ
たもので、マイクロプロセッサのリセットにより命令R
OMの任意のアドレスからプログラムの実行が再開可能
なマイクロプロセッサの提供を目的とする。
たもので、マイクロプロセッサのリセットにより命令R
OMの任意のアドレスからプログラムの実行が再開可能
なマイクロプロセッサの提供を目的とする。
本発明に係るマイクロプロセッサは、所定アドレスから
プログラムが再実行される通常のリセット機能とは別に
、任意のデータをアドレスとして予めデータレジスタに
設定しておくことにより、レジスタ間接ジャンプ命令に
よりそのデータがプログラムカウンタに与えられるよう
に構成されている。
プログラムが再実行される通常のリセット機能とは別に
、任意のデータをアドレスとして予めデータレジスタに
設定しておくことにより、レジスタ間接ジャンプ命令に
よりそのデータがプログラムカウンタに与えられるよう
に構成されている。
本発明のマイクロプロセッサでは、リセット端子のリセ
ット信号が解除された時点における制御信号入力端子の
論理レベルがある状態である場合に、データレジスタに
設定されている任意のデータがレジスタ間接ジャンプ命
令により転送されてプログラムカウンタに設定され、そ
のデータを命令開始アドレスとしてプログラムが再実行
される。
ット信号が解除された時点における制御信号入力端子の
論理レベルがある状態である場合に、データレジスタに
設定されている任意のデータがレジスタ間接ジャンプ命
令により転送されてプログラムカウンタに設定され、そ
のデータを命令開始アドレスとしてプログラムが再実行
される。
〔発明の実施例)
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第1図は本発明に係るマイクロプロセッサの一構成例の
要部を示すブロック図である。
要部を示すブロック図である。
第1図において、1は並列データの入力用に用いられる
データレジスタである。
データレジスタである。
このデータレジスタ1には並列データ入力端子12及び
制御信号入力端子13が備えられている。並列データ入
力端子12へは16ビツト並列データ入力信号PG−P
I3が入力される。また制御信号入力端子13へは書込
制御信号mが入力される。この書込制御信号mは、低論
理レベル(にNO)である場合にデータレジスタlへの
データ入力を行わせる。
制御信号入力端子13が備えられている。並列データ入
力端子12へは16ビツト並列データ入力信号PG−P
I3が入力される。また制御信号入力端子13へは書込
制御信号mが入力される。この書込制御信号mは、低論
理レベル(にNO)である場合にデータレジスタlへの
データ入力を行わせる。
2は命令コードを格納している命令ROMであり、本発
明のマイクロプロセッサにより実行されるプログラムを
構成する個々の命令がコードの形で格納されている。
明のマイクロプロセッサにより実行されるプログラムを
構成する個々の命令がコードの形で格納されている。
3は命令ROM2に対するアドレスを与えるプログラム
カウンタであり、このプログラムカウンタ3により指示
されている命令ROj12のアドレスに格納されている
命令が命令ROM2から読出される。
カウンタであり、このプログラムカウンタ3により指示
されている命令ROj12のアドレスに格納されている
命令が命令ROM2から読出される。
4は命令レジスタであり、命令ROM2から読出された
命令を一時的に保持する。
命令を一時的に保持する。
5は命令デコーダであり、命令レジスタ4に保持されて
いる命令をデコードする。
いる命令をデコードする。
8及び9は内部バスであり、主としてデータレジスタl
とプログラムカウンタ3とを接続している。
とプログラムカウンタ3とを接続している。
100はリセット処理部であり、リセット端子lO及び
リセット選択信号入力端子11を備えている。
リセット選択信号入力端子11を備えている。
リセット端子lOにはリセット信号[■■が人力される
が、このリセット信号mは低論理レベル(GND)であ
る場合に本発明のマイクロプロセッサをリセットスター
トさせる。またリセット選択信号入力端子11にはリセ
ット選択信号INTが入力されるが、このリセット選択
信号INTは本発明に係るマイクロプロセッサに2種類
のリセット動作、即ち通常の命令ROM2の第0番地か
ら命令を再実行する第1のリセット処理と、任意の番地
からリセット処理を再実行し得る第2のリセット処理の
いずれかを選択させるために入力される。
が、このリセット信号mは低論理レベル(GND)であ
る場合に本発明のマイクロプロセッサをリセットスター
トさせる。またリセット選択信号入力端子11にはリセ
ット選択信号INTが入力されるが、このリセット選択
信号INTは本発明に係るマイクロプロセッサに2種類
のリセット動作、即ち通常の命令ROM2の第0番地か
ら命令を再実行する第1のリセット処理と、任意の番地
からリセット処理を再実行し得る第2のリセット処理の
いずれかを選択させるために入力される。
また、リセット処理部10Gは内部リセット信号IRI
!SII?及びデータレジスタ間接ジャンプセレクト信
号R5TJIの二つの信号を3人力セレクタ200へ出
力する。 IRIEsETは高論理レベル(Van)で
ある場合に本発明のマイクロプロセッサがリセット状態
であることを示す内部リセット信号であり、また3人力
セレクタ200に対しては入力信号として信号NOPを
選択させる。 R5TJIは高論理レベル(ν。、)で
ある場合に3人力セレクタ200に入力信号として信号
Jlを選択させるためのデータレジスタ間接ジャンプセ
レクト信号である。
!SII?及びデータレジスタ間接ジャンプセレクト信
号R5TJIの二つの信号を3人力セレクタ200へ出
力する。 IRIEsETは高論理レベル(Van)で
ある場合に本発明のマイクロプロセッサがリセット状態
であることを示す内部リセット信号であり、また3人力
セレクタ200に対しては入力信号として信号NOPを
選択させる。 R5TJIは高論理レベル(ν。、)で
ある場合に3人力セレクタ200に入力信号として信号
Jlを選択させるためのデータレジスタ間接ジャンプセ
レクト信号である。
20Gは上述の如く3人力セレクタであり、命令ROM
2から与えられる命令コード信号す、データレジスタ間
接ジャンプ命令の命令コード信号Jlあるいはプログラ
ムカウンタ3の更新以外には何も行わないNo 0pe
ration命令の命令コード信号NOPの3人力の内
からいずれか一つを選択して命令コード信号Cを命令レ
ジスタ4へ出力する。
2から与えられる命令コード信号す、データレジスタ間
接ジャンプ命令の命令コード信号Jlあるいはプログラ
ムカウンタ3の更新以外には何も行わないNo 0pe
ration命令の命令コード信号NOPの3人力の内
からいずれか一つを選択して命令コード信号Cを命令レ
ジスタ4へ出力する。
なお、aはデータレジスタ1から内部バス8へのデータ
信号である。
信号である。
次に、上述の如く第1図にその構成を示した本発明のマ
イクロプロセッサの動作について第2図を参照して説明
する。
イクロプロセッサの動作について第2図を参照して説明
する。
第2図に、第2リセツト処理が行われる際のデータレジ
スタ書込18号FrWtl (a )と、並列入力デー
タ信号DO〜015(b)と、リセット信号1n2’l
!”fit (C)と、リセット選択信号INT (d
)と、内部リセット信号IRI!5ETlelと、デー
タレジスタ間接ジャンプセレクト信号R5TJI(f)
と、命令レジスタ入力信号c(glそれぞれのタイミン
グチャートを示す。
スタ書込18号FrWtl (a )と、並列入力デー
タ信号DO〜015(b)と、リセット信号1n2’l
!”fit (C)と、リセット選択信号INT (d
)と、内部リセット信号IRI!5ETlelと、デー
タレジスタ間接ジャンプセレクト信号R5TJI(f)
と、命令レジスタ入力信号c(glそれぞれのタイミン
グチャートを示す。
まず、リセット以前にデータレジスタ書込信号mを低論
理レベル(GND)にすると、データレジスタlは並列
入力端子12から並列データ入力信号Dθ〜015を取
り込む。
理レベル(GND)にすると、データレジスタlは並列
入力端子12から並列データ入力信号Dθ〜015を取
り込む。
そして、時刻toにおいてリセット信号[が低論理レベ
ル(GND)にされて本発明のマイクロプロセッサがリ
セット状態になると、リセット処理部100は内部リセ
ット信号IRESETを高論理レベル(Vse)に、デ
ータレジスタ間接ジャンプセレクト信号R3TJ Iを
低論理レベル(GND)にする。
ル(GND)にされて本発明のマイクロプロセッサがリ
セット状態になると、リセット処理部100は内部リセ
ット信号IRESETを高論理レベル(Vse)に、デ
ータレジスタ間接ジャンプセレクト信号R3TJ Iを
低論理レベル(GND)にする。
次に、時刻t1においてリセット信号[ffTが高論理
レベル(VS。)になってリセット信号が解除された時
点で、リセット選択信号INTを高論理レベル(Vie
)に保持しておき、第2リセツトの設定をしたとする。
レベル(VS。)になってリセット信号が解除された時
点で、リセット選択信号INTを高論理レベル(Vie
)に保持しておき、第2リセツトの設定をしたとする。
この設定により、リセット処理部100は内部リセット
信号IRESETを低論理レベル(GN[l)にし、内
部リセットを解除した時刻t2から時刻t4までの期間
に亙って3人力セレクタ200の選択信号R3TJ 1
を高論理レベル(VOIl)にする。
信号IRESETを低論理レベル(GN[l)にし、内
部リセットを解除した時刻t2から時刻t4までの期間
に亙って3人力セレクタ200の選択信号R3TJ 1
を高論理レベル(VOIl)にする。
以上の如く第2リセツトが設定された場合には、リセッ
ト処理部100は3人力セレクタ200を制御して、時
刻t2までのリセット動作中はNo 0peratio
n命令の命令コード信号NOPを出力し、その後時刻t
2からL4の間に、データレジスタlによるデータレジ
スタ間接ジャンプ命令の命令コード信号旧を命令レジス
タ4に格納する。そして、命令デコーダ5は命令レジス
タ4に格納された命令をデコードし、リセット以前にデ
ータレジスタlが取り込んだリセットアドレスの値に従
ったアドレスからプログラムが実行されるように制御す
る。
ト処理部100は3人力セレクタ200を制御して、時
刻t2までのリセット動作中はNo 0peratio
n命令の命令コード信号NOPを出力し、その後時刻t
2からL4の間に、データレジスタlによるデータレジ
スタ間接ジャンプ命令の命令コード信号旧を命令レジス
タ4に格納する。そして、命令デコーダ5は命令レジス
タ4に格納された命令をデコードし、リセット以前にデ
ータレジスタlが取り込んだリセットアドレスの値に従
ったアドレスからプログラムが実行されるように制御す
る。
第3図は本発明のマイクロプロセッサの構成例の他の実
施例を示すブロック図である。
施例を示すブロック図である。
この実施例では、上述の第1図に示した構成に加えて、
第2リセット処理時にプログラムの実行が再開されるべ
きアドレスを予め複数格納しているレジスタ31が備え
られている。
第2リセット処理時にプログラムの実行が再開されるべ
きアドレスを予め複数格納しているレジスタ31が備え
られている。
このレジスタ31は、制御信号入力端子32がら制御(
i号cONTi(i−1,2・・・)が入力されると、
ジャンプ先のアドレスを指定するデータJPi(+・1
,2・・・)を出力する。データレジスタ1では、デー
タレジスタ書込信号NWRが低論理レベル(GND)に
転じた時点でこのレジスタ31から電力されている制御
信号C0NT iを入力する。そして、爾後は前述の第
1図に示した実施例において並列データ入力端子12に
並列データPO〜P15が入力さ些た場合と同様に処理
される。
i号cONTi(i−1,2・・・)が入力されると、
ジャンプ先のアドレスを指定するデータJPi(+・1
,2・・・)を出力する。データレジスタ1では、デー
タレジスタ書込信号NWRが低論理レベル(GND)に
転じた時点でこのレジスタ31から電力されている制御
信号C0NT iを入力する。そして、爾後は前述の第
1図に示した実施例において並列データ入力端子12に
並列データPO〜P15が入力さ些た場合と同様に処理
される。
次に、805Fランジスタロシツクによりリセット処理
部10Gを実現した場合の論理回路構成を第4図の回路
図に示す。
部10Gを実現した場合の論理回路構成を第4図の回路
図に示す。
第4図において、101−115及び116.117は
インバ〒りである。しかし、インバータ116.117
はインバータlot N115に比してドライブ能力が
小さい。
インバ〒りである。しかし、インバータ116.117
はインバータlot N115に比してドライブ能力が
小さい。
11BはNORゲート、119はNAN[lゲートであ
る。
る。
112〜127及び132はNf中ネル型Mosトラン
ジスタを用いたトランスファゲートで、128,129
゜130、131はそれぞれ論理ゲートであり、フリッ
プフロップ140を構成する。
ジスタを用いたトランスファゲートで、128,129
゜130、131はそれぞれ論理ゲートであり、フリッ
プフロップ140を構成する。
フリップフロップ14Gは、入力信号0.クリア信号R
,セット信号Sにより出力信号Qを制御する。
,セット信号Sにより出力信号Qを制御する。
具体的には、フリップフロップ・140は、クリア信号
Rが高論理レベル(Vs。)である場合に出力信号Qを
低論理レベル(GND)にし、またクリア信号Rが低論
理レベル(GND)に遷移すると、セット信号Sが低論
理レベル(GND)であるなら入力信号りの論理レベル
を出力信号Qに保持し、更にクリア信号Rが低論理レベ
ル(GND)である場合にセット信号Sが高論理レベル
(Vow)であるなら出力信号Qを高論理レベル(Ve
。)にする。
Rが高論理レベル(Vs。)である場合に出力信号Qを
低論理レベル(GND)にし、またクリア信号Rが低論
理レベル(GND)に遷移すると、セット信号Sが低論
理レベル(GND)であるなら入力信号りの論理レベル
を出力信号Qに保持し、更にクリア信号Rが低論理レベ
ル(GND)である場合にセット信号Sが高論理レベル
(Vow)であるなら出力信号Qを高論理レベル(Ve
。)にする。
50は低論理レベル(GND)の接地であり、T1.
T3は内部同期信号である。
T3は内部同期信号である。
次に、第4図に示したリセット制御部100の動作につ
いて説明する。
いて説明する。
第5図に、第2リセツト処理が行われる際のりセフ )
fIt 号1nff!JTY (al ト、’) (
! y ) 選IRfjI号117 (b)と、内部リ
セット信号IRESI!Tl(+1と、内部同期信号T
1 (d)と、他の内部同期信号T3(81と、デー
タレジスタ間接ジャンプセレクト信号R3TJI(f)
と、インバータ111の出力信号d1glとのタイミン
グチャートを示す。
fIt 号1nff!JTY (al ト、’) (
! y ) 選IRfjI号117 (b)と、内部リ
セット信号IRESI!Tl(+1と、内部同期信号T
1 (d)と、他の内部同期信号T3(81と、デー
タレジスタ間接ジャンプセレクト信号R3TJI(f)
と、インバータ111の出力信号d1glとのタイミン
グチャートを示す。
時刻tloに低論理レベル(GND)になったリセット
信号mをインバータ101. NORゲー) 11B、
インバータ106が順に伝達し、インバータ106は出
力信号IRI!St!Tを高論理レベル(VS。)にす
る、また、リセットf言号mをインバータ!O1,イン
バータ112、NANDゲート119.インバータ11
6.インバータ113が伝達し、インバータ113は出
力信号R3TJIを低論理レベル(GND)にする、更
に、信号R3TJIの論理レベルを内部同期信号TIが
高論理レベル(Ve。)である場合に、トランスファゲ
ート127.インバータ114.117.115が伝達
し、インバータ115はフリップフロップ140のセッ
ト信号Sを低論理レベル(GND)にする、また、リセ
ット信号mをインバータlotが反転してリセット信号
Rを高論理レベル(Vl)にするので、フリップフロッ
プ140は出力信号を低論理レベル(GND)にし、そ
れをインバータ111が反転し、インバータ111は出
力信号dを高論理レベル(vm。)にする。
信号mをインバータ101. NORゲー) 11B、
インバータ106が順に伝達し、インバータ106は出
力信号IRI!St!Tを高論理レベル(VS。)にす
る、また、リセットf言号mをインバータ!O1,イン
バータ112、NANDゲート119.インバータ11
6.インバータ113が伝達し、インバータ113は出
力信号R3TJIを低論理レベル(GND)にする、更
に、信号R3TJIの論理レベルを内部同期信号TIが
高論理レベル(Ve。)である場合に、トランスファゲ
ート127.インバータ114.117.115が伝達
し、インバータ115はフリップフロップ140のセッ
ト信号Sを低論理レベル(GND)にする、また、リセ
ット信号mをインバータlotが反転してリセット信号
Rを高論理レベル(Vl)にするので、フリップフロッ
プ140は出力信号を低論理レベル(GND)にし、そ
れをインバータ111が反転し、インバータ111は出
力信号dを高論理レベル(vm。)にする。
但し、トランスファゲート132のゲートとインバータ
107の共通の入力信号IRESETが高論理レベル(
vo)である間は、トランスファゲート125は開かず
、トランスフ1ゲート132が開く、この結果、トラン
スファゲート132はトランスファゲート126のゲー
ト信号を接地50から得て低論理レベル(GND)にす
るためトランスファゲート126は開かず、信号dの論
理レベルをトランスファゲート125はNANDゲート
119に伝えない。
107の共通の入力信号IRESETが高論理レベル(
vo)である間は、トランスファゲート125は開かず
、トランスフ1ゲート132が開く、この結果、トラン
スファゲート132はトランスファゲート126のゲー
ト信号を接地50から得て低論理レベル(GND)にす
るためトランスファゲート126は開かず、信号dの論
理レベルをトランスファゲート125はNANDゲート
119に伝えない。
次に、時刻111にリセット信号!ff1Tl’Yが高
論理レベル(vag)になった時点で、リセット処理信
号INTが高論理レベル(Ve。)であったとする、こ
の際、フリップフロップ14Gのセット信号Sは低論理
レベル(GND)であり、インバータ101がクリア信
号Rを低論理レベル(GND)に遷移させると、フリッ
プフロップ14Gはインバータ108が低論理レベル(
GND)に反転出力した入力信号りを保持し、出力信号
Qを低論理レベル(GND)にする、これをインバータ
111が反転し、インバータ111は信号dを高論理レ
ベル(VSI)に保つ。
論理レベル(vag)になった時点で、リセット処理信
号INTが高論理レベル(Ve。)であったとする、こ
の際、フリップフロップ14Gのセット信号Sは低論理
レベル(GND)であり、インバータ101がクリア信
号Rを低論理レベル(GND)に遷移させると、フリッ
プフロップ14Gはインバータ108が低論理レベル(
GND)に反転出力した入力信号りを保持し、出力信号
Qを低論理レベル(GND)にする、これをインバータ
111が反転し、インバータ111は信号dを高論理レ
ベル(VSI)に保つ。
次に時刻t12になると、時刻tllで高論理レベル(
ν1.)に変化した信号mの論理レベルをインバータ1
01. トランスファゲート121.インバータ102
、 )ランスファゲート122.インバータ103.
)ランスファゲート123.インバータ104. )ラ
ンスフアゲ−)124.インバータ105が順に伝達し
、インバータ101.105は共に出力信号を低論理レ
ベル(にGND)にし、この信号をNORゲー) 11
8.インバータ10(iが順に伝達して、インバータ1
06はその出力信号IRESETを低論理レベル(GN
D)にする、すると、トランスファゲート132のゲー
トとインバータ107の共通の入力信号IRESETが
低論理レベル(GN[+)であるので、トランスファゲ
ート132が閉じ、トランスファゲート125が開いて
、トランスファゲート125はトランスファゲート12
6のゲート信号に内部同期信号T3を伝える。このため
、インバータ111は出力信号dの論理レベルを、内部
同期信号T3が高論理レベル(ve。)である場合に、
NANOゲー) 119の一方の入力に伝える。また更
に、リセット信号mをインバータ101.112が伝達
し、インバータ112が出力信号を高論理レベル(V1
16)にするのでNANDゲート119の入力信号が共
に高論理レベル(Vm。)になり、NANDゲート11
9は出力を低論理レベル(GND)にしてその信号をイ
ンバータ131が反転して出力信号R5TJ 1を高論
理レベル(V、)にする。
ν1.)に変化した信号mの論理レベルをインバータ1
01. トランスファゲート121.インバータ102
、 )ランスファゲート122.インバータ103.
)ランスファゲート123.インバータ104. )ラ
ンスフアゲ−)124.インバータ105が順に伝達し
、インバータ101.105は共に出力信号を低論理レ
ベル(にGND)にし、この信号をNORゲー) 11
8.インバータ10(iが順に伝達して、インバータ1
06はその出力信号IRESETを低論理レベル(GN
D)にする、すると、トランスファゲート132のゲー
トとインバータ107の共通の入力信号IRESETが
低論理レベル(GN[+)であるので、トランスファゲ
ート132が閉じ、トランスファゲート125が開いて
、トランスファゲート125はトランスファゲート12
6のゲート信号に内部同期信号T3を伝える。このため
、インバータ111は出力信号dの論理レベルを、内部
同期信号T3が高論理レベル(ve。)である場合に、
NANOゲー) 119の一方の入力に伝える。また更
に、リセット信号mをインバータ101.112が伝達
し、インバータ112が出力信号を高論理レベル(V1
16)にするのでNANDゲート119の入力信号が共
に高論理レベル(Vm。)になり、NANDゲート11
9は出力を低論理レベル(GND)にしてその信号をイ
ンバータ131が反転して出力信号R5TJ 1を高論
理レベル(V、)にする。
次に、時刻t13において、内部同期信号TIが高論理
レベル(Ve++)になると、インバータ!13の出力
信号RSTJ Iをトランスファゲート127.インバ
ータ114,117.115が伝達し、インバータ11
5は出力信号Sを高論理レベル(vo)にするので、フ
リップフロップ140は出力信号Qを高論理レベル(V
sm)にする、これをインバータ111が反転するので
、インバータ111は出力信号dを低論理レベル(GN
D)にする。
レベル(Ve++)になると、インバータ!13の出力
信号RSTJ Iをトランスファゲート127.インバ
ータ114,117.115が伝達し、インバータ11
5は出力信号Sを高論理レベル(vo)にするので、フ
リップフロップ140は出力信号Qを高論理レベル(V
sm)にする、これをインバータ111が反転するので
、インバータ111は出力信号dを低論理レベル(GN
D)にする。
次に、時刻t14において、内部同期信号T3が高論理
レベル(vo)になると、インバータ111の出力信号
dはトランスフアゲ−) 125. NANOゲート1
19゜インバータ116.113を伝達し、インバータ
113は出力信号R3TJ 1を低論理レベル(GND
)にする。
レベル(vo)になると、インバータ111の出力信号
dはトランスフアゲ−) 125. NANOゲート1
19゜インバータ116.113を伝達し、インバータ
113は出力信号R3TJ 1を低論理レベル(GND
)にする。
以上のようにして、時刻tllにおいてリセット選択信
号INTを高論理レベル(V、)に設定して第2リセツ
ト処理を実行する場合、リセット処理部100は、時刻
t12からt14の間にかけてデータレジスタ1による
間接ジャンプ命令を実行するのに必要な命令Jlを命令
レジスタ4に格納すべく3人力セレクタ20Gを制御す
る信号R3TJ Iを高論理レヘル(Vee) ニし、
信号112ESETを低論理L/ ヘル(GND)にす
る。
号INTを高論理レベル(V、)に設定して第2リセツ
ト処理を実行する場合、リセット処理部100は、時刻
t12からt14の間にかけてデータレジスタ1による
間接ジャンプ命令を実行するのに必要な命令Jlを命令
レジスタ4に格納すべく3人力セレクタ20Gを制御す
る信号R3TJ Iを高論理レヘル(Vee) ニし、
信号112ESETを低論理L/ ヘル(GND)にす
る。
次に、時刻tllにおいてリセット選択信号INTが低
論理レベル(GND)のままの通常のリセット信号、即
ち第1リセツト処理について考える。
論理レベル(GND)のままの通常のリセット信号、即
ち第1リセツト処理について考える。
この場合は、時刻tllでリセット信号rが高論理レベ
ル(ν1.)になる際にフリップフロップ14Gの入力
信号りは高論理レベル(Vos)であるので、フリップ
フロップ140は出力信号Qを高論理レベル(V・、)
にし、これをインバータ111が反転して信号dを低論
理レベルにする。この結果、3入力セレクタ200を制
御する信号R5TJ Iは高論理レベル(ve。)にな
らないので第2リセツト処理は起こらない。
ル(ν1.)になる際にフリップフロップ14Gの入力
信号りは高論理レベル(Vos)であるので、フリップ
フロップ140は出力信号Qを高論理レベル(V・、)
にし、これをインバータ111が反転して信号dを低論
理レベルにする。この結果、3入力セレクタ200を制
御する信号R5TJ Iは高論理レベル(ve。)にな
らないので第2リセツト処理は起こらない。
次にMOS )ランジスタロシックにより3入力セレク
タ200を実現した場合の論理回路構成を第5図の回路
図に示す。
タ200を実現した場合の論理回路構成を第5図の回路
図に示す。
第6図において、201はNORゲート、202〜21
0はNチャネル型MOSトランジスタを用いたトランス
ファゲート、211〜213はインバータ、250は命
令コード1ビツト分のセレクク部分である。
0はNチャネル型MOSトランジスタを用いたトランス
ファゲート、211〜213はインバータ、250は命
令コード1ビツト分のセレクク部分である。
次に第6図にその構成を示した3入力セレクタ200の
動作について説明する。
動作について説明する。
第7図に、第2リセツト処理が行われるときの内部リセ
ット信号IRESI!T(alと、間接ジャンプ命令セ
レクト信号R3TJ 1 (b)と、内部同期信号T3
((+)と、命令レジスタ入力信号c ld)とのタイ
ミングチャートを示す。
ット信号IRESI!T(alと、間接ジャンプ命令セ
レクト信号R3TJ 1 (b)と、内部同期信号T3
((+)と、命令レジスタ入力信号c ld)とのタイ
ミングチャートを示す。
時刻t2Gからt22の内部リセット信号IRI!SE
Tが高論理レベル(Vs。)であり且つ間接ジャンプ命
令セレクト信号R5TJIが低論理レベル(GN[l)
である間、トランスファゲート202から204の内の
202のみが高論理レベル(Vee)になり、残りは低
論理レベル(GND)になる、また、NORゲート20
1は入力信号の一方が高論理レベル(Vo。)なので出
力信号を低論理レベル(GND)にする、このため、イ
ンバータ211〜213の内の211は出力信号を低論
理レベル(GND)にするが、残りは出力信号を高論理
レベル(V、)にするのでトランスファゲート208〜
210の内の208のみが低論理レベル(GND)にな
り、残りは高論理レベル(Va。)になる、この結果、
トランスファゲート205〜207の内の205のみが
高論理レベル(V□)になり、残りは低論理レベル(に
ND)になるので、3入力セレクタ200は出力信号C
としてNo 0peration命令の命令コード信号
NOPを出力する。
Tが高論理レベル(Vs。)であり且つ間接ジャンプ命
令セレクト信号R5TJIが低論理レベル(GN[l)
である間、トランスファゲート202から204の内の
202のみが高論理レベル(Vee)になり、残りは低
論理レベル(GND)になる、また、NORゲート20
1は入力信号の一方が高論理レベル(Vo。)なので出
力信号を低論理レベル(GND)にする、このため、イ
ンバータ211〜213の内の211は出力信号を低論
理レベル(GND)にするが、残りは出力信号を高論理
レベル(V、)にするのでトランスファゲート208〜
210の内の208のみが低論理レベル(GND)にな
り、残りは高論理レベル(Va。)になる、この結果、
トランスファゲート205〜207の内の205のみが
高論理レベル(V□)になり、残りは低論理レベル(に
ND)になるので、3入力セレクタ200は出力信号C
としてNo 0peration命令の命令コード信号
NOPを出力する。
また、時刻t22からt24に亙る内部リセット信号I
RI!SETが低論理レベル(GND)であり且つ間接
ジャンプセレクト信号R3TJ Iが高論理レベル(V
+O)である期間は、トランスファゲート202〜20
4の内の203のみが高論理レベル(Vee)になり、
残りは低論理レベル(GND)になる、また、NORゲ
ートト201は入力信号の一方が高論理レベル(V、)
なので出力信号を低論理レベル(GND)にする、する
と、インバータ211〜213の内の212は出力信号
を低論理レベル(GND)にするが、残りは出力信号を
高論理レベル(V□)にするので、トランスファゲート
208〜210の内の209のみが低論理レベル(GN
D)になり、残りは高論理レベル(V+O)になる。
RI!SETが低論理レベル(GND)であり且つ間接
ジャンプセレクト信号R3TJ Iが高論理レベル(V
+O)である期間は、トランスファゲート202〜20
4の内の203のみが高論理レベル(Vee)になり、
残りは低論理レベル(GND)になる、また、NORゲ
ートト201は入力信号の一方が高論理レベル(V、)
なので出力信号を低論理レベル(GND)にする、する
と、インバータ211〜213の内の212は出力信号
を低論理レベル(GND)にするが、残りは出力信号を
高論理レベル(V□)にするので、トランスファゲート
208〜210の内の209のみが低論理レベル(GN
D)になり、残りは高論理レベル(V+O)になる。
この結果、トランスファゲート205〜207の内の2
06のみが高論理レベル(vDm)になり、残りは低論
理レベル(GND)になるので、3人力セレクタ200
は出力信号Cとしてデータレジスタlによるデータレジ
スタ間接ジャンプ命令の命令コード信号Jlを出力する
。
06のみが高論理レベル(vDm)になり、残りは低論
理レベル(GND)になるので、3人力セレクタ200
は出力信号Cとしてデータレジスタlによるデータレジ
スタ間接ジャンプ命令の命令コード信号Jlを出力する
。
更に、時刻t24以降は内部リセット信号IRESET
と間接ジャンプセレクト信号R3TJI とが共に低論
理レベル(GND)になるので、トランスファゲート2
02〜204の内の204のみが高論理レベル(VaD
)になり、残りは低論理レベル(GND)になる、また
、NORゲート201の入力信号の両方が低論理レベル
(GND)なので出力信号を高論理レベル(VOo)に
する、すると、インバータ211〜213の内の213
は出力信号を低論理レベル(GND)にするが、残りは
出力信号を高論理レベル(VOW)にするのでトランス
ファゲート208〜210の内の210のみが低論理レ
ベル(GND)になり、残りは高論理レベル(VoIl
)になる、この結果、トランスファゲート205〜20
7の内の207のみが高論理レベル(vo)になり、残
りは低論理レベル(GND)になるので、3人力セレク
タ200は出力信号Cとして命令ROM2からの出力信
号すを出力する。
と間接ジャンプセレクト信号R3TJI とが共に低論
理レベル(GND)になるので、トランスファゲート2
02〜204の内の204のみが高論理レベル(VaD
)になり、残りは低論理レベル(GND)になる、また
、NORゲート201の入力信号の両方が低論理レベル
(GND)なので出力信号を高論理レベル(VOo)に
する、すると、インバータ211〜213の内の213
は出力信号を低論理レベル(GND)にするが、残りは
出力信号を高論理レベル(VOW)にするのでトランス
ファゲート208〜210の内の210のみが低論理レ
ベル(GND)になり、残りは高論理レベル(VoIl
)になる、この結果、トランスファゲート205〜20
7の内の207のみが高論理レベル(vo)になり、残
りは低論理レベル(GND)になるので、3人力セレク
タ200は出力信号Cとして命令ROM2からの出力信
号すを出力する。
次に、MOS )ランジスタロシックによりデータレジ
スタ1を実現した場合の論理回路構成を第7図の回路図
に示す。
スタ1を実現した場合の論理回路構成を第7図の回路図
に示す。
第8図において、301.302はON抵抗が小さくド
ライブ能力が大きいNチャネル型MO3)ランジスタで
ある。305〜311及び313〜315はインバータ
であるがインバータ313〜315はインバータ305
〜311に比べてドライブ能力が小さい、317〜31
9はNチャネル型MO3)ランジスタを用いたトランス
ファゲートである。350は入力並列信号1ピントに対
するデータレジスタの部分を示す。
ライブ能力が大きいNチャネル型MO3)ランジスタで
ある。305〜311及び313〜315はインバータ
であるがインバータ313〜315はインバータ305
〜311に比べてドライブ能力が小さい、317〜31
9はNチャネル型MO3)ランジスタを用いたトランス
ファゲートである。350は入力並列信号1ピントに対
するデータレジスタの部分を示す。
次に第8図に示した如く構成されたデータレジスタ1の
動作を説明する。
動作を説明する。
第9図に、第2リセツト処理が行われる際のデータレジ
スタ書込信号Fan (a )と、並列入力信号00〜
015(b)と、内部同期信号TOTCIと、他の内部
同期信号T 1 (dlと、更に他の内部同期信号T3
TO+と、インバータ311の出力信号e (f)と、
データレジスタ1の内容を内部バス8に伝えるための制
御信号0RTDB(幻と、データレジスタ出力信号a
(hlとのタイミングチャートを示す。
スタ書込信号Fan (a )と、並列入力信号00〜
015(b)と、内部同期信号TOTCIと、他の内部
同期信号T 1 (dlと、更に他の内部同期信号T3
TO+と、インバータ311の出力信号e (f)と、
データレジスタ1の内容を内部バス8に伝えるための制
御信号0RTDB(幻と、データレジスタ出力信号a
(hlとのタイミングチャートを示す。
データレジスタlの書込信号11”RRを低論理レベル
(GND)に保持しておくと、インバータ305はトラ
ンスファゲート317のゲート信号を高論理レベル(V
ow)にし、並列データ入力信号00〜015の値をイ
ンバータ306がトランスファゲート317を通してイ
ンバータ307.313で構成したラッチに伝えて保持
する。その後、内部同期信号T3.↑0が順に高論理レ
ベル(V++e)になる間にインバータ307の出力信
1号は、インバータ308. )ランスファゲート31
8、インバータ3o9,314.トランスファゲート3
19゜インバータ310,315.インバータ311を
伝達し、インバータ311は出力信号eをNチャネル型
Mosトランジスタ302のゲートに入力信号として与
える。
(GND)に保持しておくと、インバータ305はトラ
ンスファゲート317のゲート信号を高論理レベル(V
ow)にし、並列データ入力信号00〜015の値をイ
ンバータ306がトランスファゲート317を通してイ
ンバータ307.313で構成したラッチに伝えて保持
する。その後、内部同期信号T3.↑0が順に高論理レ
ベル(V++e)になる間にインバータ307の出力信
1号は、インバータ308. )ランスファゲート31
8、インバータ3o9,314.トランスファゲート3
19゜インバータ310,315.インバータ311を
伝達し、インバータ311は出力信号eをNチャネル型
Mosトランジスタ302のゲートに入力信号として与
える。
その後、データレジスタ間接ジャンプ命令を実行する時
刻135においてデータレジスタlの内容を内部バス8
に伝えるための制御信号DRTDBが高論理レベル(V
em)になった時点で、Nヂャネル型MO3)ランジス
タ302の論理レベルに従って内部バス8に出力信号a
を出力する。そして、この信号は内部バス9を通してプ
ログラムカウンタ3に転送される。
刻135においてデータレジスタlの内容を内部バス8
に伝えるための制御信号DRTDBが高論理レベル(V
em)になった時点で、Nヂャネル型MO3)ランジス
タ302の論理レベルに従って内部バス8に出力信号a
を出力する。そして、この信号は内部バス9を通してプ
ログラムカウンタ3に転送される。
以上のようにして、リセット以前に並列入力端子12か
らデータレジスタlに設定されたベクトルアドレスが、
データレジスタ間接ジャンプ命令の実行時に内部バス8
.9を通じてプログラムカウンタ3に設定される。
らデータレジスタlに設定されたベクトルアドレスが、
データレジスタ間接ジャンプ命令の実行時に内部バス8
.9を通じてプログラムカウンタ3に設定される。
(発明の効果〕
以上に詳述した如く、本発明によればマイクロプロセッ
サをリセットすることにより、任意の命令アドレスから
プログラムを再実行させることが可能であり、プログラ
ムの命令空間中での配置に制限がな(なり、アドレス設
定に際して柔軟性が増大する。
サをリセットすることにより、任意の命令アドレスから
プログラムを再実行させることが可能であり、プログラ
ムの命令空間中での配置に制限がな(なり、アドレス設
定に際して柔軟性が増大する。
第1図は本発明のマイクロプロセッサの一実施例を示す
回路図、第2図はその動作説明のためのタイミングチャ
ート、第3図は本発明の他の実施例の構成を示すブロッ
ク図、第4図は本発明のマイクロプロセッサのリセット
処理部をMOS )ランジスタにより実現した場合の回
路図、第5図はその動作説明のためのタイミングチャー
ト、第6図は同じ(3人力セレクタをMOS )ランジ
スタにより実現した場合の回路図、第7図はその動作説
明のためのタイミングチャート、第8図は同じくデータ
レジスタをMOS )ランジスクにより実現した場合
の回路図、第9図はその動作説明のためのタイミングチ
ャート、第10図は従来のマイクロプロセッサの構成を
示すブロック図、第11図はそのパラレルポートへの外
部からのデータ書込み動作の説明のためのタイミングチ
ャート、第12図は従来例のリセット処理の手順を示す
フローチャート、第13図は従来例のパラレルポートに
よる間接ジャンプ命令の手順を示すフローチャートであ
る。 1・・・データレジスタ 2・・・命令ROM3・・
・プログラムカウンタ 4・・・命令レジスタ5・・
・命令デコーダ lO・・・リセット端子11・・・
制御信号入力端子 12・・・並列データ入力端子13
・・・制御信号入力端子 100−・・リセット処理
部なお、図中同一符号は同一または相当部分を示す。
回路図、第2図はその動作説明のためのタイミングチャ
ート、第3図は本発明の他の実施例の構成を示すブロッ
ク図、第4図は本発明のマイクロプロセッサのリセット
処理部をMOS )ランジスタにより実現した場合の回
路図、第5図はその動作説明のためのタイミングチャー
ト、第6図は同じ(3人力セレクタをMOS )ランジ
スタにより実現した場合の回路図、第7図はその動作説
明のためのタイミングチャート、第8図は同じくデータ
レジスタをMOS )ランジスクにより実現した場合
の回路図、第9図はその動作説明のためのタイミングチ
ャート、第10図は従来のマイクロプロセッサの構成を
示すブロック図、第11図はそのパラレルポートへの外
部からのデータ書込み動作の説明のためのタイミングチ
ャート、第12図は従来例のリセット処理の手順を示す
フローチャート、第13図は従来例のパラレルポートに
よる間接ジャンプ命令の手順を示すフローチャートであ
る。 1・・・データレジスタ 2・・・命令ROM3・・
・プログラムカウンタ 4・・・命令レジスタ5・・
・命令デコーダ lO・・・リセット端子11・・・
制御信号入力端子 12・・・並列データ入力端子13
・・・制御信号入力端子 100−・・リセット処理
部なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- (1)任意のデータを保持するデータレジスタと、実行
すべきプログラムを構成する命令が格納された命令RO
Mと、該命令ROMのアドレスを指定することにより命
令を実行させるプログラムカウンタと、リセット信号が
与えられた場合に前記命令ROMの所定のアドレスを保
持する命令レジスタとを備え、前記データレジスタに保
持されている任意のデータを前記プログラムカウンタに
転送することにより次に実行すべき命令のアドレスとす
るレジスタ間接ジャンプ命令を有するマイクロプロセッ
サにおいて、 第1または第2の論理レベルの制御信号が 入力される制御信号入力端子と、 前記リセット信号が解除された時点におけ る前記制御信号入力端子のレベルが第1のレベルである
か第2の論理レベルであるかに応じて、前記命令レジス
タをリセットして前記プログラムカウンタへ転送するこ
とにより前記所定のアドレスを命令開始アドレスとする
第1のリセット機能と、前記レジスタ間接ジャンプ命令
を実行して前記プログラムカウンタに保持されている任
意のデータを命令開始アドレスとする第2のリセット機
能とのいずれかを選択する手段と を備えたことを特徴とするマイクロプロセ ッサ。
Priority Applications (3)
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---|---|---|---|
JP63324234A JPH0769791B2 (ja) | 1988-12-21 | 1988-12-21 | マイクロプロセッサ |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63324234A JPH0769791B2 (ja) | 1988-12-21 | 1988-12-21 | マイクロプロセッサ |
Publications (2)
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ID=18163535
Family Applications (1)
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JP63324234A Expired - Lifetime JPH0769791B2 (ja) | 1988-12-21 | 1988-12-21 | マイクロプロセッサ |
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