JPH01320540A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体集積回路装置に関するもので、例え
ば、マイクロプログラム方式を採るプロセフすのオペレ
ーシッンコードデコーダ等に利用して特に有効な技術に
関するものである。

〔従来の技術〕

マイクロプログラム方式を採るマイクロプロセッサがあ
る。マイクロプロセッサは、マイクロプログラムを格納
するインストラフシリンＲＯＭ　（制御記憶装置）と、
与えられたマクロ命令（機械語命令）のオペレージシン
コード（命令コード）をデコードしてインストラクショ
ンＲＯＭに格納されるマイクロプログラムの先頭アドレ
スを出力するオペレーシッンコードデコーダを含む。

一方、大規模なランダムロジック回路を効率的に形成す
る一つの手段として、プログラマプルロシックアレイ　
（以下ＰＬＡと称す）がある。

ＰＬＡについては、例えば、１９８１年６月３０日、株
式会社朝倉書店発行のｒ集積回路応用ハンドブックＪ第
２９３頁〜第３０１頁に記載されている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、０ＭＯ８（相補
型ＭＯ３）論理ゲート回路を基本構成とするマイクロプ
ロセッサを開発した。また、このマイクロプロセッサの
オペレーションコードデコーダを上記のようなＰＬＡに
よりて構成することを考えた。

ＰＬＡを用いたデコーダは、周知のように、例えばオペ
レーシッンコードの対応するビットに従つて選択的にオ
ン状態とされるＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）が直列形態とされてなるＮＡＮＤ型デコー
ダと、上記のようなＭＯＳＦＥＴが並列形態とされてな
るＮＯＲ型デコーダとがある。ここで、ＮＡＮＤ型デコ
ーダは、デコード用ＭＯ３ＦＥＴが直列形態とされるこ
とでピーク電流が少な（、低消費電力化できるという特
長を持つが、逆に動作の高速化が制限されるという欠点
を持つ、一方、ＮＯＲ型デコーダは、デコード用ＭＯ３
ＦＥＴが並列形態とされることで動作が高速化されると
いう特長を持つが、逆にピーク電流が大きくなり、低消
費電力化が妨げられるという欠点を持つ。

近年、上記マイクロプロセッサの機能が多様化されマク
ロ命令の檻頬数が増大されるにしたがって、マイクロプ
ロセッサのオペレーションコードデコーダを上記のよう
なＮＡＮＤ型又はＮＯＲ型デコーダに一本化することは
、両者の利害をさらに際立たせる結果となる。すなわち
、オペレーションコードデコーダをＮＡＮＤ型とする場
合、オペレーションコードデコーダのピーク電流ｅｌｌ
ｌｔＪＭし、マイクロプロセッサの低消費電力化を図る
ことができる。しかし、オペレーションコードデコーダ
の動作時間が遅（なり、マイクロプログラムの先頭アド
レスを出力するまでに比較的長い時間を要するため、マ
イクロプロセッサの高速化が制限される。一方、オペレ
ーションコードデコーダをＮＯＲ型とすると、オペレー
ションコードデコーダの動作時間を短縮し、マイクロプ
ロセッサの高速化を図ることができる。しかし、オペレ
ーションコードデコーダのピーク電流が増大し、マイク
ロプロセッサの低消費電力化が犠牲となる。

この発明の目的は、動作の高速化を図りあわせて低消費
電力化を図ったデコーダを提供することにある。この発
明の他の目的は、オペレーションコードデコーダを含む
マイクロプロセッサ等の高速化と低消費電力化を図るこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、マイクロプロセッサ等のオペレーションコー
ドデコーダ等を、比較的実行時間の短いマクロ命令に対
応して設けられる高速デコーダと、比較的実行時間の長
いマクロ命令に対応して設けられる低速デコーダとによ
り構成し、これらのデコーダを、各マクロ命令の実行時
間に応じて択一的に動作状態とするものである。

（作　　用〕 上記した手段によれば、高速動作性及び低消費電力性と
いう２点においてあい反する特性を持つ二フのデコーダ
を、各マクロ命令の実行時間に応じて使い分けることで
、高速動作が必要なマクロ命令に対するオペレーション
コードデコーダ等の動作を実質的に高速化し、あわせて
総合的なピーク電流を削減しその低消費電力化を図るこ
とができる。これにより、オペレーションコードデコー
ダを含むマイクロプロセッサ等の高速化と低消費電力化
を図ることができる。

（実施例〕 第１図には、この発明が通用されたマイクロプロセッサ
ＭＰＵの一実施例のブロック図が部分的に示されている
。同図の各ブロックを構成する回路素子は、マイクロプ
ロセッサＭＰＵの図示されない他のブ資フクを構成する
回路素子とともに、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上に形成される。

この実施例のマイクロプロセッサＭＰＵは、特に制限さ
れないが、マイクロプログラム方式を採る。このため、
マイクロプロセッサＭＰＵは、複数のマクロ命令（機械
語命令）に対応するマイクロプログラムを格納するイン
ストラクションＲＯＭ（ＩＲＯＭ）と、各マクロ命令の
オペレージ５ンコードＯＰをデコードし、インストラク
ションＲＯＭの対応するマイクロプログラムの先頭アド
レスを出力するオペレージ５ンコードデコーダＯＰＤと
を含む。

この実施例において、マクロ命令は、図示されない主記
憶装置からシステムバスＳＢを介して、マイクロプロセ
ッサＭＰＵに供給される。これらのマクロ命令は、特に
制限されないが、−旦キャッシュＲＡＭ　（ＣＲＡＭ）
に格納された後、所定のシーケンスで順次読み出される
。マクロ命令は、オペレーシッンコードＯＰとアドレス
部Ａ、Ｄ　ヲ含む、このうち１、先頭ビットのオペレー
ジリンコードｏｐｏｆ除＜オペレーションコードＯＰＩ
〜ＯＰｉは、オペレージ５ンコードデコーダＯＰＤに供
給され、インストラクションＲＯＭの対応するマイクロ
プログラムの先頭アドレスに変換される。

また、アドレス部ＡＤは、アドレス演算回路ＡＡＩ、に
供給され、所定のアドレス演算処理を受けるやマイクロ
プロセッサＭＰＵの各マクロ命令の実行時間は、このア
ドレス演算回路ＡＡＬの動作時間により左右される。

オペレージ５ンコードデコーダＯＰＤは、特に制限され
ないが、２個のデコーダＤＢＣ１，（第１のデコーダ）
及びＤＥＣ２（第２のデコーダ）と、これらのデコーダ
から出力される先頭アドレスを選択的に伝達する出力選
択回路すなわち先頭アドレス選択回路ＴＡＳＬとを含む
。デコーダＤＥＣ１及びＤＥＣ２は、特に制限されない
が、ともにＰＬＡ　（プロ・グラマブルロジγクアレイ
）によって構成される。このうち、デコーダＤＥＣＩは
、後述するように、ＮＯＲ−ＮＯＲ型とされ、消費電力
は大きいながらも、高速動作を特長とする。

このため、デコーダＤＥＣ１は、マイクロプロセッサＭ
ＰＵに用意される数百種のマクロ命令のうち、比較的実
行時間の短い一部のマクロ命令に対して用いられる。一
方、デコーダＤＥＣ２は、後述するように、ＮＡＮＤ　
−ＮＯＲ型とされ、比較的動作時間は遅いながらも、消
費電力が小さいことを特長とする。このため、デコーダ
ＤＥＣ２は、上記マクロ命令のうち、比較的実行時間の
長いマクロ命令に対して用いられる。マイクロプロセッ
サＭＰＵは、最上位ビットのオペレーシッンコードＯＰ
Ｏをデコードして、上記デコーダＤＥＣＩ及びＤＥＣ２
を択一的に動作状態とするデコーダ選択回路ＤＳＬを含
む。

第１図において、図示されない主記憶装置からシステム
バスＳＢを介して供給されるマクロ命令は、前述のよう
に、マイクロプロセッサＭＰＵのキャッシュＲＡＭに一
旦格納される。キャッシュＲＡＭの周辺には、アドレス
デコーダＣＡＤ及び出力レジスタＣＲＥＧが設けられる
。

アドレスデコーダＣＡＤには、アドレスカウントレジス
タＡＣＲ１から、所定のアドレス信号が供給される。ア
ドレスデコーダＣＡＤは、これらのアドレス信号をデコ
ードして、キャッシュＲＡＭの対応するアドレスを選択
状態とする。これにより、キャッシュＲＡＭの選択され
たアドレスから対応するマクロ命令が読み出され、出力
レジスタＣＲＥＧに取り込まれる。

アドレスカウントレジスタＡＣＲは、特に制服されない
が、プラス１回路→・１及びアドレス選択回路ＡＳＬ　
１を含む、このうち、アドレス選択面１ＡｓＬＬは、マ
イクロプロセッサＭＰＵの図示されないキャッシュＲＡ
ＭｆｉｌＪ御ユニットによって制御され、アドレス演算
回路ＡＡＬ又は上記プラス１回路＋１の出力信号を選択
的にアドレスカウントレジスタＡＣＲに伝達する。また
、プラス１回路＋１は、アドレスカウントレジスタＡＣ
Ｈに保持されるアドレスを、カウントアツプする。これ
により、アドレスカウントレジスタＡＣＲ１には、アド
レス演算回路ＡＡＬの出力信号が初期値として入力され
、プラス１回路＋１によって自律的に順次更新される。

キャッシュＲＡＭの出力レジスタＣＲＥＧに保持される
マクロ命令。は、前述のように、オペ、レーションコー
ドＯＰとアドレス部ＡＤを含む、このうち、オペレーシ
ョンコードＯＰは、特に制限されないが、ｉ＋ｌビット
構成とされ、その先頭ビットＯＰＯは、デコーダ選択回
路ＤＳＬに供給される。オペレーションコードＯＰの残
すのビットＯＰＩ〜ＯＰｉは、オペレーションコードデ
コーダＯＰＤのデコーダＤＢＣＩ及びＤＥＣ２に共通に
供給される。アドレス部ＡＤは、アドレス演算回路ＡＡ
Ｌに供給される。

デコーダ選択回路ＤＳＬは、出力レジスタＣＲＥＧから
供給される先頭ビットのオペレージコンコードｏＰＯを
デコードして、対応するデコーダ選択信号ｄｓｌ又はｄ
ｓ２を択一的にハイレベルとする。これらのデコーダ選
択信号ｄｓｌ及びｄｓ２は、特に制限されないが、マイ
クロプロセッサＭＰＵの図示されないタイミング発生回
路に供給される。タイミング発生回路は、後述するよう
に、デコーダＤＥＣ１及びＤＥＣ２の動作を制御するた
めの各種タイミング信号を、上記デコーダ選択信号ｄｓ
ｌ及びｄｓ２に従って選択的に形成する。これにより、
デコーダＤＥＣ１及びＤＥＣ２が、オペレーションコー
ドＯＰＯに従って択一的に動作状態とされる。

オペレーションコードデコーダＯＰＤは、デコーダＤＥ
Ｃ１とＤＥＣ２及び先頭アドレス選択回路ＴＡＳＬを含
む、このうち、デコーダＤＥＣ１は、後述するように、
ＮＯＲ形態とされるデコードアレイＤＡＩと同様にＮＯ
Ｒ形態とされる先頭アドレスメモリＴＡＭ１とからなる
いわゆるＮ０Ｒ−ＮＯＲ型とされ、高速動作性を特長と
する。

一方、デコーダＤＥＣ２は、後述するように、ＮＡＮＤ
形態とされるデコードアレイＤＡ２とＮＯＲ形態とされ
る先頭アドレスメモリＴＡＭ２からなるいわゆるＮＡＮ
Ｄ−ＮＯＲ型とされ、低消費電力性を特長とする。デコ
ーダＤＥＣ１及びＤＥＣ２を構成するデコードアレイ及
び先頭アドレスメモリは、ＰＬＡ　（プログラマブルロ
ジックアレイ）によって形成され、ユーザ仕様に基づい
てオプショナルな構成とされる。

オペレーションコードデコーダＯＰＤのデコーダＤＥＣ
１は、キャッシュＲＡＭの出力レジスタＣＲＥＧから供
給されるオペレージコンコードＯＰＩ〜ＯＰｉをデコー
ドして、先頭アドレスメモリＴＡＭ１の対応する先頭ア
ドレス信号ＴＡＩＯ〜ＴＡ１ｊを出力する。これらの先
頭アドレス信号ＴＡＩＯ〜ＴＡｉは、先頭アドレス選択
回路ＴＡＳＬの一方の入力端子に供給される。同様に、
デコーダＤＥＣ２は、出力レジスタＣＲＥＧから供給さ
れるオペレージコンコードＯＰ１〜ＯＰｉをデコードし
て、先頭アドレスメモリＴＡＭ２の対応する先頭アドレ
ス信号ＴＡ２０〜ＴＡ２ｊを出力する。これらの先頭ア
ドレス信号ＴＡ２０〜ＴＡ２ｊは、上記先頭アドレス選
択回路ＴＡＳＩ。

の他方の入力端子に供給される。

デコーダＤＥＣ１及びＤＥＣ２の具体的な回路構成と動
作については、後で詳細に説明する。

先頭アドレス選択回路ＴＡＳＬには、さらにマイクロプ
ロセッサＭＰυの図示されないタイミング発生回路から
、所定の選択制御信号が供給される。この選択制御信号
は、上記デコーダ選択回路ＤＳＬから出力されるデコー
ダ選択信号ｄｓｌ及びｄｓ２に従って形成される。先頭
アドレス選択回路ＴＡＳＬは、上記選択制御信号に従っ
て、デコーダＤＥＣ１又はＤＥＣ２から出力される先頭
アドレス信号ＴＡ　１０−ＴＡ　Ｉ　Ｊ又はＴＡ２０〜
ＴＡ２ｊを選択し、アドレス選択回路ＡＳＬ、２の一方
の入力端子に供給する。つまり、この実施例のマイクロ
プロセッサＭＰＵでは、先頭ビットのオペレージコンコ
ードＯＰＯに従うて、オペレーションコードデコーダＯ
ＰＤのデコーダＤＥＣ１及びＤＥＣ２が択一的に動作状
態とされ、これらのデコーダから出力される先頭アドレ
ス信号ＴＡ１０〜ＴＡ１ｊ又はＴＡ２０〜ＴＡ２ｊが先
頭アドレス選択回路ＴＡＳＬを介して選択的にアドレス
選択回路ＡＳＬ２に伝達される。

アドレス演算回路ＡＡＬは、出力レジスタＣＲＥＣから
供給されるマクロ命令のアドレス部ＡＤをもとに、各種
のアドレス演算を行う。この実施例のマイクロプロセッ
サＭＰＵでは、特に制服されないが、間接アドレスやイ
ンデックス修飾等による各種のアドレス指定方式が用意
される。アドレス演算回路ＡＡＬは、マイクロプロセッ
サＭＰＵの図示されないデータＲＡＭやインデックスレ
ジスタ等を参照しながら、各マクロ命令のアドレス指定
方式に応じたアドレス演算を実施し、実行アドレスを決
定する。これらの実行アドレスは、特に制限されないが
、アドレスラッチＡＤＬに伝達され、保持される。アド
レスラッチＡＤＬに保持される実行アドレスは、さらに
システムバスＳＢを介して出力されあるいは上記アドレ
スカウントレジスタＡＣＲ１に供給される。

ところで、アドレス演算回路ＡＡＬのアドレス演算に要
する時間は、各マクロ命令のアドレス指定方式に応じて
異なり、これによって各マクロ命令の実行時間が変化す
る。この実施例のマイクロプロセッサＭＰＵでは、特に
制限されないが、数百種のマクロ命令が用意され、これ
らのマクロ命令がその実行時間によって二つに分類され
る。また、各マクロ命令がいずれの分類に含まれるかは
、先頭ビットのオペレーションコードＯＰＯによって指
定される。前述のように、オペレーションコードデコー
ダＯＰＤのデコーダＤＥＣ１及びＤＥＣ２は、このオペ
レーションコードＯＰＯに従って択一的に動作状態とさ
れる。つまり、各マクロ命令によってアドレス演算回路
ＡＡＬのアドレス演算時間が異なり、この演算時間に対
応した動作速度を持つデコーダＤＥＣ１又はＤＥＣ２が
択一的に動作状態とされる。

アドレス選択回路Ａ　Ｓ　Ｌ　２の出力信号は、タイミ
ング発生回路力〕ら供給されるタイミング信号φｒに従
ワて、アドレスカウントレジスタＡＣＲ２に取り込まれ
、保持される。アドレスカランＩ・レジスタＡＣＲ２の
出力信号は、インストラクシッンＲＯＭに設けられるア
ドレスデコーダＨＡＤに供給されるとともに、プラス１
回路＋１に供給される。プラス１回路＋１の出力信号は
、アドレス選択回路ＡＳＬ２の他方の入力端子に供給さ
れる。

つまり、アドレスカウントレジスタＡＣＲ２には、オペ
レーションコードデコーダＯＰＤから出力される先頭ア
ドレス信号ＴＡＩＯ〜ＴＡ１ｊ又はＴＡ２（１〜ＴＡ２
ｊが初期値として入力され、プラス１回路＋１によって
順次更新される。

インストラクションＲＯＭは、特に制限されないが、マ
スクＲＯＭによって構成され、各マクロ命令に対応して
作成される複数のマイクロプログラムを格納する。各マ
イクロプログラムは、−４のマイクロ命令によって構成
され、インストラクションＲＯＭの連続する複数のアド
レスに格納される。各マイクロプログラムの先頭アドレ
スは、前述のように、上記オペレーションコードデコー
ダＯＰＤの先頭アドレスメモリＴＡＭＩ又は先頭アドレ
スメモリＴＡＭ２に格納され、与えられたマクロ命令の
オペレーシッンコードＯＰに従って読み出される。オペ
レージコンコードデコーダＯＰＤから読み出された先頭
アドレスは、アドレスカウントレジスタＡＣＲ２に初期
値として入力された後、イン、ストラフシランＲＯＭの
読み出し動作の進行にあわせて、プラス１回路＋１によ
り順次更新される。

インストラクションＲＯＭの周辺には、特に制限されな
いが、アドレスデコーダＨＡＤ及び出力レジスタＩＲＥ
Ｇが設けられる。

アドレスデコーダＩＡＤは、上記アドレスカウントレジ
スタＡＣＲ２から供給されるアドレス信号をデコードし
、インストラクシッンＲＯＭの対応するアドレスを選択
状態とする。

出力レジスタＩＲＥＧは、インストラクションＲＯＭの
璋定されたアドレスから順次読み出されるマイクロ命令
を取り込み、これを保持する。特に制限されないが、出
力レジスタｌ　ＲＥＧに保持されるマイクロ命令は、マ
クロ命令と同様に、オペレーシッンコードＯＰ及びアド
レス部ＡＤ等を含む、このうち、オペレーションコーＦ
：、ＯＰは、マイクロ命令用のオペレーションコードデ
コーダ１０Ｄによってデコードされ、各制御ユニットＣ
ＴＬの起動信号とされる。アドレス部ＡＤ等は、必要に
応じて各制御ユニットに分配される。

第２図には、第１図のマイクロプロセッサＭＰＵのオペ
レーションコードデコーダＯＰＤに含マれるデコーダＤ
ＥＣ１の一実施例の回路図が示されている。同図により
、デコーダＤＥＣ１の具体的な回路構成を説明する。な
お、以下の図において、チャンネル（バックゲート）部
に矢印が付加されるＭＯＳＦＥＴはＰチャンネル型であ
り、矢印の付加されないＮチャンネルＭＯ３ＦＥＴと区
別して示される。

第２図において、デコーダＤＥＣ１は、前述のように、
デコードアレイＤＡＩ及び先頭アドレスメモリＴＡＭｌ
を含む、これらのデコードアレイＤＡＩ及び先頭アドレ
スメモリＴＡＭｌは、前述のように、ＰＬＡによって形
成され、ユーザ仕様に基づいてオプショナルな構成とさ
れる。

デコーダＤＥＣ１のデコードアレイＤＡＩは、特に制限
されないが、第２図の垂直方向に配置されるｉ［のオペ
レーションコード信号線ｏ　ｐ　１・７７１〜ｏｐｉ−
ｏｐｉと、水平方向に配置されるｍ＋１本のセンス線Ｓ
Ｏ〜Ｓｍ及びこれらのオペレーションコード信号線とセ
ンス線の交点にオプショナルに形成されるＮチャンネル
ＭＯ３ＦＥＴＱ２１〜Ｑ２９を含む。これらのＭＯ３Ｆ
ＥＴＱ２１〜Ｑ２９は、そのドレインが対応するセンス
線ＳＯ〜Ｓｍにそれぞれ結合され、そのゲートが対応す
る非反転オペレーションコード信号線Ｏｐ１〜ｏｐｉ又
は反転オペレーションコード信号線τ丁了〜τ丁ゴにそ
れぞれ結合される。ＭＯ３ＦＥＴＱ２１−Ｑ２９のソー
スは、すべて回路の接地電位に結合される。

デコードアレイＤＡＩのオペレーションコード制限され
ないが、デコーダＤＥＣ１の入力レジスタＲＥＧＩの対
応するビットの非反転出力端子及び反転出力端子にそれ
ぞれ結合される。入力レジスタＲＥＧｌの各ビットの入
力端子には、上記キャッシュＲＡＭから対応するオペレ
ーションコードＯＰＩ〜ＯＰｉがそれぞれ供給される。

入力レジスタＲＥＧ１は、特に制限されないが、キャッ
シュＲＡＭから供給されるオペレーションコードｏＰ１
〜ＯＰｌを取り込み、保持する。また、マイクロプロセ
ッサＭＰＵの図示されないタイミング発生回路から供給
されるタイミング信号φｄｓ１がハイレベルであること
を条件に、対応するオペレーションコード信号線ａｐｌ
−τ下コ〜ｏｐｉ−ｏｐｉを選択的にハイレベル又はロ
ウレベルとする。特に制限されないが、タイミング信号
φｄｓｌがロウレベルとされるとき、オペレーションコ
ード信号線ｏｐｌ・ｏｐｌ〜ｏｐｉ−ｏｐｉは、すべて
ロウレベルとされる。

一方、デコードアレイＤＡＩのセンス線ＳＯ〜Ｓｍは、
特に制限されないが、対応するＣＭＯＳインバータ回路
Ｎ１〜Ｎ３の入力端子に結合されるとともに、対応する
ＰチャンネルＭＯ５ＦＥＴＱ１〜Ｑ３を介して回路の電
源電圧Ｖｃｃに結合される。ＭＯ３ＦＥＴＱＩ〜Ｑ３の
ゲートは共通結合され、タイミング発生回路からタイミ
ング信号φｐｓｌが供給される。インバータ回路Ｎ１−
Ｎ３の出力端子は、対応するＣＭＯＳインバータ回路Ｎ
４〜Ｎ６の入力端子にそれぞれ結合される。

これらのインバータ回路Ｎ４〜Ｎ６の出力端子は、先頭
アドレスメモリＴＡＭ１の対応するワード線ＷＯ〜Ｗｍ
にそれぞれ結合される。

デコーダＤＥＣ１の先頭アドレスメモリＴＡＭ１は、特
に制限されないが、第２図の水平方向に配置されるｍ＋
１本のワードＵＫ　Ｗ　Ｏ＝　Ｗ　ｍと、垂直方向に配
置されるｊ＋１本のデータ線ＤＯ−Ｄｊ及びこれらのワ
ード線とデータ線の交点にオプショナルに形成されるＮ
チャンネルＭＯ５ＦＥＴＱ３０〜Ｑ３５を含む。これら
のＭＯＳ　Ｆ　ＥＴＱ３０〜Ｑ３５のドレインは対応す
るデータ線ＤＯ〜ＤＪにそれぞれ結合され、そのゲート
は対応するワード線ＷＯ〜Ｗｍにそれぞれ結合される。

また、ＭＯ３ＦＥＴＱ３０〜Ｑ３５のソースは、対応す
るＮチャンネルＭＯ３ＦＥＴＱ５４〜Ｑ５６を介して回
路の接地電位に結合される。これらのＭ６ＳＦＥＴＱ５
４〜Ｑ５６のゲートは共通結合され、タイミング信号φ
ａすなわちタイミング信号φｐｄ１が供給される。

一方、先頭アドレスメモリＴＡＭ１のデータ線ＤＯ〜Ｄ
ｊは、特に制限されないが、その一方において、対応す
るＰチャンネルＭＯＳＦＥＴＱ４〜Ｑ６を介して回路の
電？Ｒ電圧Ｖｃｃに結合され、その他方において、対応
するＣＭＯＳインバータ回路Ｎ７〜Ｎ９の入力端子にそ
れぞれ結合される。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４〜Ｑ６のゲートは共通結
合され、上記タイミング信号φｐｄｌが供給される。イ
ンバータ回路Ｎ７〜Ｎ９の出力信号は、デコーダＤＥＣ
Ｉの出力信号すなわち先頭アドレス信号ＴＡ１０〜ＴＡ
１ｊとして、先頭アドレス選択回路ＴＡＳＬの一方の入
力端子に供給される。

第４図には、第２図のデコーダＤＥＣ１の一実施例のタ
イミング図が示されている。同図により、第２図のデコ
ーダＤＥＣ１の動作の概要を説明する。なお、第４図に
は、デコーダＤＥＣ２のタイミング図があわせて示され
ている。このため、両デコーダで重複するタイミング信
号については、デコーダＤＥＣ１の場合を実線で示し、
デコーダＤＥＣ２の場合を点線で示している。デコーダ
ＤＥＣ２については、後述する。

第４図において、デコーダＤＥＣ１の動作は、特に制限
されないが、システムクロックＳＣに同期して行われる
。オペレージタンコードＯＰ及びアドレス部ＡＤを含む
マクロ命令は、システムクロックＳＣの立ち上がりエツ
ジに同期して出力レジスタＣＲＥＧに取り込まれ、アド
レス演葬回路ＡＡＬ及びデコーダＤＥＣ１に伝達される
。

前述のように、デコーダＤＥＣ１は、対応するマクロ命
令の実行時間が比較的短いとき、選択的に動作状態とさ
れる。したがって、デコーダＤＥＣ１によるデコード処
理と並行して行われるアドレス演算回路ＡＡＬによるア
ドレス演算処理は、その処理時間が短く、時点ａにおい
て開始され、時点すにおいて終結する。

タイミング信号φｐｓｉ及びφｄｓｌは、特に制限され
ないが、上記システムクロックＳＣの反転信号とされる
。また、タイミング信号φｐａｌは、デコーダＤＥＣ１
が選択状態とされることで上記タイミング信号φｐｓｉ
及びφｄｓｌと同時にロウ、レベルとされ、比較的長い
期間ハイレベルとされる。なお、これらのタイミング信
号は、上述のデコーダ選択図１ＤｓＬから出力されるデ
コーダ選択開信号ｄｓｌがハイレベルとされることを条
件に、選択的に形成される。

タイミング信号φｐｓｌ、　　φｄｓｌ及びφｐｄ［が
ともにロウレベルとされるとき、デコーダＤＢＣＩのデ
コードアレイＤＡＩでは、ＭＯ３ＦＥＴＱＩ〜Ｑ３が一
斉にオン状態となり、ＭＯ３ＦＥＴＱ２１〜Ｑ２９がす
べてオフ状態となる。このため、センス線ｓｏ−ｓｍは
、対応するＭＯＳＦＥＴＱＩ−Ｑ３を介してプリチャー
ジされ、）＼イレベルとされる。これにより、先頭アド
レスメモリＴＡＭ１のワード線ＷＯ〜Ｗｍは、すべてノ
１イレベルとされる。

このとき、デコーダＤＥＣ］の先頭アドレスメモリＴＡ
Ｍ１では、タイミング信号φｐｄｌがロウレベルとされ
ることで、ＭＯ３ＦＥＴＱ４〜Ｑ６が一斉にオン状態と
なり、ＭＯＳＦＥＴＱ５４〜Ｑ５６がすべてオフ状態と
なる。このため、データ線ＤＯ〜Ｄｊは、ワード線ＷＯ
〜Ｗｍがハイレベルとされるにもかかわらず、対応する
ＭＯ３ＦＥＴＱ４〜Ｑ６を介してプリチャージされ、ハ
イレベルとされる。これにより、デコーダＤＥＣ１の出
力信号すなわち先頭アドレス信号ＴＡＩＯ〜ＴＡｉは、
すべて覧コウレベルとされる。

一方、タイミング信号φｐｓｌ、　　φｄｓｌ及びφｐ
ｄ・１がハイレベルとされると、オペレージタンコード
信号線０１）１・ｏｐｌ〜ｏｐｉ・ｏｐｉが、対応する
オペレージタンコードＯＰＩ〜ＯＰｉに従って選択的に
ハイレベルとされる。

デコーダＤＥＣ１のデコードアレイＤＡＩでは、タイミ
ング信号φｐＳ１がハイレベルとされることで、ＭＯ３
ＦＥＴＱＩ〜Ｑ３がオフ状態となり、センス線ＳＯ〜Ｓ
ｍのプリチャージ動作が停止される。また、ＭＯ３ＦＥ
ＴＱ２１〜Ｑ２９が、上記オペレージ四ンコード信号線
ｏ　ｐ　１・ｏｐｌ〜ｏｐ　１−ｏｐ　ｉに従って選択
的にオン状態となる。

このため、センス線Ｓｏ−３ｍは、ＭＯＳ　Ｆ　ＥＴＱ
２１〜Ｑ２９のうち結合されるすべてのＭＯ３ＦＥＴが
オフ状態とされる１本のセンス線を除いて、−斉にディ
スチャージされ、ロウレベルとされる。言い換えると、
対応する非反転オペレージコンコード信号線ｏｐｌ〜ｏ
ｐｉ及び反転オペレーションコード信号線ｏｐｌ〜ｏｐ
ｉがすべてロウレベルとされるセンス線ＳＯ〜Ｓｍのみ
が、択一的にハイレベルのままとされ、先頭アドレスメ
モリＴＡＭ１の対応するワード線ＷＯ〜Ｗｍが択一的に
ハイレベルの選択状態のままとされる。つまり、デコー
ドアレイＤＡＩは、オペレーシッンコードＯＰＩ〜ａｐ
ｔに対するＮＯＲ型デコーダとして機能する。

デコーダＤＥＣ１の先頭アドレスメモリＴＡＭ１では、
タイミング信号φｐｃｔ１がハイレベルとされることで
、ＭＯ３ＦＥＴＱ４〜Ｑ６がオフ状態となり、代わって
ＭＯ３ＦＥＴＱ５４〜Ｑ５６が一斉にオン状態となる。

このとき、ワード線ＷＯ〜Ｗｍは、前述のように、オペ
レーシッンコードＯＰＩ〜ＯＰｉに従って択一的にハイ
レベルの選択状態とされる。したがって、先頭アドレス
メモリＴＡＭ１では、データ線ＤＯ〜Ｄｊのプリチャー
ジ動作が停止されるとともに、ＭＯＳＦＥＴＱ３０〜Ｑ
３５のうち選択状態とされるワード線ＷＯ〜Ｗｍに結合
されるＭＯＳＦＥＴが一斉にオン状態となり、対応する
データ線ＤＯ〜Ｄｊがこれら１７）ＭＯＳＦＥＴ及び対
応するＭＯ３ＦＥＴＱ５４〜Ｑ５６を介して選択的にデ
ィスチャージされる。その結果、先頭アドレスメモリＴ
ＡＭ１の対応するアドレスに格納されるマイクロプログ
ラムの先頭アドレスが読み出され、インバータ回路Ｎ７
〜Ｎ９を介して出力される。これらの先頭アドレス信号
ＴＡＩＯ〜ＴＡ１ｊは、特に制限されないが、タイミン
グ信号φｒが一時的にハイレベルとされることで、アド
レスカウントレジスタＡＣＲ２に取り込まれる。

ところで、デコーダＤＥＣ１は、デコードアレイＤＡＩ
及び先頭アドレスメモリＴＡＭＩがともにＮＯＲ型とさ
れることで、高速動作できるという特長を持つ、しかし
、デコードアレイＤＡＩを構成するセンス線ＳＯ〜Ｓｍ
が、サイクルごとに一斉にプリチャージされ、かつ指定
される１本を除いて一斉にディスチャージされることで
、ピーク電流が大きくなり、消費電力が大きくなるとい
う欠点を持つものとなる。

第３図には、第１図のマイクロプロセッサＭＰＵのオペ
レーシッンコードデコーダＯＰＤに含まれるデコーダＤ
ＥＣ２の一実施例の回路図が示されている。同図により
、デコーダＤＥＣ２の具体的な回路構成を説明する。

第３図において、デコーダＤＥＣ２は、特に制限されな
いが、デコードアレイＤＡ２及び先頭アドレスメモリＴ
ＡＭ２を含む。これらのデコードアレイＤＡ２及び先頭
アドレスメモリＴＡ　Ｍ　２は、上記デコーダＤＥＣ１
と同様に、ＰＬＡによって形成され、ユーザ仕様に基づ
いてオプシヨナルな構成とされる。

デコーダＤＥＣ２のデコードアレイＤＡ２は、特に制限
されないが、第３図の垂直方向に配置されるｉ組のオペ
レージジンコード信号線ＯｐＩ・ｏｐｌ〜ｏｐｉ　′ｏ
ｐｉと、水平力ｌ１１！にに直８６るｎ＋１本のセンス
線ＳＯ〜Ｓｎ及びこれらのオペレージジンコード信号線
とセンス線の交点にオプシヨナルに形成されるＮチャン
ネルＭＯ３ＦＥＴＱ３９〜Ｑ４７を含む、これらのＭＯ
３ＦＥＴＱ３９〜Ｑ４７は、センス線ＳＯ〜Ｓｎに対応
してそれぞれ直列形態とされ、対応するＮチャンネルＭ
Ｏ３ＦＥＴＱ３６〜Ｑ３Ｂを介して回路の接地電位に結
合される。ＭＯ３ＦＥＴＱ３９〜Ｑ４７のゲートは、所
定の組み合わせで、非反転オペレージジンコード信号線
ｏｐｌ〜ｏｐｉ又は反転オペレージジンコード信号線ｏ
ｐｌ〜ａｐｌに結合される。また、ＭＯ３ＦＥＴＱ３６
〜Ｑ３８のゲートは共通結合され、マイクロプロセッサ
ＭＰＵの図示されないタイミング発生回路からタイミン
グ信号φｄｓ２が供給される。

デコードアレイＤＡ２のオペレーシッンコード制限され
ないが、デコーダＤＥＣ２の入力レジスタＲＥＧ２の対
応するピントの非反転出力端子及び反転出力端子にそれ
ぞれ結合される。入力レジスタＲＥＧ２の各ビットの入
力端子には、上述のキャッシュＲＡＭから対応するオペ
レージコンコードＯＰＩ〜ＯＰｉがそれぞれ供給される
。入力レジスタＲＥＧ２は、これらのオペレージコンコ
ードｏｐｔ〜ＯＰｉを取り込み、保持するとともに、対
応するオペレーションコード信号線ａｐｌ・ａｐｌ−ｏ
ｐｉ−ｏｐｉを選択的にハイレベル又はロウレベルとす
る。

デコードアレイＤＡ２のセンス線ＳＯ〜Ｓｎは、さらに
対応するＣＭＯＳインバータ回路ＮＩＯ〜Ｎ１２の入力
端子に結合されるとともに、対応するＰチャンネルＭＯ
３ＦＥＴＱ７〜Ｑ９を介して回路の電源電圧Ｖｅｃに結
合される。ＭＯ３ＦＥＴＱ７〜Ｑ９のゲートは共通結合
され、タイミング発生回路からタイミング信号φｐｓ２
が供給される。インバータ回ｉＮ７〜Ｎ９の出力端子は
、先頭アドレスメモリＴＡＭ２の対応するワード線ＷＯ
−Ｗｎにそれぞれ結合される。

デコーダＤ　Ｅ　Ｃ２の先頭アドレスメモリＴＡＭ２は
、特に制限されないが、第３図の水平方向に配置される
ｎ　＋１本のワード線ＷＯ＝Ｗｎと、垂直方向に配置さ
れるｊ＋１本のデータ線ＤＯ〜Ｄｊ及びこれらのワード
線とデータ線の交点にオプショナルに形成されるＮチャ
ンネルＭＯ３ＦＥＴＱ／に８〜Ｑ５３を含む、これらの
ＭＯ３ＦＥＴＱ４８〜Ｑ５３のドレインは対応するデー
タ線ＤＯ〜Ｄｊにそれぞれ結合され、そのゲートは対応
するワード線Ｗ　Ｏ−Ｗ　ｎにそれぞれ結合される。ま
た、ＭＯ３ＦＢＴＱ４８〜Ｑ５３のソースは、すべて回
路の接地電位に結合される。

一方、先頭アドレスメモリＴＡＭ２のデータ線ＤＯ〜Ｄ
ｊは、その一方において、対応するＰチャンネルＭＯ３
ＦＥＴＱＩＯ〜ＱＬ２を介して回路の電源電圧ＶＣＣに
結合され、その他方において、対応するＣ、ＭＯＳイン
バータ回路８１３〜Ｎ１５の入力端子にそれぞれ結合さ
れる。ＭＯ３ＦＥＴＱＩＯ〜Ｑ１２のゲートは共通結合
され、タイミング信号φｐａ２が供給される。インバー
タ回路Ｎ１３〜Ｎ１５の出力信号は、デコーダＤＥＣ２
の出力信号すなわち先頭アドレス信号ＴＡ２０〜ＴＡ２
ｊとして、先頭アドレス選択回路ＴＡＳＬの他方の入力
端子に供給される。

次に、上記第４図に従って、第３図のデコーダＤＥＣ２
の動作の概要を説明する。

第４図において、デコーダＤＥＣ２の動作は、上記デコ
ーダＤ　’ｄ　Ｃ１と同様に、システムクロックＳＣに
同期して行われる。オペレージコンコードＯＰ及びアド
レス部ＡＤを含むマクロ命令は、システムクロックＳＣ
の最初の立ち上がりエツジに同期して出力レジスタＣＲ
ＥＧに取り込まれ、アドレス演算回路ＡＡＬ及びデコー
ダＤＥＣ２に伝達される。

前述のように、デコーダＤＥＣ２は、対応するマクロ命
令の実行時間が比較的長いとき、選択的に動作状態とさ
れる。したがって、デコーダＤＥＣ２によるデコード処
理と並行して行われるアドレス演算回路ＡＡＬによるア
ドレス演算処理は、比較的長い時間を必要とし、時点ａ
において開始され、時点Ｃにおいて終結する。このため
、デコーダＤＥＣ２によるデコード処理も、特に制限さ
れないが、システムクロックＳＣの３問期分の時間をか
けて比較的ゆっくりと行われる。

タイミング信号φｐｓ２及びφｄｓ２は、特に制御され
ないが、システムクロック５Ｃ（７）１．５周期分の時
間だけロウレベルとされた後、システムクロックＳＣの
１．５周期分の時間だけハイレベルとされる。タイミン
グ信号φｐｄ２は、デコーダＤＥＣ２が選択状態とされ
ることで上記タイミングイａ４φｐｓ２及びφｄｓ２と
同時にロウレベルとされ、比較的長い期間ハイレベルと
される。なお、これらのタイミング信号は、上述のデコ
ーダ選択回路１）ＳＬから出力されるデコーダ選択回信
号ｄｓ２がハイレベルとされることを条件に、選択的に
形成される。

タイミング信号φｐ　Ｓ２　＊　　φｄｓ２及びφｐａ
２がともにロウレベルとされるとき、デコーダＤＥＣ２
のデコードアレイＤＡ２では、ＭＯ３ＦＥＴＱ７〜Ｑ９
が一斉にオン状態となり、ＭＯ３ＦＥＴＱ３６〜Ｑ３８
がすべてオフ状態となる。このため、センス線ＳＯ〜Ｓ
ｎは、対応するＭＯ３ＦＥＴＱ７〜Ｑ９を介してプリチ
ャージされ、ハイレベルとされる。これにより、先頭ア
ドレスメモリＴＡＭ２のワード線ＷＯ〜Ｗｎは、すべて
ロウレベルとされる。

このとき、デコーダＤＥＣ２の先頭アドレスメモリＴＡ
Ｍ２では、タイミング１６号φｐｄ２がロウレベルとさ
れることで、ＭＯ５ＦＥＴＱＩ　Ｏ〜Ｑ１２が一斉にオ
ン状態となる。したがって、データ８１１０〜ＤＪが、
対応するＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１０〜Ｑ１２を介
してプリチャージされ、ハイレベルとされる。これによ
り、デコーダＤＥＣ２の出力信号すなわち先頭アドレス
信号ＴＡ２０−ＴＡ２ｊは、すべてロウレベルとされる
。

次に、タイミング信号φｐ　Ｓ　２　＋　　φｄｓ２及
びφｐｄ２がハイレベルとされる。このとき、オペレー
ションコード信号線Ｑｐ１１０ｐ１〜ｏｐｉ・ｏｐｉは
、オペレーションコードＯＰＩ〜ＯＰｉに従って選択的
にハイレベルとされる。

デコーダＤＥＣ２のデコードアレイＤＡ２では、タイミ
ング信号φｐ３２がハイレベルとされることで、ＭＯ３
ＦＥＴＱ７〜Ｑ９がオフ状態となり、センス線ＳＯ〜Ｓ
ｎのプリチャージ動作が停止される。また、タイミング
信号φｄｓ２がハイレベルとされることで、ＭＯ３ＦＥ
ＴＱ３６〜Ｑ３Ｂが一斉にオン状態となり、ＭＯ５ＦＥ
ＴＱ３９〜Ｑ４７が対応するオペレーションコード信号
ＭＡ。

Ｐｌ・Ｏｐｌ”ｏｐｉ−ｏｐｉに従って選択的にオン状
態となる。このため、ＭＯ３ＦＥＴＱ３９〜Ｑ４７のう
ち結合されるすべてのＭＯＳＦＥＴがオン状態とされる
１本のセンス線ＳＯ〜Ｓｎだけが択一的にディスチャー
ジされ、ロウレベルとされる。言い換えると、非反転オ
ペレーションコード信号ｔｌｌｏｐｌ〜ｏｐｔ及び反転
オペレーシッンコード信号線７丁ゴ〜７丁ゴが対応する
組み合わせで一斉にハイレベルとされるセンス線ＳＯ〜
Ｓｎのみが、択一的にロウレベルとされ、先頭アドレス
メモリＴＡＭ２の対応するワード線ＷＯ〜Ｗｎが択一的
にハイレベルの選択状態とされる。

つまり、デコードアレイＤＡ２は、オペレーションコー
ドＯＰＩ〜ＯＰｉに対するＮＡＮＤ型デコーダとして機
能する。

デコニダＤＥＣ２の先頭アドレスメモリＴＡＭ２では、
タイミング信号φｐｄ２がハイレベルとされることで、
ＭＯ３ＦＥＴＱＩＯ〜Ｑ１２がオフ状態となり、データ
線ＤＯ〜Ｄｊのプリチャージ動作が停止される。このと
き、ワード線ＷＯ〜Ｗｎは、前述のように、オペレーシ
ョンコードＯＰ１〜ＯＰｉに従って択一的にハイレベル
の選択状態とされる。したがって、ＭＯ３ＦＥＴＱ４８
〜Ｑ５３のうち選択状態とされるワード線ＷＯ〜Ｗｎに
結合されるＭＯＳＦＥＴが一斉にオン状態となり、対応
するデータ線ＤＯ〜ＤｊがこれらのＭＯＳ　Ｆ　ＥＴを
介して選択的にディスチャージされる。その結果、先頭
アドレスメモリＴＡＭ２の対応するアドレスに格納され
るマイクロプログラムの先頭アドレスが読み出され、イ
ンバータ回路Ｎ１３〜Ｎ１５を介して出力される。これ
らの先頭アドレス信号ＴＡ２０〜ＴＡ２Ｊは、特に制限
されないが、タイミング信号φｒが一時的にハイレベル
とされることで、アドレスカウントレジスタＡＣＲ２に
取り込まれる。

ところで、デコーダＤＥＣ２は、デコードアレイＤＡ２
がＮＡＮＤ型とされることで、その動作速度が比較的遅
いという欠点を持つ、しかし、デコードアレイＤＡ２を
構成するセンス線５Ｏ−Ｓｎが、択一的にディスチャー
ジされることで、ピーク電流が小さくなり、低消費電力
化できるという特長を持つものとなる。デコーダＤＥＣ
２が動作状態とされるとき、アドレス演算回路ＡＡＬの
アドレス演算に要する時間は相応して長くなる。

このとき、上記タイミング信号φｒは、デコーダＤＥＣ
２の動作速度にあわせて比較的遅いタイミングでハイレ
ベルとされ、インストラクションＲＯＭの読み出し開始
時間も遅くされる。

以上のように、この実施例のマイクロプロセッサＭＰＵ
は、マイクロプログラム方式を採り、マイクロプログラ
ムを格納するインストラクションＲＯＭと、与えられた
マクロ命令のオペレージコンコードＯＰをデコードして
上記インストラクションＲＯＭの対応するマイクロプロ
グラムの先頭アドレスを出力するオペレーションコード
デコーダＯＰＤを含む。この実施例において、オペレー
ションコードデコーダＯＰＤは、ＮＯＲ型のデコードア
レイＤＡＩ及びＮＯＲ型の先頭アドレスメモリＴＡＭ１
からなるいわゆるＮ０Ｒ−ＮＯＲ型のデコーダＤＥＣＩ
と、ＮＡＮＤ型のデコードアレイＤＡ２及びＮＯＲ型の
先頭アドレスメモリＴＡＭ２からなるいわゆるＮＡＮＤ
　−ＮＯＲ型のデコーダＤＥＣ２とにより構成される。

これらのデコーダＤＥＣ１及びＤＥＣ２は、高速動作性
及び低消費電力化の２点においてそれぞれあい反する特
長を持ち、各マクロ命令の実行時間に応じて択一的に動
作状態とされる。これにより、オペレーションコードデ
コーダＯＰＤの動作速度が、高速性を要するマクロ命令
に対応して実質的に高速化されるとともに、総合的にピ
ーク電流が削減され、低消ｇ！、電力化される。このた
め、オペレージ５ンコードデコーダＯＰＤを含むマイク
ロプロセッサＭＰＵのサイクルタイムが高速化され、低
消費電力化が図られるものである。

以上の本実施例に示されるよ・）に、この発明をマイク
ロプログラム方式を採るマイクロプロセッサのオペレー
ジコンコードデコーダ等に通用することで、次のような
作用効果を得ることができる。

すなわち、 （１）マイクロプログラム方式を採るマイクロプロセッ
サのオペレーションコードデコーダ等を、比較的実行時
間の短いマクロ命令に対応して設けられる高速デコーダ
と、比較的実行時間の長いマクロ命令に対応して設けら
れる低速デコーダとにより構成し、これらのデコーダを
、各マクロ命令の実行時間に応じて択一的に動作状態と
することで、高速動作を必要とするマクロ命令に対する
オペレーションコードデコーダの動作速度を実質的に高
速化できるという効果が得られる。

（２）上記（１１項により、高速動作を必要としないマ
クロ命令に対するオペレーションコードデコーダのピー
ク電流を削減し、その低消費電力化を図ることができる
という効果が得られる。

（３）上記＋１ｌｌｌｊ（及び（２）項により、オペレ
ーションコードデコーダの高集積化を図ることができる
という効果が得られる。

（４１上記１１１項一　（３１項により、オペレーショ
ンコードデコーダを含むマイクロプロセッサ等の高速化
と低消費電力化を図り、あわせてその高集積化を図るこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、オペレーションコードデコーダＯＰＤの先頭アドレ
ス選択回路ＴＡＳＬは、デコーダＤＥＣ１及びＤＥＣ２
の出力が結線論理可能な場合には不要となるが、この場
合、デコーダＤＥＣ１及びＤＢＣ２が択一的に動作状態
とされることで、実質的な出力選択回路を構成するもの
と考える。第１図の実施例では、デコーダＤＢＣＩ及び
ＤＥＣ２に対して共通のオペレーシッンコードＯＰＩ〜
ＯＰｉが供給されるが、マクロ命令の構成に余裕がある
場合、デコーダＤＥＣ１及びＤＥＣ２に異なるビット数
のオペレーションコードが供給されることもよい。また
、デコーダ選択回路ＤＳＬには、特に先頭ビットのオペ
レーシッンコードＯＰＯが供給される必要はないし、デ
コーダ選択回路ＤＳＬは、複数ピントのオペレーション
コードをデコードするものであってもよい。第２図及び
第３図において、入力レジスタＲＥＧＩ及びＲＥＧ２は
、キャッシュＲＡＭの出力レジスタＣＲＥ　Ｇを兼用す
るものであってもよい。また、各デコーダのデコードア
レイは、ＰＬＡでなく通常のＭ　ＯＳ　Ｆ　Ｅ　Ｔによ
り構成されるものであってもよい。さらに、第１図に示
されるマイクロプロセッサＭＰＵのブロック構成や、第
２図及び第３図に示されるデコーダＤＥＣＩ及びＤＥＣ
２の具体的な回路構成ならびに各命令やタイミング信号
の組み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプログラム
方式を採るマイクロプロセッサのオペレーションコード
デコーダに通用した場合について説明したが、それに限
定されるものではなく、例えば、オペレーションコード
デコーダとして単体で形成される論理築積回路や同様な
デコーダを含む各種のディジタル隻積回路等にも通用で
きる０本発明は、少なくとも必要とされるデコード処理
時間がデコードされるコードに従って段階的に異なるデ
コーダ及びこのようなデコーダを含む半導体集積回路装
置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、マイクロプログラム方式を採るマイクロ
プロセッサのオペレーションコードデコーダ等を、比較
的実行時間の短いマクロ命令に対応して設けられる高速
デコーダと、比較的実行時間の長いマクロ命令に対応し
て設けられる低速デコーダとにより構成し、これらのデ
コーダを、各マクロ命令の実行時間に応じて択一的に動
作状態とすることで、実質的にオペレーションコードデ
コーダの動作の高速化と低消費電力化をあわせて図るこ
とができる。これにより、オペレーシッンコードデコー
タヲ含ムマイクロプロセッサ等の動作を高速化し、その
低消費電力化を図ることができるものである。

【図面の簡単な説明】

＠１図は、この発明が通用されたマイクロプロセッサの
一実施例を示す部分的なブロック図、第２図は、第１図
のマイクロプロセンサのオペレーションコードデコーダ
に含まれる第１のデコーダの一実施例を示す回路図、 第３図は、第１図のマイクロプロセッサのオペレーショ
ンコードデコーダに含まれる第２のデコーダの一実施例
を示す回路図、 第４図は、第１図のマイクロプロセッサのオペレーショ
ンコードデコーダの一実施例を示すタイミング図である
。 ＭＰＵ・・・マイクロプロセッサ、ＳＢ・・・システム
バス、ＣＲＡＭ・・・キャッシュＲＡＭ。 ＡＣＲＩ、ＡＣＲ２・・・アドレスカウントレジスタ、
＋１・・・プラス１回路、ＡＳＬＩ、ＡｓＬ２・・・ア
ドレス選択回路、ＣＡＤ、ＩＡＤ・・・アドレスデコー
ダ、ＣＲＥＧ、ＩＲＥＧ・・・出力レジスタ、ＯＰＤ・
・・オペレーションコードデコーダ、ＤＥＣｌ、ＤＥＣ
２・・・デコーダ、ＤＡＩ、ＤＡ２・・・デコードアレ
イ、ＴＡＭｌ、ＴＡＭ２・・・先頭アドレスメモリ、Ｔ
ＡＳＬ・・・先頭アドレス選択回路、ＤＳＬ・・・デコ
ーダ選択回路、ＡＡＬ・・・アドレス演算回路、ＡＤＬ
・・・アドレスラッチ、ｌＲＯＭ・・・インストラクシ
ョンＲＯＭ、ＩＯＤ・・・マイクロ命令用オペレーショ
ンコードデコーダ、ＣＴＬ・・・制御回路。 ＲＥＧＩ、ＲＥＧ２・・・入力レジスタ、Ｎ１〜Ｎ１５
・・・インバータ回路、Ｑｌ−Ｑｌ２・・・Ｐチャンネ
ルＭＯ３ＦＥＴ、Ｑ２１〜Ｑ５３・・・ＮチャンネルＭ
Ｏ３ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、所定の入力信号を受け比較的高速で動作する第１の
   デコーダと、上記入力信号を受け比較的低速で動作する
   第２のデコーダと、上記第１又は第２のデコーダの出力
   信号を選択的に伝達する実質的な出力選択回路とを具備
   することを特徴とする半導体集積回路装置。 ２、上記第１及び第２のデコーダは、択一的に動作状態
   とされることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、上記半導体集積回路装置は、マイクロプログラム方
   式を採るプロセッサであり、上記入力信号は、上記プロ
   セッサのマクロ命令を構成するオペレーションコードで
   あって、上記第１及び第２のデコーダは、プログラマブ
   ルロジックアレイにより構成され、上記オペレーション
   コードをもとに上記プロセッサのインストラクションＲ
   ＯＭの先頭アドレスを得るためのものであることを特徴
   とする特許請求の範囲第１項又は第２項記載の半導体集
   積回路装置。