JPH02153449A - Information processor - Google Patents
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- JPH02153449A JPH02153449A JP30715588A JP30715588A JPH02153449A JP H02153449 A JPH02153449 A JP H02153449A JP 30715588 A JP30715588 A JP 30715588A JP 30715588 A JP30715588 A JP 30715588A JP H02153449 A JPH02153449 A JP H02153449A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に利用する。特に、１０割込制
御手段に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is applied to an information processing device. In particular, it relates to 10 interrupt control means.
本発明は、入出力バスに接続された入出力制御部にバス
インタフェースを経由してシステムバスに接続された中
央処理装置に割込を行う情報処理装置において、
バスインタフェースに割込を制御する手段の一部を設け
ることにより、
割込に要する時間を短縮することができるようにしたも
のである。The present invention provides an information processing device that interrupts an input/output control section connected to an input/output bus to interrupt a central processing unit connected to a system bus via a bus interface. By providing a portion of the interrupt, the time required for the interrupt can be shortened.
特許請求の範囲１に記載の発明にかかわる従来例では、
第３図に示すように、演算処理装置１０、主記憶装置２
０およびバス結合装置４０がシステムバス３０に接続さ
れ、バス結合装置４０にＩＯババス０を介してＩＯ制御
部５１．５２および５３が接続される。In the conventional example related to the invention set forth in claim 1,
As shown in FIG. 3, an arithmetic processing unit 10, a main storage device 2
0 and bus coupling device 40 are connected to system bus 30, and IO control units 51, 52 and 53 are connected to bus coupling device 40 via IO bus 0.
このシステムで動作するタスクのそれぞれにはレベルが
割込てられ、レベルの高いタスクが走行し、現在の走行
レベルは演算処理装置１０の内部に保持される。各ＩＯ
制御部５１．５２および５３にもレベルが割当られ、そ
の■０ドライバ（タスクの１つ）にＩＯ制御部と同レベ
ルが割当られる。■０ドライバは１０制御部へスタート
指示を出力後に終了割込待ちでそのドライバは終了する
。■０制御部５１．５２および５３は動作終了時に設定
された自分のレベルで演算処理装置１０に対し１０割込
を起こす。Each of the tasks operating in this system is assigned a level, a task with a higher level runs, and the current running level is held inside the arithmetic processing unit 10. Each IO
Levels are also assigned to the control units 51, 52 and 53, and the same level as the IO control unit is assigned to the ■0 driver (one of the tasks). (2) After the 0 driver outputs a start instruction to the 10 control unit, the driver ends while waiting for an end interrupt. (2) The 0 control units 51, 52 and 53 generate 10 interrupts to the arithmetic processing unit 10 at their own level set at the end of the operation.
バス結合装置４０はＩＯババス０での１０割込をシステ
ムバス３０の演算処理装置１０へ通知する。演算処理装
置１０は１０割込のレベルと現在のレベルとを比較し、
１０割込レベルが高い場合は受付を行ってＡＣＫ応答を
バス結合装置４０へ返し、１０割込レベルが低い場合は
ＮＡＣＫ応答で１０割込を拒否する。バス結合装置４０
はＡＣＫ応答およびＮＡＣＫ応答をＩＯ制御部へ通知す
る。ＮＡＣＫ応答を受けた■０制御部は演算処理装置１
０のレベルが下がったときのレベル変更通知に応じて再
度ＩＯ割込を行う。The bus coupling device 40 notifies the processing unit 10 of the system bus 30 of 10 interrupts on the IO bus 0. The arithmetic processing unit 10 compares the level of 10 interrupts with the current level,
If the 10 interrupt level is high, the 10 interrupt is accepted and an ACK response is returned to the bus coupling device 40, and if the 10 interrupt level is low, the 10 interrupt is rejected with a NACK response. Bus coupling device 40
notifies the IO control unit of the ACK response and NACK response. ■0 control unit that received the NACK response is the arithmetic processing unit 1
An IO interrupt is performed again in response to a level change notification when the level of 0 falls.
特許請求の範囲２に記載の発明にかかわる従来例を第４
図に示す。このシステムは演算処理装置単位に６４レベ
ルが設定されており、各レベルに１つ以上のタスクが割
当られる。１０装置のドライバは各レベルに１つ定義さ
れ、各ＩＯ制御部５０ないし５８にドライバと同じレベ
ルが設定される。ＩＯ制御部５０ないし５８の終了割込
は設定されたレベルで演算処理装置１０ないし１３のひ
とつに割込む。The conventional example related to the invention recited in claim 2 is the fourth example.
As shown in the figure. In this system, 64 levels are set for each processing unit, and one or more tasks are assigned to each level. One driver for each of the 10 devices is defined for each level, and the same level as the driver is set for each IO control unit 50 to 58. The end interrupt of the IO control units 50 to 58 interrupts one of the arithmetic processing units 10 to 13 at a set level.
割込みを受けた演算処理装置はカレントレベルと割込レ
ベルを比較し、高いものを受付け、低いものは割込拒否
応答を行う。割込拒否を受けたＩＯ装置は演算処理装置
１０ないし１３からのレベル変更通知を受けるまで割込
を保留し、レベル変更通知に応じて再度割込む。The arithmetic processing unit that receives the interrupt compares the current level with the interrupt level, accepts the higher level, and responds with an interrupt rejection response if it is lower. The IO device that receives the interrupt suspends the interrupt until it receives a level change notification from the processing units 10 to 13, and interrupts again in response to the level change notification.
このような特許請求の範囲１に記載の発明にかかわる従
来例では、１０割込がＮＡＣＫ応答が返った場合にバス
結合装置を通し１０制御部まで通知され、その後に演算
処理装置のレベル変更通知が発生し、バス結合装置を通
して１０制御部へ通知され、１０割込を再度行うので、
ＮＡＣＫ応答後の再割込に時間がかかる欠点があった。In the conventional example related to the invention recited in claim 1, when the 10th interrupt returns a NACK response, the 10th control unit is notified through the bus coupling device, and then the level change notification of the arithmetic processing unit is sent. occurs, the 10 control unit is notified through the bus coupling device, and the 10 interrupt is performed again.
There is a drawback that it takes time to re-interrupt after a NACK response.
特に、ＩＯババスバスアダプタにより拡張され、バスア
ダプタを通してＩＯ制御部が接続される大規模システム
の場合にこの欠点は顕著になる。This drawback becomes particularly noticeable in the case of a large-scale system that is expanded by an IO bus adapter and in which an IO control section is connected through the bus adapter.
本発明はこのような欠点を除去するもので、再割込にか
かる時間を短縮することができる情報処理装置を提供す
ることを目的とする。The present invention aims to eliminate such drawbacks and to provide an information processing device that can shorten the time required for re-interruption.
また、このような特許請求の範囲２に記載の発明にかか
わる従来例では、■０装置からの割込要求はバス結合装
置を通りシステムバス上の演算処理装置に対し行われる
が、多くのＩＯ装置から演算処理装置へ集中して割込む
が、低いレベルの割込も多く、システムバスを多く使用
し、演算処理装置のシステムバス使用率が低下する欠点
がある。In addition, in the conventional example related to the invention set forth in claim 2, (1) an interrupt request from the 0 device is sent to the arithmetic processing unit on the system bus through the bus coupling device, but many I/O Interrupts are concentrated from the device to the arithmetic processing unit, but there are many low-level interrupts, and a large amount of the system bus is used, resulting in a reduction in the system bus usage rate of the arithmetic processing unit.
本発明はこのような欠点を除去するもので、システムバ
スでの不要なバスサイクルを削減することができる情報
処理装置を提供することを目的とする。The present invention aims to eliminate such drawbacks and provides an information processing device that can reduce unnecessary bus cycles on a system bus.
特許請求の範囲１に記載の発明は、システムバスに接続
され、現行の割込受付レベル値が設定される中央処理装
置と、入出力バスをこのシステムバスに接続するバスイ
ンタフェースと、上記入出力バスに接続され、あらかじ
め割込レベル値が設定される入出力制御部と、上記現行
の割込受付レベル値と上記入出力制御部に設定された割
込レベル値とを比較して、この入出力制御部からの割込
を拒否する応答を生成する割込制御手段と、上記現行の
割込受付レベル値に変更があったときに割込がいったん
拒否された入出力制御部に再割込を実行せさる再割込実
行手段とを備えた情報処理装置において、上記バスイン
タフェースは上記割込制御手段が生成した割込を拒否す
る応答を一時保持する応答保持手段を備え、上記再割込
実行手段はこの応答保持手段に保持された応答に基づき
自手段を起動する手段を備えたことを特徴とする特許請
求の範囲２に記載の発明は、システムバスに接続され、
現行の割込受付レベル値が設定される中央処理装置と、
入出力バスをこのシステムバスに接続するバスインタフ
ェースと、上記入出力バスに接続され、あらかじめ割込
レベル値が設定される入出力制御部と、上記現行の割込
受付レベル値と上記入出力制御部に設定された割込レベ
ル値とを比較して、この入出力制御部からの割込を拒否
する応答を生成する割込制御手段と、上記現行の割込受
付レベル値に変更があったときに割込がいったん拒否さ
れた入出力制御部に再割込を実行せさる再割込実行手段
とを備えた情報処理装置において、上記バスインタフェ
ースは、上記現行の割込受付レベル値を一時保持するレ
ベル値保持手段を備え、このレベル値保持手段で保持さ
れたレベル値を上記割込制御手段に与える手段を備えた
ことを特徴とする。The invention according to claim 1 includes: a central processing unit connected to a system bus and having a current interrupt reception level value set; a bus interface connecting an input/output bus to the system bus; The input/output control unit, which is connected to the bus and has an interrupt level value set in advance, compares the current interrupt acceptance level value with the interrupt level value set in the input/output control unit. Interrupt control means that generates a response that rejects an interrupt from the output control unit, and re-interrupts the input/output control unit whose interrupt was once rejected when there is a change in the current interrupt acceptance level value. In the information processing apparatus, the bus interface includes a response holding means for temporarily holding a response that rejects the interrupt generated by the interrupt control means, and The invention according to claim 2 is characterized in that the execution means is provided with means for activating its own means based on the response held in the response holding means, and the execution means is connected to a system bus,
a central processing unit in which a current interrupt acceptance level value is set;
A bus interface that connects the input/output bus to this system bus, an input/output control unit that is connected to the input/output bus and has an interrupt level value set in advance, and the current interrupt acceptance level value and the input/output control unit. There has been a change in the interrupt control means that generates a response that rejects interrupts from this input/output control unit by comparing the interrupt level value set in the input/output control unit with the interrupt level value set in the input/output control unit, and the current interrupt acceptance level value described above. In the information processing device, the bus interface may temporarily set the current interrupt acceptance level value to The present invention is characterized by comprising a level value holding means for holding a level value, and means for providing the level value held by the level value holding means to the interrupt control means.
入出力制御部は、接続された入出力バス、この入出力バ
スをシステムバスに接続するバスインタフェースおよび
システムバスを経由して中央処理装置に割込要求を行う
。入出力制御部に付された割込レベルが中央処理装置の
現行の受付レベルより低いときはこの割込は拒否され、
現行のレベルに変更があると再度割込要求を特徴する特
許請求の範囲１の発明では、入出力制御部の割込レベル
をバスインタフェースに登録することで、割込の再受付
時間の短縮を図る。特許請求の範囲２の発明では、中央
処理装置の現行の受付レベルをバスインタフェースに登
録することによりシステムバスでの不要なバスサイクル
を削減することができる。The input/output control unit issues an interrupt request to the central processing unit via the connected input/output bus, a bus interface that connects the input/output bus to the system bus, and the system bus. If the interrupt level assigned to the input/output control unit is lower than the current acceptance level of the central processing unit, this interrupt is rejected;
In the invention of claim 1, which is characterized in that an interrupt request is made again when there is a change in the current level, the interrupt level of the input/output control unit is registered in the bus interface, thereby reducing the time for re-accepting an interrupt. Plan. In the invention of claim 2, unnecessary bus cycles on the system bus can be reduced by registering the current acceptance level of the central processing unit in the bus interface.
第１番目に、特許請求の範囲ｌに記載の発明にかかわる
一実施例を図面を参照して説明する。First, one embodiment of the invention as claimed in claim 1 will be described with reference to the drawings.
第１図はこの実施例の構成を示すブロック構成図である
。第３図に示す従来例に対し、バス結合装置４０内に演
算処理装置１０からＮＡＣＫ応答を受けた場合に１０割
込を保持する■０割込保持回路４０１が付加されている
。すなわち、この実施例は、第１図に示すように、シス
テムバス３０に接続され、現行の割込受付レベル値が設
定される中央処理装置１０と、入出力バス６０をこのシ
ステムバス３０に接続スルバスインタフェース４０と、
入出力バス６０ニ接続され、あらかじめ割込レベル値が
設定される入出力制御部５１．５２アよび５３と、上記
現行の割込受付レベル値と入出力制御部５１．５２およ
び５３に設定された割込レベル値とを比較して、この入
出力制御部５１．５２および５３からの割込を拒否する
応答を生成する図外の割込制御手段と、上記現行の割込
受付レベル値に変更があったときに割込がいったんｊ巨
否された入出力制御部に再割込を実行せさる図外の再割
込実行手段とを備え、さらに、本発明の特徴とする手段
として、バスインタフェース４０は上記割込制御手段が
生成した割込を拒否する応答を一時保持する応答保持手
段であるＩＯ割込保持回路４０１を備え、再割込実行手
段はこの応答保持手段に保持された応答に基づき自学段
を起動する手段を備える。FIG. 1 is a block diagram showing the configuration of this embodiment. In contrast to the conventional example shown in FIG. 3, a zero interrupt holding circuit 401 is added in the bus coupling device 40 to hold 10 interrupts when a NACK response is received from the arithmetic processing unit 10. That is, in this embodiment, as shown in FIG. 1, the central processing unit 10 is connected to the system bus 30 and the current interrupt reception level value is set, and the input/output bus 60 is connected to the system bus 30. bus interface 40;
The input/output control units 51, 52 and 53 are connected to the input/output bus 60 and have interrupt level values set in advance; An interrupt control means (not shown) that generates a response to reject interrupts from the input/output control units 51, 52 and 53 by comparing the current interrupt level value with the current interrupt acceptance level value. The present invention further includes a re-interrupt execution means (not shown) for causing the input/output control unit whose interrupt has been rejected to re-interrupt when there is a change, and further includes: The bus interface 40 includes an IO interrupt holding circuit 401 which is a response holding means for temporarily holding a response to reject an interrupt generated by the interrupt control means, and a re-interrupt execution means is held in this response holding means. A means for activating the own school level based on the response is provided.
次に、この実施例の特徴とする■０割込保持回路の動作
につき説明する。Next, the operation of the 0 interrupt holding circuit, which is a feature of this embodiment, will be explained.
このＩＯ割込保持回路４０１は、ＩＯババス０に接続さ
れたＩＯ制御部５１．５２および５３のひとつである■
０制御部からの１０割込を演算処理装置１０へ通知し、
演算処理装置ＩＯからＡＣＫ応答を受けた場合は何もし
ないが、ＮＡＣＫ応答を受けた場合にバス結合装置４０
内に１０割込を保持する（従来例では、１０割込を通知
したＩＯ制御部までＮＡＣＫ応答を通知していた。）。This IO interrupt holding circuit 401 is one of the IO control units 51, 52 and 53 connected to the IO bus 0.
Notify the arithmetic processing unit 10 of the 10 interrupt from the 0 control unit,
If it receives an ACK response from the processing unit IO, it does nothing, but if it receives a NACK response, the bus coupling device 40
(In the conventional example, a NACK response was notified even to the IO control unit that notified the 10 interrupts.)
ひきつづき、演算処理装置１０からのレベル変更通知を
受けると、バス結合装置４０が１０割込保持回路４０１
に保持していた１０割込を演算処理装置１０へ通知する
。ＡＣＫ応答の場合には１０制御部へ通知し、ＮＡＣＫ
応答の場合には保持する。Subsequently, upon receiving a level change notification from the arithmetic processing unit 10, the bus coupling device 40 activates the 10 interrupt holding circuit 401.
The processing unit 10 is notified of the 10 interrupts held in the CPU. In the case of an ACK response, the controller 10 is notified and a NACK response is sent.
Retained in case of response.
第２番目に、特許請求の範囲２に記載の発明にかかわる
一実施例を図面を参照して説明する。Second, one embodiment of the invention recited in claim 2 will be described with reference to the drawings.
第２図はこの実施例の構成を示すブロック構成図である
。演算処理装置１０ないし１３と、主記憶装置２０と、
バス結合装置４０ないし４２とがシステムバス３０で接
続され、バス結合装置４０ないし４２のそれぞれはＩＯ
ババス０ないし６２を介して■０制御部５０ないし５８
に接続される。すなわち、この実施例は、第２図に示す
ように、システムバス３０に接続され、現行の割込受付
レベル値が設定される中央処理装置１０と、入出力バス
６０をこのシステムバス３０に接続するバスインタフェ
ース４０と、入出力バス６０に接続され、あらかじめ割
込レベル値が設定される入出力制御部５０ないし５８と
、上記現行の割込受付レベル値と入出力制御部５０ない
し５８に設定された割込レベル値とを比較して、この入
出力制御部からの割込を拒否する応答を生成する図外の
割込制御手段と、上記現行の割込受付レベル値に変更が
あったときに割込がいったん拒否された入出力制御部に
再割込を実行させる図外の再割込実行手段とを備え、さ
らに、本発明の特徴とする手段として、バスインタフェ
ース４０は、上記現行の割込受付レベル値を一時保持す
るレベル値保持手段を備え、このレベル値保持手段で保
持されたレベル値を上記割込制御手段に与える手段を備
える。FIG. 2 is a block diagram showing the configuration of this embodiment. Arithmetic processing units 10 to 13, main storage device 20,
The bus coupling devices 40 to 42 are connected by the system bus 30, and each of the bus coupling devices 40 to 42 has an IO
■0 control units 50 to 58 via Babas 0 to 62
connected to. That is, in this embodiment, as shown in FIG. 2, the central processing unit 10 is connected to the system bus 30 and the current interrupt acceptance level value is set, and the input/output bus 60 is connected to the system bus 30. the bus interface 40 connected to the input/output bus 60 and having interrupt level values set in advance; There has been a change in the interrupt control means (not shown) that generates a response that rejects the interrupt from this input/output control unit by comparing the received interrupt level value with the above current interrupt acceptance level value. In some cases, the bus interface 40 is provided with a re-interrupt execution means (not shown) that causes the input/output control unit whose interrupt has been once rejected to re-execute the interrupt. The present invention includes level value holding means for temporarily holding an interrupt acceptance level value of , and means for providing the level value held by the level value holding means to the interrupt control means.
次に、この実施例の動作を説明する。Next, the operation of this embodiment will be explained.
従来例では、各演算処理装置１０ないし１３のそれぞれ
は走行中のレベルを演算処理装置内部に保持し、各ＩＯ
装置からのレベル割込はバス結合装置４０ないし４２へ
通知され、バス結合装置４０ないし４２が演算処理装置
１０ないし１３へ割込み、割込まれた演算処理装置は■
０装置の割込レベルと現在のレベルとを比較して割込の
可否を決定していたが、本発明では、バス結合装置４０
ないし４２の内部に演算処理装置ＩＯないし１３のそれ
ぞれに対応してレベル値を持ち、１０割込をバス結合装
置４０ないし４２が受付け、バス結合装置内部の演算処
理装置レベル値と比較し、１０割込レベルが低いときに
バス結合装置４０ないし４２が■０制御部５０ないし５
８に対し割込拒否応答を行い、１０割込レベルが高いと
きに演算処理装置１０ないし１３に対してシステムバス
３０を使用して割込む。In the conventional example, each of the arithmetic processing units 10 to 13 maintains the running level inside the arithmetic processing unit, and each IO
The level interrupt from the device is notified to the bus coupling devices 40 to 42, the bus coupling devices 40 to 42 interrupt the arithmetic processing units 10 to 13, and the interrupted arithmetic processing units
However, in the present invention, the interrupt level of the bus coupling device 40 and the current level are compared to determine whether or not to interrupt.
Each of the bus coupling devices 40 to 42 has a level value corresponding to each of the processing units IO to 13, and when the bus coupling device 40 to 42 receives a 10 interrupt, it compares it with the processing device level value inside the bus coupling device. When the interrupt level is low, the bus coupling devices 40 to 42 control the ■0 control units 50 to 5.
8, and when the interrupt level 10 is high, an interrupt is issued to the arithmetic processing units 10 to 13 using the system bus 30.
まず、特許請求の範囲１に記載の発明は、以上説明した
ように、演算処理装置からのＮＡＣＫ応答を受けた１０
割込をバス結合装置に保持し、演算処理装置のレベル変
更通知に応じてバス結合装置から再■０割込を行うので
、１０割込の再受付時間を短くすることができる効果が
ある。First, as explained above, the invention as claimed in claim 1 is based on
Since the interrupt is held in the bus coupling device and the bus coupling device re-issues a 0 interrupt in response to a level change notification from the arithmetic processing unit, it is possible to shorten the time it takes to re-accept 10 interrupts.
次に、特許請求の範囲２に記載の発明は、以上説明した
ように、■０レベル割込をバス結合装置でレベル比較を
行い、演算処理装置のカレントレベルより高いときに演
算処理装置への割込を行い、１０割込が低いときには演
算処理装置へ割込を行わずにバス結合装置で割込拒否応
答を行うので、システムバスの不要なバスサイクルを削
減できる効果がある。Next, as explained above, the invention as claimed in claim 2, (1) compares the levels of 0-level interrupts in the bus coupling device, and when the level is higher than the current level of the arithmetic processing device, the interrupt is sent to the arithmetic processing device. An interrupt is issued, and when the number of 10 interrupts is low, an interrupt rejection response is made by the bus coupling device without interrupting the arithmetic processing unit, which has the effect of reducing unnecessary bus cycles of the system bus.
【図面の簡単な説明】
第１図は特許請求の範囲１に記載の発明にかかわる実施
例の構成を示すブロック構成図。
第２、特許請求の範囲２に記載の発明にかかわる実施例
の構成を示すブロック構成図。
第３図は第１図に示す実施例に対応する従来例の構成を
示すブロック構成図。
第４図は第２図に示す実施例に対応する従来例の構成を
示すブロック構成図。
１Ｏ１１１１２，１３・・・演算処理装置（ＥＰＵ）、
２０・・・主記憶装置（ＭＥＭ） 、３０・・・システ
ムノくス、４０．４１．４２・・・バス結合装置（ＢＩ
Ｕ）、５１．５２．５３．５４．５５．５６．５７．５
８・・・■０制御部（ＩＯＣ）、６０．６１．６２・・
・■０バス、４０１・・・ＩＯ割込保持回路（■ＮＴＨ
）。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing the configuration of an embodiment of the invention as claimed in claim 1. 2. A block configuration diagram showing the configuration of an embodiment according to the second aspect of the invention. FIG. 3 is a block configuration diagram showing the configuration of a conventional example corresponding to the embodiment shown in FIG. FIG. 4 is a block configuration diagram showing the configuration of a conventional example corresponding to the embodiment shown in FIG. 2. 1O11112, 13... Arithmetic processing unit (EPU),
20... Main memory device (MEM), 30... System node, 40.41.42... Bus coupling device (BI
U), 51.52.53.54.55.56.57.5
8...■0 control unit (IOC), 60.61.62...
・■0 bus, 401...IO interrupt holding circuit (■NTH
).
Claims (1)
が設定される中央処理装置と、 入出力バスをこのシステムバスに接続するバスインタフ
ェースと、 上記入出力バスに接続され、あらかじめ割込レベル値が
設定される入出力制御部と、 上記現行の割込受付レベル値と上記入出力制御部に設定
された割込レベル値とを比較して、この入出力制御部か
らの割込を拒否する応答を生成する割込制御手段と、 上記現行の割込受付レベル値に変更があったときに割込
がいったん拒否された入出力制御部に再割込を実行せさ
る再割込実行手段と を備えた情報処理装置において、 上記バスインタフェースは上記割込制御手段が生成した
割込を拒否する応答を一時保持する応答保持手段を備え
、 上記再割込実行手段はこの応答保持手段に保持された応
答に基づき自手段を起動する手段を備えた ことを特徴とする情報処理装置。 ２、システムバスに接続され、現行の割込受付レベル値
が設定される中央処理装置と、 入出力バスをこのシステムバスに接続するバスインタフ
ェースと、 上記入出力バスに接続され、あらかじめ割込レベル値が
設定される入出力制御部と、 上記現行の割込受付レベル値と上記入出力制御部に設定
された割込レベル値とを比較して、この入出力制御部か
らの割込を拒否する応答を生成する割込制御手段と、 上記現行の割込受付レベル値に変更があったときに割込
がいったん拒否された入出力制御部に再割込を実行せさ
る再割込実行手段と を備えた情報処理装置において、 上記バスインタフェースは、上記現行の割込受付レベル
値を一時保持するレベル値保持手段を備え、このレベル
値保持手段で保持されたレベル値を上記割込制御手段に
与える手段を備えた ことを特徴とする情報処理装置。[Claims] 1. A central processing unit connected to a system bus and having a current interrupt acceptance level value set; a bus interface connecting an input/output bus to this system bus; and a central processing unit connected to the input/output bus. The current interrupt acceptance level value is compared with the interrupt level value set in the input/output control unit, and the input/output control unit has an interrupt level value set in advance. an interrupt control unit that generates a response to reject an interrupt from the input/output control unit that once rejected an interrupt when there is a change in the current interrupt acceptance level value. In the information processing apparatus, the bus interface includes a response holding means for temporarily holding a response that rejects the interrupt generated by the interrupt control means, and the reinterruption execution means includes: An information processing device characterized by comprising means for activating its own means based on the response held in the response holding means. 2. A central processing unit that is connected to the system bus and has the current interrupt reception level set, a bus interface that connects the input/output bus to this system bus, and a central processing unit that is connected to the input/output bus and has the interrupt level set in advance. The input/output control unit to which the value is set compares the current interrupt reception level value with the interrupt level value set in the input/output control unit, and rejects the interrupt from this input/output control unit. interrupt control means that generates a response to the current interrupt acceptance level; and re-interrupt execution means that causes the input/output control unit whose interrupt was once rejected to re-execute the interrupt when there is a change in the current interrupt acceptance level value. In the information processing device, the bus interface includes level value holding means for temporarily holding the current interrupt acceptance level value, and the level value held by the level value holding means is transferred to the interrupt control means. An information processing device characterized by comprising means for providing information to the user.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30715588A JPH02153449A (en) | 1988-12-05 | 1988-12-05 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30715588A JPH02153449A (en) | 1988-12-05 | 1988-12-05 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153449A true JPH02153449A (en) | 1990-06-13 |
Family
ID=17965692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30715588A Pending JPH02153449A (en) | 1988-12-05 | 1988-12-05 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02153449A (en) |
-
1988
- 1988-12-05 JP JP30715588A patent/JPH02153449A/en active Pending
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