JPH02148766A - Ｍｏｓ制御サイリスタ - Google Patents
Ｍｏｓ制御サイリスタInfo
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- JPH02148766A JPH02148766A JP1057682A JP5768289A JPH02148766A JP H02148766 A JPH02148766 A JP H02148766A JP 1057682 A JP1057682 A JP 1057682A JP 5768289 A JP5768289 A JP 5768289A JP H02148766 A JPH02148766 A JP H02148766A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
童朶上皇程里立訃
本発明は電力エレクトロニクスの分野に関する。
本発明はとくに、
陽極と陰極との間に、ｐエミッタ層と、ｎペース層と、
ｎペース層と、ｎエミッタ層とを有する異なるドーピン
グがなされた層構造を含み、陰極側ではソース領域と、
チャネル領域と、ドレン領域と、被絶縁ゲート電極とを
存するＭＯＳＦＥＴ構造によってそれぞれ制御可能であ
る複数個の陰極短絡回路を含み、且つ接続状態でｎペー
ス層は陰極接点と短絡し、 ｎペース層はドレン接点を介してドレン領域と連結され
、且つソース領域は陰極接点と連結したｎエミッタ層の
一部である形態の、陽極と陰極とを有するＭＯＳ制御サ
イリスタに関する。
ｎペース層と、ｎエミッタ層とを有する異なるドーピン
グがなされた層構造を含み、陰極側ではソース領域と、
チャネル領域と、ドレン領域と、被絶縁ゲート電極とを
存するＭＯＳＦＥＴ構造によってそれぞれ制御可能であ
る複数個の陰極短絡回路を含み、且つ接続状態でｎペー
ス層は陰極接点と短絡し、 ｎペース層はドレン接点を介してドレン領域と連結され
、且つソース領域は陰極接点と連結したｎエミッタ層の
一部である形態の、陽極と陰極とを有するＭＯＳ制御サ
イリスタに関する。
このようなサイリスタは例えばＭ、ストイジーク拙著の
論文（ＩＥＥＥ国際電子部門会議、技術要録、１５８〜
１６１ページ、１９８５年）から公知である。
論文（ＩＥＥＥ国際電子部門会議、技術要録、１５８〜
１６１ページ、１９８５年）から公知である。
送タヱυ支青
電界効果制御のバイポーラ型高性能半導体素子の電力エ
レクトロニクス分野における意義はますます重要になっ
ている。それは、バイポーラ型の素子では一般的である
低い順方向抵抗と、被絶縁ゲート電極を介した半導体表
面の導電による電力損失のない制御とが組合わされたこ
とに基く。
レクトロニクス分野における意義はますます重要になっ
ている。それは、バイポーラ型の素子では一般的である
低い順方向抵抗と、被絶縁ゲート電極を介した半導体表
面の導電による電力損失のない制御とが組合わされたこ
とに基く。
ＩＧＴ（絶縁ゲート・トランジスタ）によって、既に５
００Ｖ以上の出力に適応する前記種類の最初の代表的な
素子が既に開発されている（Ｂ、Ｊ。
００Ｖ以上の出力に適応する前記種類の最初の代表的な
素子が既に開発されている（Ｂ、Ｊ。
バリガ拙著のＩＥＥＥ国際電子部門会議、技術要録２６
４〜２６７ページ、１９８２年、又はＪ。
４〜２６７ページ、１９８２年、又はＪ。
Ｐ、ラッセル拙著のＩ ＥＥＥ電子部門、ＥＤＬ−４，
６２〜６５ページ、１９８３年、を参照）。
６２〜６５ページ、１９８３年、を参照）。
１０００Ｖクラスの高電圧用のこの新規の素子は、とく
に簡易で、ひいては低コストの制御回路を実現可能であ
るので、回路の開発者サイドから大きく注目されている
。
に簡易で、ひいては低コストの制御回路を実現可能であ
るので、回路の開発者サイドから大きく注目されている
。
より高い電圧用には、陰極短絡回路力側０３ＦＥＴ構造
によって開閉されるサイリスタ構造がトランジスタ構造
の代りに提供されている。
によって開閉されるサイリスタ構造がトランジスタ構造
の代りに提供されている。
このようなＭＯＳ制御型のサイリスタすなわちＭＣＴ
（ＭＯＳ制御サイリスタ）は既に各種提案されてきた（
Ｖ、Ａ、に、テンプル著、Ｉ ＥＥＥトランジスタ・電
子部門、ＥＤ−３３，１６０９１６１８ページ、１９８
６年又は冒頭に引用した刊行物を参照）。
（ＭＯＳ制御サイリスタ）は既に各種提案されてきた（
Ｖ、Ａ、に、テンプル著、Ｉ ＥＥＥトランジスタ・電
子部門、ＥＤ−３３，１６０９１６１８ページ、１９８
６年又は冒頭に引用した刊行物を参照）。
最も簡単なしゃ断可能なＭＣＴはＤＭＯＳ型のｐチャネ
ル基本セル（Ｖ、Ａ、に、テンプル著の論文の第８図を
参照）を利用している。しかし反転層内の正孔電子の可
動性が比較的小さいので、（ｐチャネルとｎチャネルＭ
ＯＳＦＥ！Ｔの可動性の比率は約１ ： ３） 、ｐチ
ャネル−ＭＣＴは匹敵するｎチャネル−ＭＣＴの電流密
度の最大−しかしゃ断しない。
ル基本セル（Ｖ、Ａ、に、テンプル著の論文の第８図を
参照）を利用している。しかし反転層内の正孔電子の可
動性が比較的小さいので、（ｐチャネルとｎチャネルＭ
ＯＳＦＥ！Ｔの可動性の比率は約１ ： ３） 、ｐチ
ャネル−ＭＣＴは匹敵するｎチャネル−ＭＣＴの電流密
度の最大−しかしゃ断しない。
ｎチャネル−ＭＣＴはＣＭＯＳ技術の場合と同様に、ｐ
チャネル−ＭＣＴと相補型の構造を構築することによっ
て実現できる。（Ｖ、Ａ、に、テンプルの論文の第２図
を参照）そのためには勿論エピタキシャル形成された基
板材料が必要である。
チャネル−ＭＣＴと相補型の構造を構築することによっ
て実現できる。（Ｖ、Ａ、に、テンプルの論文の第２図
を参照）そのためには勿論エピタキシャル形成された基
板材料が必要である。
しかし、ｐドーピングされた原材料上にエピタキシ層を
形成すると、高出力半導体層を製造する際に中性子をド
ーピングした（ＮＴＤ−）シリコンを使用することによ
ってもたらされる重要な利点が全て無効になってしまう
。
形成すると、高出力半導体層を製造する際に中性子をド
ーピングした（ＮＴＤ−）シリコンを使用することによ
ってもたらされる重要な利点が全て無効になってしまう
。
エピタキシ基板材料を用いないでｎチャネルＭＣＴを実
現する別の可能性は冒頭に引用した刊行物（の第１図ｂ
）から公知である。この場合はｎドーピングされたＮＴ
Ｄシリコンを使用することができる。
現する別の可能性は冒頭に引用した刊行物（の第１図ｂ
）から公知である。この場合はｎドーピングされたＮＴ
Ｄシリコンを使用することができる。
しかしこの構造は多くのスペースを必要とする。
従って、ｐチャネルＭＣＴと比較してチャネル可動性が
高いという利点を十分に活用できない。その上、経験的
に、双方の種類のＭＣＴの最大のしゃ断可能な電流の強
さはほぼ同じであることが判明した。
高いという利点を十分に活用できない。その上、経験的
に、双方の種類のＭＣＴの最大のしゃ断可能な電流の強
さはほぼ同じであることが判明した。
制？１１電力を最小にするために、しゃ断可能な最大電
流強度を高めることが望ましいが、それはｎチャネル−
ＭＣＴの場合、ＭＣＴの短絡路の抵抗を低減することに
よって達成可能である。
流強度を高めることが望ましいが、それはｎチャネル−
ＭＣＴの場合、ＭＣＴの短絡路の抵抗を低減することに
よって達成可能である。
しかしこの短絡路の抵抗成分がほとんどＭＯＳＦＥＴ構
造のチャネル抵抗となる。この成分はチャネル長さを縮
小することによって最も効果的に縮小することができる
。
造のチャネル抵抗となる。この成分はチャネル長さを縮
小することによって最も効果的に縮小することができる
。
一方、冒頭に引用した刊行物に開示されたｎチャネル−
ＭＣＴ内の？’ｌ０ＳＦＥＴ構造は、ｎエミッタ層と、
ｐベース層と、コレクタの機能を果たす付加的なｎ＋
ドーピングされたドレン領域とから成る寄生的バイポー
ラ構造をも含んでいる。
ＭＣＴ内の？’ｌ０ＳＦＥＴ構造は、ｎエミッタ層と、
ｐベース層と、コレクタの機能を果たす付加的なｎ＋
ドーピングされたドレン領域とから成る寄生的バイポー
ラ構造をも含んでいる。
この寄生的ＢＪＴがラッチすると、ゲートは反転チャネ
ルに対する制御効果を失ない、その時点からＭＣＴはし
ゃ断されることができない、この過程はｎエミッタ層の
チャネルの下側のｐベース層内部を流れる正孔電子によ
ってトリガされる。
ルに対する制御効果を失ない、その時点からＭＣＴはし
ゃ断されることができない、この過程はｎエミッタ層の
チャネルの下側のｐベース層内部を流れる正孔電子によ
ってトリガされる。
ＣＭ、ストイジーク拙著、ソリッドステート科学の進歩
、第２６巻、３６１〜３７３ページ、Ｆ。
、第２６巻、３６１〜３７３ページ、Ｆ。
ファーベーク＆サン出版、ブラウンシュバイク／ヴイー
スバーデン、１９８６年刊、を参照）日の”° しよう
とするｆ題 本発明の課題は前記のロック問題がなく、同時にしゃ断
可能な最大電流強さを高めることができるｎチャネル−
ＭＣＴを製造することである。
スバーデン、１９８６年刊、を参照）日の”° しよう
とするｆ題 本発明の課題は前記のロック問題がなく、同時にしゃ断
可能な最大電流強さを高めることができるｎチャネル−
ＭＣＴを製造することである。
蕾 を”′するための
前記の課題は冒頭に述べた種類のサイリスタにおいて、
ソース領域とドレン接点との間にｎドーピング占領の形
態の複合されたチャネル−ドレン領域を配設することに
よって解決される。
ソース領域とドレン接点との間にｎドーピング占領の形
態の複合されたチャネル−ドレン領域を配設することに
よって解決される。
本発明の核心は、反転チャネルを有するＭＯＳＦＥＴ構
造の代りに、空乏型のＭＯＳＦＥＴ構造デプレッション
型ＭＯ５ＦＥＴ）を配設することにある。このようにし
て寄生的ＢＪＴ−構造を回避することができる。
造の代りに、空乏型のＭＯＳＦＥＴ構造デプレッション
型ＭＯ５ＦＥＴ）を配設することにある。このようにし
て寄生的ＢＪＴ−構造を回避することができる。
このようにして本発明に基づくｎチャネル−ＭＣＴには
前述のラッチ問題がないので、しゃ断可能な最大電流強
さを高めるためにチャネル長さを最小限にする原理を制
約な（応用することができる。
前述のラッチ問題がないので、しゃ断可能な最大電流強
さを高めるためにチャネル長さを最小限にする原理を制
約な（応用することができる。
本発明の好適な実施例に基づき、複合されたチャネル−
ドレン領域のｎドーピングは、ゲート電極に電圧が印加
された場合、前記領域の深さ全体にわたって空乏化され
るように選択される。
ドレン領域のｎドーピングは、ゲート電極に電圧が印加
された場合、前記領域の深さ全体にわたって空乏化され
るように選択される。
このようにしてソースとドレンの間の電流の流れは完全
に阻止されるので、短絡の作用がなくなる。
に阻止されるので、短絡の作用がなくなる。
大施開
次に本発明の実施例を図面を参照しつつ詳細に説明する
。
。
第１図乃至第３図には種々の公知のＭＣＴ構造の断面図
が示されている。
が示されている。
第１図はｎドーピングされたシリコン基本材料、とくに
好適なＮＴＤシリコンによって製造可能であるｐチャネ
ルＭＣＴを示す。
好適なＮＴＤシリコンによって製造可能であるｐチャネ
ルＭＣＴを示す。
サイリスタ構造はこのＭＣＴの場合、陽極Ａと陰極にと
の間にｐ゛ ドーピングされたｐエミッタＮ９とｎドー
ピングされたｎベース層８とｐドーピングされたｐベー
ス層７とｎ＋ ドーピングされたｎエミッタ層５とから
成る層構造を含んでいる。
の間にｐ゛ ドーピングされたｐエミッタＮ９とｎドー
ピングされたｎベース層８とｐドーピングされたｐベー
ス層７とｎ＋ ドーピングされたｎエミッタ層５とから
成る層構造を含んでいる。
ｎエミッタ層９は陽極接点１０を備え、ｎエミッタ層５
は陰極接点１を備えている。
は陰極接点１を備えている。
ｐベース層７と陰極接点１との間の制御可能な陰極短絡
は、ｐｏ ドーピングされたソース領域４とｎドーピン
グされたチャネル領域６とｐベース層７の基板表面と接
する部分とその上に位置するゲート電極３とから成るＭ
ＯＳＦＥＴ構造によって形成されている。その際、ゲー
ト電極３はゲート絶縁体２を介して基板及び陰極接点１
と電気的に絶縁されている。
は、ｐｏ ドーピングされたソース領域４とｎドーピン
グされたチャネル領域６とｐベース層７の基板表面と接
する部分とその上に位置するゲート電極３とから成るＭ
ＯＳＦＥＴ構造によって形成されている。その際、ゲー
ト電極３はゲート絶縁体２を介して基板及び陰極接点１
と電気的に絶縁されている。
さて適当な電圧がゲート電極３に印加されると、基板表
面に接するチャネル領域６内に、ｐベースＮ７と陰極接
点１とを導電結合するｐ導電型反転チャネルが形成され
る。従って、この状態において、陰極短絡が効力を発す
ることになる。
面に接するチャネル領域６内に、ｐベースＮ７と陰極接
点１とを導電結合するｐ導電型反転チャネルが形成され
る。従って、この状態において、陰極短絡が効力を発す
ることになる。
ゲート電極３に電圧が印加されないと、陰極短絡は無効
になり、素子は定常のサイリスタ構造の状態を呈する。
になり、素子は定常のサイリスタ構造の状態を呈する。
機能の詳細については引用文献を参照されたい。
冒頭で既に述べたとうり、しゃ断可能な最大電流強さを
達成するにはｐチャネルＭＣＴの代りにｎチャネルＭＣ
Ｔを使用する方が好適である。
達成するにはｐチャネルＭＣＴの代りにｎチャネルＭＣ
Ｔを使用する方が好適である。
このようなｎチャネルＭＣＴを実現する第１の公知の方
法は、ＭＣＴを第１図の相補型構造にすること、すなわ
ちｐとｎのドーピング層及び領域を反転することである
。
法は、ＭＣＴを第１図の相補型構造にすること、すなわ
ちｐとｎのドーピング層及び領域を反転することである
。
第１図のｐチャネルＭＣＴと相補的なｎチャネルＭＣＴ
を第２図に示す。このＭＣＴの構成と機能は、陽極と陰
極が入れ替り、反転チャネルがｎチャネルであるという
相異点を除いて同等である。
を第２図に示す。このＭＣＴの構成と機能は、陽極と陰
極が入れ替り、反転チャネルがｎチャネルであるという
相異点を除いて同等である。
しかし第１図のｐチャネルＭＣＴの場合は、層７．９及
び５が次々に混入されるｎドーピング基板材料を使用可
能であるのに対して、第２図のｎチャネルＭＣＴの場合
は層配列をエピタキシ構造にしなければならず、これは
技術点に大幅にコスト高であり、所望の均質性を達成す
ることが困難である。
び５が次々に混入されるｎドーピング基板材料を使用可
能であるのに対して、第２図のｎチャネルＭＣＴの場合
は層配列をエピタキシ構造にしなければならず、これは
技術点に大幅にコスト高であり、所望の均質性を達成す
ることが困難である。
従って、依然としてｎドーピング原材料を使用できるよ
うにｎチャネルＭＣＴを構成することが既に提案されて
いる。その構造は第３図に示す。
うにｎチャネルＭＣＴを構成することが既に提案されて
いる。その構造は第３図に示す。
陰極短絡を制御するのに必要なＭＯＳＦＥＴ構造はこの
ｎチャネルＭＣＴの場合、ｎエミッタ層５の一部である
ｎ″″ ドーピングソース領域４と、ｐベース層７の一
部であるチャネル層６と、ｎｏ ドーピング・ドレン領
域１２と、その上に位置するゲート電極１２とを含んで
いる。
ｎチャネルＭＣＴの場合、ｎエミッタ層５の一部である
ｎ″″ ドーピングソース領域４と、ｐベース層７の一
部であるチャネル層６と、ｎｏ ドーピング・ドレン領
域１２と、その上に位置するゲート電極１２とを含んで
いる。
ｐベースＩｗ７はドレン接点１１を介してドレン領域１
２に接続され、チャネル領域６内のゲート電極３に印加
される適当な電圧がｎ導電反転チャネルを発生すると、
陰極接点１と短絡される。
２に接続され、チャネル領域６内のゲート電極３に印加
される適当な電圧がｎ導電反転チャネルを発生すると、
陰極接点１と短絡される。
しかしこの公知のＭＣＴ構造には２つの問題点がある。
１つはｎエミッタ層５と、チャネル領域６の外側のｐベ
ース層７とドレン領域１２とが、寄生的バイポーラｎｐ
ｎトランジスタ構造を形成し、これは特定の条件下では
ラッチ・アップを招来し、ひいては短絡用の制御能力が
損なわれる。
ース層７とドレン領域１２とが、寄生的バイポーラｎｐ
ｎトランジスタ構造を形成し、これは特定の条件下では
ラッチ・アップを招来し、ひいては短絡用の制御能力が
損なわれる。
従ってチャネル領域６は、この寄生的構造の影響を抑え
るため、できるだけ幅広くするべきであろう。
るため、できるだけ幅広くするべきであろう。
しかし一方ではチャネル領域６の幅が広いことはチャネ
ル抵抗が高いことを意味し、これはしゃ断可能な最大電
流値を制約する。
ル抵抗が高いことを意味し、これはしゃ断可能な最大電
流値を制約する。
この矛盾を解決するため、本発明に基づいて、ドレン接
点１１とｎエミッタ層５との間に、チャネル領域６とド
レン領域１２の位置に入り込むｎドーピングされた複合
チャネル−ドレン領域１３を配設することが提案される
。（第４図）この複合チャネルードレン領域１３によっ
て、ＭＯＳＦＥＴ構造はエンハンスメント型ＦＥＴから
デイプレッション型ＦＥＴに変換される。
点１１とｎエミッタ層５との間に、チャネル領域６とド
レン領域１２の位置に入り込むｎドーピングされた複合
チャネル−ドレン領域１３を配設することが提案される
。（第４図）この複合チャネルードレン領域１３によっ
て、ＭＯＳＦＥＴ構造はエンハンスメント型ＦＥＴから
デイプレッション型ＦＥＴに変換される。
このような変換の結果、ＭＯＳＦＥＴ制御はもはや寄生
的バイポーラ構造によって妨害されない。それによって
チャネル長さは可能な限り短かくすることができるので
、しゃ断可能な最大電流値に関するｎチャネルＭＣＴの
可能性を完全に活用することができる。
的バイポーラ構造によって妨害されない。それによって
チャネル長さは可能な限り短かくすることができるので
、しゃ断可能な最大電流値に関するｎチャネルＭＣＴの
可能性を完全に活用することができる。
提案された構造（第４図）においては、ｎエミッタ層５
のぶち領域は更にソース領域４の機能も有する。チャネ
ル及びドレン領域はｎドーピングされた複合チャネル−
ドレン領域１３から成る。
のぶち領域は更にソース領域４の機能も有する。チャネ
ル及びドレン領域はｎドーピングされた複合チャネル−
ドレン領域１３から成る。
この領域の一部の上には絶縁ゲート電極３がある。
ゲート電位を介して複合チャネル−ドレン領域１３の導
電性は広い範囲で変化させることができる。
電性は広い範囲で変化させることができる。
その際、この領域のドーピングは、領域の深さ全体にわ
たって空乏化することができるように行なわれる。
たって空乏化することができるように行なわれる。
空乏状態になるとソースとドレンの間には電流は流れず
、ＭＯＳＦＥＴはしゃ断される。この状態は、典型的な
ゲート電極用材料（ポリシリコン）及び典型的なゲート
絶縁体材料（ＳｉＯ□）を使用した場合、ｎエミッタ層
５に対して負のゲート電圧にて達成される。
、ＭＯＳＦＥＴはしゃ断される。この状態は、典型的な
ゲート電極用材料（ポリシリコン）及び典型的なゲート
絶縁体材料（ＳｉＯ□）を使用した場合、ｎエミッタ層
５に対して負のゲート電圧にて達成される。
それによってＭＯＳＦＥＴ構造の機能は既に何度も述べ
たとうり、空乏型のｎチャネル−ＭＯＳＦＥＴの機能と
対応する（Ｃ，トルチェツティ拙著、Ｉ ＥＥＥトラン
ジスタ・電子部門、ＥＤ−３２，７７３〜７８２ページ
、１９８５年刊を参照）。それ故、チャネルはゲート電
圧が０■の場合、ｎエミッタ層５に対して良好な導電性
を有する。導電性はゲート電圧を正の値に高めることに
よって更に大幅に高めることができ、それは短絡の有効
性を高める役割を果たす。
たとうり、空乏型のｎチャネル−ＭＯＳＦＥＴの機能と
対応する（Ｃ，トルチェツティ拙著、Ｉ ＥＥＥトラン
ジスタ・電子部門、ＥＤ−３２，７７３〜７８２ページ
、１９８５年刊を参照）。それ故、チャネルはゲート電
圧が０■の場合、ｎエミッタ層５に対して良好な導電性
を有する。導電性はゲート電圧を正の値に高めることに
よって更に大幅に高めることができ、それは短絡の有効
性を高める役割を果たす。
提案された構造では、ドレン領域のｎｌ ドービングは
行なわれない。複合チャネル−ドレン領域１３のドーピ
ングは好適に１０１７ｃ１１１−３の濃度範囲であるの
で、直接的な（ドレン接点１１用）金属被覆を行なった
場合でも許容できる接触特性が達成される。
行なわれない。複合チャネル−ドレン領域１３のドーピ
ングは好適に１０１７ｃ１１１−３の濃度範囲であるの
で、直接的な（ドレン接点１１用）金属被覆を行なった
場合でも許容できる接触特性が達成される。
本発明の別の実施例に基づき、ドレン接点１１は珪化金
属層としても基板上に配設することができるので、ｎシ
リコン上の接点もショットキー・バリヤの特性を含んで
いる。この種の接触の詳細はＳ、 Ｅ、スビルン拙著の
論文、ＩＥＥＥ、 トランジスタ、電子部門ＥＤ−３２
，１９４〜２０２ページ、１９８５年、を参照すること
ができる。
属層としても基板上に配設することができるので、ｎシ
リコン上の接点もショットキー・バリヤの特性を含んで
いる。この種の接触の詳細はＳ、 Ｅ、スビルン拙著の
論文、ＩＥＥＥ、 トランジスタ、電子部門ＥＤ−３２
，１９４〜２０２ページ、１９８５年、を参照すること
ができる。
総合すると本発明に基づく構造によって、ラッチ・アッ
プの問題がなく、しかもしゃ断可能な最大電流強さを容
易に最適化できるｎチャネルＭＣＴが利用される。
プの問題がなく、しかもしゃ断可能な最大電流強さを容
易に最適化できるｎチャネルＭＣＴが利用される。
第１図は従来の技術に基づくｐ−チャネル−ＭＣＴの構
造の断面図、 第２図は従来の技術に基づく第１のｎ−チャネルＭＣＴ
の構造の断面図、 第３図は従来の技術に基づく第２のｎ−チャネルＭＣＴ
の構造の断面図、 第４図は本発明の実施例に基づく改良されたｎ−チャネ
ルＭＣＴの構造の断面図。 １・・・陰極接点、 ２・・・ゲート絶縁体、
３・・・ゲート電極、 ４・・・ソース領域、
５・・・ｎ−エミッタ層、 ６・・・チャネル領域
７・・・ｐ−ベース層、 ８・・・ｎ−ベース層、
９・・・ｐ−エミッタ層、 １０・・・陽極接点、１
１・・・ドレン接点 １２・・・ドレン領域、１
３・・・複合チャネル−ドレン領域、Ａ・・・陽極、 Ｋ・・・陰極。
造の断面図、 第２図は従来の技術に基づく第１のｎ−チャネルＭＣＴ
の構造の断面図、 第３図は従来の技術に基づく第２のｎ−チャネルＭＣＴ
の構造の断面図、 第４図は本発明の実施例に基づく改良されたｎ−チャネ
ルＭＣＴの構造の断面図。 １・・・陰極接点、 ２・・・ゲート絶縁体、
３・・・ゲート電極、 ４・・・ソース領域、
５・・・ｎ−エミッタ層、 ６・・・チャネル領域
７・・・ｐ−ベース層、 ８・・・ｎ−ベース層、
９・・・ｐ−エミッタ層、 １０・・・陽極接点、１
１・・・ドレン接点 １２・・・ドレン領域、１
３・・・複合チャネル−ドレン領域、Ａ・・・陽極、 Ｋ・・・陰極。
Claims (4)
- （１）陽極Ａと陰極Ｋとの間に、ｐエミッタ層９と、ｎ
ベース層８と、ｐベース層７とｎエミッタ層５とを有す
る異なるドーピングがなされた層構造を含み、 陰極側ではソース領域４と、チャネル領域と、ドレン領
域と被絶縁ゲート電極３とを有するＭＯＳＦＥＴ構造に
よってそれぞれ制御可能である複数個の陰極短絡回路を
含み、且つ接続状態でｐベース層７は陰極接点１と短絡
し、 ｐベース層７はドレン接点１１を介してドレン領域と連
結され且つソース領域４は陰極接点１と連結したｎエミ
ッタ層５の一部である形態の、陽極Ａと陰極Ｋとを有す
るＭＯＳ制御サイリスタ（ＭＣＴ）において、 ソース領域４とドレン接点１１との間にｎドーピングさ
れた占領形態の複合したチャネル−ドレン領域１３が配
設されたことを特徴とするサイリスタ。 - （２）前記複合したチャネル−ドレン領域１３のｎドー
ピングは、ゲート電極３に電圧が印加された場合に前記
領域の深さ全体にわたって空乏化可能であるように選択
されることを特徴とする請求項（１）記載のサイリスタ
。 - （３）前記複合したチャネル−ドレン領域１３のｎドー
ピングの濃度範囲は１０＾１＾７ｃｍ＾−＾３であるこ
とを特徴とする請求項（２）記載のサイリスタ。 - （４）前記ドレン接点１１は珪化物から成ることを特徴
とする請求項（１）記載のサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH903/88-4 | 1988-03-10 | ||
| CH90388 | 1988-03-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148766A true JPH02148766A (ja) | 1990-06-07 |
Family
ID=4197863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057682A Pending JPH02148766A (ja) | 1988-03-10 | 1989-03-09 | Ｍｏｓ制御サイリスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4954869A (ja) |
| EP (1) | EP0331892B1 (ja) |
| JP (1) | JPH02148766A (ja) |
| KR (1) | KR890015426A (ja) |
| AT (1) | ATE74466T1 (ja) |
| DE (1) | DE58901063D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2839595B2 (ja) * | 1989-11-30 | 1998-12-16 | 株式会社東芝 | 絶縁ゲート付きｇｔｏサイリスタ |
| DE4102099A1 (de) * | 1990-02-13 | 1991-08-14 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
| EP0522712B1 (en) * | 1991-06-10 | 1999-03-24 | Kabushiki Kaisha Toshiba | Thyristor with insulated gate |
| DE4126491A1 (de) * | 1991-08-10 | 1993-02-11 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
| USH1476H (en) * | 1991-09-26 | 1995-09-05 | The United States Of America As Represented By The Secretary Of The Army | Circuitry for igniting detonators |
| US5294816A (en) * | 1992-06-10 | 1994-03-15 | North Carolina State University At Raleigh | Unit cell arrangement for emitter switched thyristor with base resistance control |
| US5198687A (en) * | 1992-07-23 | 1993-03-30 | Baliga Bantval J | Base resistance controlled thyristor with single-polarity turn-on and turn-off control |
| US5293054A (en) * | 1992-11-23 | 1994-03-08 | North Carolina State University At Raleigh | Emitter switched thyristor without parasitic thyristor latch-up susceptibility |
| US5241194A (en) * | 1992-12-14 | 1993-08-31 | North Carolina State University At Raleigh | Base resistance controlled thyristor with integrated single-polarity gate control |
| US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
| US5306930A (en) * | 1992-12-14 | 1994-04-26 | North Carolina State University At Raleigh | Emitter switched thyristor with buried dielectric layer |
| US5493134A (en) * | 1994-11-14 | 1996-02-20 | North Carolina State University | Bidirectional AC switching device with MOS-gated turn-on and turn-off control |
| US5793066A (en) * | 1995-09-26 | 1998-08-11 | International Rectifier Corporation | Base resistance controlled thyristor structure with high-density layout for increased current capacity |
| US5769437A (en) * | 1996-06-10 | 1998-06-23 | Gasperino; Joseph A. | Handtruck holsters for door stops and clipboards |
| EP4167293A4 (en) * | 2020-06-10 | 2024-07-10 | Electronics & Telecommunications Res Inst | MOS CONTROLLED THYRISTOR ELEMENT |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| US4359486A (en) * | 1980-08-28 | 1982-11-16 | Siemens Aktiengesellschaft | Method of producing alloyed metal contact layers on crystal-orientated semiconductor surfaces by energy pulse irradiation |
| US4485550A (en) * | 1982-07-23 | 1984-12-04 | At&T Bell Laboratories | Fabrication of schottky-barrier MOS FETs |
| DE3330022A1 (de) * | 1983-08-19 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Thyristor |
| DE3677627D1 (de) * | 1985-04-24 | 1991-04-04 | Gen Electric | Halbleiteranordnung mit isoliertem gate. |
-
1989
- 1989-01-27 DE DE8989101394T patent/DE58901063D1/de not_active Expired - Fee Related
- 1989-01-27 AT AT89101394T patent/ATE74466T1/de not_active IP Right Cessation
- 1989-01-27 EP EP89101394A patent/EP0331892B1/de not_active Expired - Lifetime
- 1989-03-02 US US07/318,154 patent/US4954869A/en not_active Expired - Fee Related
- 1989-03-08 KR KR1019890002858A patent/KR890015426A/ko not_active Application Discontinuation
- 1989-03-09 JP JP1057682A patent/JPH02148766A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE58901063D1 (de) | 1992-05-07 |
| ATE74466T1 (de) | 1992-04-15 |
| EP0331892B1 (de) | 1992-04-01 |
| EP0331892A1 (de) | 1989-09-13 |
| KR890015426A (ko) | 1989-10-30 |
| US4954869A (en) | 1990-09-04 |
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