JPH03145163A - Thyristor - Google Patents
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- JPH03145163A JPH03145163A JP28335089A JP28335089A JPH03145163A JP H03145163 A JPH03145163 A JP H03145163A JP 28335089 A JP28335089 A JP 28335089A JP 28335089 A JP28335089 A JP 28335089A JP H03145163 A JPH03145163 A JP H03145163A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複数の絶縁ゲートにそれぞれ所定の電圧を印
加することにより、スイッチング動作を行うサイリスタ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thyristor that performs a switching operation by applying a predetermined voltage to each of a plurality of insulated gates.
第4図は特開昭63−209169号等に開示されてい
る、従来のM CT (Mos Controlled
Thyrlstor)を示す断面図である。同図にお
いて、1はp+基板であり、その一方主面上にはnエピ
タキシャル層2Aが形成され、nエピタキシャル層2A
上にはn エピタキシャル層2Bが形成されている。n
エピタキシャル層2Bの上層部の一部領域には、p型
の不純物を選択的に拡散することによりpウェル領域3
が形成されている。このpウェル領域3の表面の中心領
域には高濃度のn型の不純物を選択的に拡散することに
よりn 拡散領域4が形成され、さらに、このn 拡散
領域4の外周部にn型の不純物を拡散することにより、
n′″拡散領域4に隣接してn拡散領域5が形成されて
いる。これらn+拡散領域4とn拡散領域5の表面の境
界部付近にp型の高濃度の不純物を選択的に拡散するこ
とにより、n 拡散領域4とn拡散領域5とにまたがっ
た表面領域に、p 拡散領域6が形成されている。FIG. 4 shows the conventional MCT (Mos Controlled
FIG. In the same figure, 1 is a p+ substrate, on one main surface of which an n epitaxial layer 2A is formed;
An n epitaxial layer 2B is formed thereon. n
A p-well region 3 is formed by selectively diffusing p-type impurities into a portion of the upper layer of the epitaxial layer 2B.
is formed. In the central region of the surface of the p-well region 3, an n-type impurity is selectively diffused to form an n-type impurity, and an n-type impurity is further added to the outer periphery of the n-type impurity. By spreading the
An n diffusion region 5 is formed adjacent to the n''' diffusion region 4. A high concentration p-type impurity is selectively diffused near the boundary between the surfaces of the n+ diffusion region 4 and the n diffusion region 5. As a result, a p 2 diffusion region 6 is formed in a surface region spanning the n 2 diffusion region 4 and the n diffusion region 5 .
n″″エピタキシャル層2Bからpウェル領域3゜n拡
散領域5及びp+拡散領域6の一部にかけてゲート酸化
膜7が形成され、このゲート酸化膜7上には、ポリシリ
コンから戊るゲート電極8が形成されている。また、n
+拡散領域4及びp+拡散領域6の一部上に接触してア
ルミ等の金属から成るカソード電極9が設けられており
、このカソード電極9とゲート電極8とは眉間酸化膜1
0を介することにより絶縁されている。一方、p 基板
1の裏面には、アルミ等の金属から戊るアノード電極1
1が形成されている。A gate oxide film 7 is formed from the n″″ epitaxial layer 2B to part of the p well region 3, the n diffusion region 5, and the p+ diffusion region 6, and on this gate oxide film 7, a gate electrode 8 made of polysilicon is formed. is formed. Also, n
A cathode electrode 9 made of metal such as aluminum is provided in contact with a portion of the + diffusion region 4 and the p+ diffusion region 6, and the cathode electrode 9 and gate electrode 8 are connected to the glabellar oxide film 1.
It is insulated by passing 0. On the other hand, an anode electrode 1 made of metal such as aluminum is formed on the back surface of the p-substrate 1.
1 is formed.
第5図は、第4図で示したMCTの等価回路図である。FIG. 5 is an equivalent circuit diagram of the MCT shown in FIG. 4.
同図に示すように、n エピタキシャル層2Aとn″″
エピタキシャル層2B(以下、これらを総称する場合「
nベース層2」と称する。)。As shown in the figure, the n epitaxial layer 2A and the n″″
Epitaxial layer 2B (hereinafter collectively referred to as "
n base layer 2. ).
p 拡散領域3及びn 拡散領域4をそれぞれコレクタ
、ベース、エミッタとしてnpn )ランジスタT1が
形成され、p 基板1.nベース層2及びp 拡散領域
3をそれぞれエミッタ、ベース。An npn transistor T1 is formed using the p diffusion region 3 and the n diffusion region 4 as collector, base, and emitter, respectively, and the p diffusion region 1. The n base layer 2 and the p diffusion region 3 are used as an emitter and a base, respectively.
コレクタとしてpnp トランジスタT2が形成されて
いる。また、n″″エピタキシャル層2B、pウェル領
域3及びn拡散領域5により、ゲート電極8をゲートと
し、n″′エピタキシャル層2Bとn拡散領域5とで挟
まれたpウェル領域3の表面をチャネル領域としたnM
OsトランジスタQ1が形成されており、pウェル領域
3.n拡散領域5及びp 拡散領域6により、ゲート電
極8をゲートとしn拡散領域5の表面をチャネル領域と
したpMOSトランジスタQ2が形成されている。A pnp transistor T2 is formed as a collector. In addition, the surface of the p-well region 3 sandwiched between the n"" epitaxial layer 2B and the n-diffusion region 5, with the gate electrode 8 as a gate, is formed by the n"" epitaxial layer 2B, the p-well region 3, and the n-diffusion region 5. nM as channel region
An Os transistor Q1 is formed in the p-well region 3. The n-diffusion region 5 and the p-diffusion region 6 form a pMOS transistor Q2 with the gate electrode 8 as the gate and the surface of the n-diffusion region 5 as the channel region.
このような構成において、アノード側11をカソード側
9より高電位にした状態でnMOS)ランジスタQ1を
所定期間オンさせることにより、第4図で示したMCT
がターンオンする。ゲート電極8に正電圧を印加すると
、nMOSトランジスタQ1がオンし、ゲート電極8直
下のpウェル領域3の表面近傍に形成されたチャネルを
通じて、電子がトランジスタT2のベースに注入される
。In such a configuration, the MCT shown in FIG.
turns on. When a positive voltage is applied to the gate electrode 8, the nMOS transistor Q1 is turned on, and electrons are injected into the base of the transistor T2 through a channel formed near the surface of the p-well region 3 directly under the gate electrode 8.
すると、トランジスタT2はオンし、トランジスタの増
幅作用により、そのコレクタにかけて、多量のホールが
流れる。トランジスタT2のコレクタはトランジスタT
1のベースに接続されているため、ホールがトランジス
タT1のベースに流れ、トランジスタT1がオンし、ト
ランジスタの増幅作用により、そのコレクタに多量の電
子が流れる。Then, the transistor T2 is turned on, and a large amount of holes flow to its collector due to the amplification effect of the transistor. The collector of transistor T2 is transistor T
1, holes flow to the base of transistor T1, transistor T1 is turned on, and a large amount of electrons flows to its collector due to the amplification effect of the transistor.
トランジスタT1のコレクタは、トランシタT2のベー
スに接続されているため、さらに強く、トランジスタT
2がオンする。このように−旦ターンオンすると、トラ
ンジスタTl、12間に正帰還ループが形成されるため
、nMOSトランジスタQ1をオフさせても、互いのト
ランジスタ増幅作用によるサイリスタ動作によりトラン
ジスタT1.12間を電流は流れ続ける。The collector of transistor T1 is connected to the base of transistor T2, which makes it even stronger.
2 turns on. In this way, once turned on, a positive feedback loop is formed between the transistors T1 and T12, so even if the nMOS transistor Q1 is turned off, current flows between the transistors T1 and T12 due to the thyristor operation due to the amplification effect of each transistor. continue.
一方、pMOSトランジスタQ2を所定期間オンさせる
ことにより、MCTがターンオフする。On the other hand, by turning on the pMOS transistor Q2 for a predetermined period, the MCT is turned off.
ゲート電極8に負電圧を印加すると、pMOsトランジ
スタQ2がオンし、ゲート電極8直下のn拡散領域5の
表面に形成されたチャネルを通じて、トランジスタT1
のベースに注入されるべきホールがp+拡散領域6を介
してカソード電極9に流される。その結果、トランジス
タT1はオフし、これに続いてトランジスタT2がオフ
し、サイリスタ動作が停止する。When a negative voltage is applied to the gate electrode 8, the pMOS transistor Q2 turns on, and the transistor T1
Holes to be injected into the base of the p+ diffusion region 6 flow into the cathode electrode 9. As a result, transistor T1 is turned off, followed by transistor T2, and the thyristor operation is stopped.
このように、MOSトランジスタQ1.Q2の共通のゲ
ート電極8に正電圧あるいは負電圧を印加することによ
り、MCTをターンオン、ターンオフさせている。In this way, MOS transistor Q1. The MCT is turned on and turned off by applying a positive voltage or a negative voltage to the common gate electrode 8 of Q2.
従来のMCTは以上のように構成されており、1つのケ
ート電極8に正電圧あるいは負電圧を印加し、2つのM
OSトランジスタQ1.Q2のうち一方をオン、他方を
オフさせることにより、ターンオン、ターンオフ動作を
行っていた。The conventional MCT is configured as described above, and a positive voltage or a negative voltage is applied to one gate electrode 8, and two MCTs are connected to each other.
OS transistor Q1. Turn-on and turn-off operations were performed by turning on one of Q2 and turning off the other.
しかしながら、2つのMOS)ランジスタQl。However, two MOS) transistors Ql.
Q2を隣接して形成している関係上、必ずnM。Because Q2 is formed adjacent to each other, it is always nM.
SトランジスタQ1のチャネルとなるpウェル領域3と
9MO3)ランジスタQ2のチャネルとなるn拡散領域
5が隣接して形成されている。これらのMOS)ランジ
スタQl、Q2それぞれのオン電圧は隣接するチャネル
領域の不純物濃度、形成中等により影響を受ける。しか
も、pウェル領域3.n+拡散領域4及びp+拡散領域
6は3重拡散により形成されており、その表面部分の最
高濃度を一定値に制御することは困難であるため、例え
ばMOSトランジスタQ1.Q2のオン電圧の絶対値を
同一レベルにする等、MOSトランジスタQl、Q2の
オン電圧を独立して設定することが困難であるという問
題点があった。A p-well region 3, which becomes the channel of the S transistor Q1, and an n-diffusion region 5, which becomes the channel of the transistor Q2 (9MO3), are formed adjacent to each other. The on-voltage of each of these MOS transistors Ql and Q2 is affected by the impurity concentration, formation, etc. of the adjacent channel region. Moreover, the p-well region 3. The n+ diffusion region 4 and the p+ diffusion region 6 are formed by triple diffusion, and it is difficult to control the maximum concentration of their surface portions to a constant value. There has been a problem in that it is difficult to independently set the on-voltages of the MOS transistors Q1 and Q2, such as making the absolute value of the on-voltage of Q2 the same level.
また、nMOSトランジスタQ1がオンすることにより
MCTがターンオンするが、この時、電子は不純物濃度
の低いn拡散領域5を経由して、nMOsトランジスタ
Q1のチャネル領域であるpウェル領域3の表面部を通
ることになる。一方、pMOSトランジスタQ2がオン
することによりMCTはターンオフするが、この時、ホ
ールは不純物の濃度の低いpウェル領域3を経由して、
9MO3)ランジスタQ2のチャネル領域であるn拡散
領域5の表面部を通ることになる。このように、ターン
オン、ターンオフ時に電子(ホール)が、比較的高抵抗
領域を経由する必要があるため、電流密度が小さくなっ
てしまい、ターンオン、ターンオフ時間が必要以上に長
くなるという問題点があった。Furthermore, when the nMOS transistor Q1 is turned on, the MCT is turned on. At this time, electrons pass through the n diffusion region 5 with a low impurity concentration and enter the surface portion of the p well region 3, which is the channel region of the nMOS transistor Q1. I will pass. On the other hand, when the pMOS transistor Q2 is turned on, the MCT is turned off, but at this time, the holes pass through the p-well region 3 with a low impurity concentration.
9MO3) It passes through the surface of the n-diffused region 5, which is the channel region of the transistor Q2. In this way, since electrons (holes) need to pass through a relatively high resistance region during turn-on and turn-off, the current density becomes small and there is a problem that the turn-on and turn-off times become longer than necessary. Ta.
また、ターンオン用のMOS)ランジスタQ1と、ター
ンオフ用のMOSトランジスタQ2の導電型式が異なる
ため、必要に応じ正、負の電圧をゲート電極8に印加す
る制御回路を必要とし、ターンオン、ターンオフ用制御
回路が複雑化するという問題点があった。In addition, since the conductivity types of the turn-on MOS transistor Q1 and the turn-off MOS transistor Q2 are different, a control circuit is required to apply positive and negative voltages to the gate electrode 8 as necessary, and a control circuit for turn-on and turn-off is required. There was a problem that the circuit became complicated.
この発明は上記のような問題点を解決するためになされ
たもので、ターンオン、ターンオフ条件を独立して設定
することができ、スイッチングスピードが向上し、比較
的簡単にターンオン、ターンオフ制御が行えるサイリス
タを得ることを目的とする。This invention was made to solve the above problems, and provides a thyristor that can independently set turn-on and turn-off conditions, improves switching speed, and allows relatively easy turn-on and turn-off control. The purpose is to obtain.
この発明にかかるサイリスタは、第1および第2の主面
を有する第1の導電型の第1の半導体層と、前記第1の
半導体層の前記第1の主面上に形成された第2の導電型
の第2の半導体層と、前記第2の半導体層の表面に選択
的に形成された第1の導電型の第1の半導体領域と、前
記第1の半導体領域の表面に選択的に独立してそれぞれ
形成された第2の導電型の第2.第3の半導体領域と、
前記第3の半導体領域の底部に形成された埋込み導電層
と、前記12の半導体層と前記第2の半導体領域とで挟
まれた前記第1の半導体領域の表面上に形成された第1
の絶縁膜と、前記第2の半導体領域と前記第3の半導体
領域とで挟まれた前記第1の半導体領域の表面上に形成
された第2の絶縁膜と、前記第1.第2の絶縁膜上にそ
れぞれ互いに独立して形成された第1.第2の制御電極
と、前記第2の半導体領域上に形成された第1の主電極
と、前記第1の半導体層の前記第2の主面上に形成され
た第2の主電極とを備えて構成されている。The thyristor according to the present invention includes a first semiconductor layer of a first conductivity type having first and second main surfaces, and a second semiconductor layer formed on the first main surface of the first semiconductor layer. a second semiconductor layer of a conductivity type, a first semiconductor region of a first conductivity type selectively formed on the surface of the second semiconductor layer, and a first semiconductor region selectively formed on the surface of the first semiconductor region. of the second conductivity type formed independently in the second . a third semiconductor region;
a buried conductive layer formed at the bottom of the third semiconductor region; and a first semiconductor region formed on the surface of the first semiconductor region sandwiched between the twelve semiconductor layers and the second semiconductor region.
a second insulating film formed on the surface of the first semiconductor region sandwiched between the second semiconductor region and the third semiconductor region; The first insulating films are formed independently of each other on the second insulating film. a second control electrode, a first main electrode formed on the second semiconductor region, and a second main electrode formed on the second main surface of the first semiconductor layer. Configured with the necessary features.
この発明においては、第1.第2の半導体層及び第1.
第2の半導体領域によりサイリスタを構成している。そ
して、第1の制御電極に所定の電圧を印加し、その直下
の第1の半導体領域の表面の導電型を反転させることに
より、第1の主電極から第2の半導体領域、及び第1の
制御電極直下の第1の半導体領域の表面を介して、第2
の半導体層にキャリアを与えて、サイリスタをターンオ
ンさせている。In this invention, 1. a second semiconductor layer and a first semiconductor layer;
The second semiconductor region constitutes a thyristor. Then, by applying a predetermined voltage to the first control electrode and inverting the conductivity type of the surface of the first semiconductor region immediately below the first control electrode, the conductivity type of the surface of the first semiconductor region from the first main electrode to the second semiconductor region and the first the second semiconductor region through the surface of the first semiconductor region directly under the control electrode
The thyristor is turned on by providing carriers to the semiconductor layer of the thyristor.
一方、第1の制御電極とは独立した第2の制御電極は所
定の電圧を印加し、第2の制御電極直下の第1の半導体
領域表面の導電型を反転させることにより、tJlの半
導体領域と第2の半導体領域とを、埋込み導電層、第3
の半導体領域及び第2の制御電極直下の第1の半導体領
域表面を介して短絡させ、サイリスタをターンオフさせ
ている。On the other hand, the second control electrode, which is independent from the first control electrode, applies a predetermined voltage to invert the conductivity type of the surface of the first semiconductor region directly under the second control electrode. and the second semiconductor region, a buried conductive layer and a third semiconductor region.
The thyristor is turned off by shorting through the semiconductor region and the surface of the first semiconductor region directly under the second control electrode.
第1図はこの発明の第1の実施例であるMCTを示す断
面図である。同図に示すように、p 基板1の一方主面
にnエピタキシャル層2Aが形成され、nエピタキシャ
ル層2A上にはn エピタキシャル層2Bが形成されて
いる。n エピタキシャル層2Bの表面の一部領域には
、p型の不純物を選択的に拡散することにより、pウェ
ル領域3a、3bが形成されている。pウェル領域3a
の表面の中心領域には高濃度のn型の不純物を拡散する
ことにより、n 拡散領域4aが形成され、pウェル領
域3bの表面の一部領域には、高濃度のn型の不純物を
選択的に拡散することによりn 拡散領域4bが形成さ
れ、このn+拡散領域4bの底部に埋込み電極20が形
成されている。FIG. 1 is a sectional view showing an MCT which is a first embodiment of the present invention. As shown in the figure, an n epitaxial layer 2A is formed on one main surface of a p substrate 1, and an n epitaxial layer 2B is formed on the n epitaxial layer 2A. P well regions 3a and 3b are formed in a partial region of the surface of n epitaxial layer 2B by selectively diffusing p-type impurities. p well region 3a
An n-diffusion region 4a is formed by diffusing high-concentration n-type impurities into the central region of the surface of the p-well region 3b, and a high-concentration n-type impurity is selected in a partial region of the surface of the p-well region 3b. By this diffusion, an n 2 diffusion region 4b is formed, and a buried electrode 20 is formed at the bottom of this n+ diffusion region 4b.
埋込み電極20は、例えばCO,W等の高エネルギーイ
オンを注入した後、シリサイド化して形成される。The buried electrode 20 is formed by, for example, implanting high-energy ions such as CO, W, etc., and then converting the implant into silicide.
また、n エピタキシャル層2Bからpウェル領域3a
及びn 拡散領域4aの一部にかけてゲート酸化膜7a
が形成され、一方、n1拡散領域4aの一部からpウェ
ル領域3a、3b及びn+拡散領域4b上の一部にかけ
てゲート酸化膜7bが形成されている。これらのゲート
酸化膜7a。Also, from the n epitaxial layer 2B to the p well region 3a
and n gate oxide film 7a over a part of the diffusion region 4a.
On the other hand, a gate oxide film 7b is formed from a part of n1 diffusion region 4a to a part over p well regions 3a, 3b and n+ diffusion region 4b. These gate oxide films 7a.
7b上にはそれぞれゲート電極8a、8bが形成されて
いる。そして、n 拡散領域4a上にアルミ等の金属か
ら成るカソード電極9が設けられている。カソード電極
9はゲート電極8a、sbと、眉間絶縁H10を介する
ことにより絶縁されている。Gate electrodes 8a and 8b are formed on 7b, respectively. A cathode electrode 9 made of metal such as aluminum is provided on the n-diffusion region 4a. The cathode electrode 9 is insulated from the gate electrodes 8a, sb via the glabella insulation H10.
第2図は、第1図で示した第1の実施例に係るMCTの
等価回路図である。同図に示すように、nエピタキシャ
ル層2Aとn−エピタキシャル層2B(以下、これらを
総称する場合、「nベース層2」と称する。)、pウェ
ル領域3a及びn+拡散領域4aをそれぞれコレクタ、
ベース、エミッタとしてnpnトランジスタT1が形成
され、p 基板1.nベース層2及びpウェル領域3a
をそれぞれエミッタ、ベース、コレクタとしてpnp)
ランジスタT2が形成されている。また、n エピタキ
シャル層2B、pウェル領域3a及びn 拡散領域5と
により、ゲート電極8aをゲートとし、n−エピタキシ
ャル層2日とn+拡散領域5aとで挾まれたpウェル領
域3aの表面をチャネル領域としたnMOsトランジス
タQl’が形成されており、n 拡散領域4b、n+拡
散領域4a及びn 拡散領域4a、4b間のpウェル領
域3a、3bとにより、ゲート電極8bをゲートし、n
拡散領域4a、4b間のpウェル領域3a、3bの表
面をチャネル領域としたn M OSトランジスタQ2
’が形成されている。FIG. 2 is an equivalent circuit diagram of the MCT according to the first embodiment shown in FIG. 1. As shown in the figure, an n epitaxial layer 2A, an n- epitaxial layer 2B (hereinafter collectively referred to as "n base layer 2"), a p well region 3a, and an n+ diffusion region 4a are connected to a collector,
An npn transistor T1 is formed as a base and an emitter, and a p-substrate 1. N base layer 2 and p well region 3a
pnp as emitter, base, and collector respectively)
A transistor T2 is formed. Furthermore, the n-epitaxial layer 2B, the p-well region 3a, and the n-diffusion region 5 form a channel using the gate electrode 8a as a gate, and the surface of the p-well region 3a sandwiched between the n-epitaxial layer 2 and the n+ diffusion region 5a. An nMOS transistor Ql' is formed as a gate electrode 8b by an n diffusion region 4b, an n+ diffusion region 4a, and a p well region 3a, 3b between the n diffusion regions 4a, 4b.
NMOS transistor Q2 whose channel region is the surface of p-well regions 3a and 3b between diffusion regions 4a and 4b
' is formed.
このような構成において、アノード側11をカソード側
9より高電位に設定した状態で、nM。In such a configuration, with the anode side 11 set at a higher potential than the cathode side 9, nM.
SトランジスタQ1′を所定期間オンさせることにより
、MCTがターンオンする。ゲート電極8aに正電圧を
印加すると、nMOs)ランジスタQl’がオンしゲー
ト電極8a直下のpウェル領域3aの表面近傍に形成さ
れたチャネルを通じて、電子がトランジスタT2のベー
スに注入されるため、トランジスタT2はオンし、トラ
ンジスタの増幅作用によりそのコレクタにかけて、多量
のホールが流れる。トランジスタT2のコレクタはトラ
ンジスタT1のベースに接続されているため、ホールが
トランジスタT1のベースに流れ、トランジスタT1が
オンし、トランジスタの増幅作用によりそのコレクタに
多量の電子が流れる。トランジスタT1のコレクタはト
ランジスタT2のベースに接続されているため、さらに
強く、トランジスタT2がオンする。このように、−旦
ターンオンすると、トランジスタTl、T2間に正帰還
ループが形成されるため、nMO8hランジスタQl’
をオフさせても、サイリスタ動作によりトランジスタ
Tl、72間を電流は流れ続ける。By turning on the S transistor Q1' for a predetermined period, the MCT is turned on. When a positive voltage is applied to the gate electrode 8a, the nMOS transistor Ql' is turned on and electrons are injected into the base of the transistor T2 through the channel formed near the surface of the p-well region 3a directly under the gate electrode 8a. T2 is turned on, and a large amount of holes flow to its collector due to the amplification effect of the transistor. Since the collector of transistor T2 is connected to the base of transistor T1, holes flow to the base of transistor T1, transistor T1 is turned on, and a large amount of electrons flows to its collector due to the amplification effect of the transistor. Since the collector of the transistor T1 is connected to the base of the transistor T2, the transistor T2 is turned on even more strongly. In this way, once turned on, a positive feedback loop is formed between the transistors Tl and T2, so the nMO8h transistor Ql'
Even when turned off, current continues to flow between the transistors Tl and 72 due to the thyristor operation.
一方、nMOsトランジスタQ2’ を所定期間オンさ
せることにより、MCTがターンオフする。On the other hand, by turning on the nMOS transistor Q2' for a predetermined period, the MCT is turned off.
ゲート電極8bに正電圧を印加するとnMOs)ランジ
スタQ2’がオンし、ゲート電極8b直下のpウェル領
域4a、4bの表面にチャネルが形成される。チャネル
が形成されると、pウェル領域3aは、pウェル領域3
b、埋込み電極20゜n 拡散領域4b及び前記チャネ
ルを介してn+拡散領域4aと短絡することになる。そ
の結果、pウェル領域3aとn 拡散領域4aとの間に
生じる電位差(トランジスタT1のベース・エミッタ間
の電位差)がほとんどなくなるため、トランジスタT1
はオフしサイリスタ動作は停止する。When a positive voltage is applied to the gate electrode 8b, the nMOS transistor Q2' is turned on, and a channel is formed on the surfaces of the p-well regions 4a and 4b directly under the gate electrode 8b. When the channel is formed, p-well region 3a becomes p-well region 3
b. Buried electrode 20°n will be short-circuited to the n+ diffusion region 4a via the diffusion region 4b and the channel. As a result, the potential difference generated between the p-well region 3a and the n-diffusion region 4a (the potential difference between the base and emitter of the transistor T1) is almost eliminated, so that the transistor T1
is turned off and thyristor operation stops.
このように、第1の実施例に係るMCTはターンオン用
のMOS)ランジスタQl’ とターンオフ用のMOS
)ランジスタQ2’ 各々が、n 拡散領域4aは共用
するものの、互いに独立した構造になっているため、両
トランジスタQ1’、Q2′のオン/オフを独立して制
御することができる。また、そのオン電圧vthも独立
に設定することができ、勿論同レベルに設定することも
できる。In this way, the MCT according to the first embodiment has a turn-on MOS transistor Ql' and a turn-off MOS transistor Ql'.
) Transistor Q2' Although each transistor Q2' shares the n-diffusion region 4a, they are structured independently from each other, so that the on/off of both transistors Q1' and Q2' can be controlled independently. Moreover, the on-voltage vth can also be set independently, and of course can also be set to the same level.
また、nMO3)ランジスタQl’ 、Q2’のドレイ
ン、ソースとなるn 拡散領域4a、4bは高濃度(低
抵抗)であるため、ターンオン、ターンオフ動作も高速
に行うことができる。さらに、ターンオン、ターンオフ
用MOSトランジスタの導電型式は同一(n型)である
ため、ターンオン。Further, since the n diffusion regions 4a and 4b, which become the drains and sources of the nMO3) transistors Ql' and Q2', have a high concentration (low resistance), turn-on and turn-off operations can be performed at high speed. Furthermore, since the conductivity types of the turn-on and turn-off MOS transistors are the same (n-type), the turn-on is performed.
ターンオフ時にそれぞれのゲート電極8a、8bに正電
圧を印加すればよく、ターンオン、ターンオフ用の制御
が簡略化する。At the time of turn-off, it is sufficient to apply a positive voltage to each gate electrode 8a, 8b, which simplifies control for turn-on and turn-off.
また、pウェル領域3bとn 拡散領域4bとの短絡を
、pウェル領域3bとn 拡散領域4bとの接合領域と
なる、n 拡散領域4bの底部に埋込み電極20を設け
ることにより行ったため、Pウェル領域3bとn 拡散
領域4bの表面上に金属層を設け、この金属層を介して
Pウェル領域3bとn 拡散領域4bとを短絡する場合
よりも、+
表面の金属層を経由しない分ターンオフ時の電流経路が
短くなり、ターンオフ電流経路の低抵抗化が図れ、また
埋込み電極20の両面を、Pウェル領域3b及びn 拡
散領域4bとの接触に用いる分、集積度も向上する。In addition, the short circuit between the p well region 3b and the n diffusion region 4b was achieved by providing a buried electrode 20 at the bottom of the n diffusion region 4b, which serves as a junction region between the p well region 3b and the n diffusion region 4b. A metal layer is provided on the surface of the well region 3b and the n-diffusion region 4b, and the turn-off is reduced by not going through the metal layer on the + surface, compared to the case where the p-well region 3b and the n-diffusion region 4b are short-circuited via this metal layer. The current path at the time is shortened, the resistance of the turn-off current path can be reduced, and since both surfaces of the buried electrode 20 are used for contacting the P well region 3b and the n 2 diffusion region 4b, the degree of integration is improved.
第3図は、この発明の第2の実施例であるMCTの断面
図である。同図に示すように、pウェル領域3bをpウ
ェル領域3aより°も深く形成すると共に、pウェル領
域3aよりも深い領域を高濃度に設定している。これに
伴いn 拡散領域4bもn+拡散領域3aよりも深く形
成し、このn+拡散領域4bの底部に埋込み電極20を
形成している。なお、他の構成は第1の実施例と同様で
あるため、説明は省略する。FIG. 3 is a sectional view of an MCT which is a second embodiment of the invention. As shown in the figure, the p-well region 3b is formed deeper than the p-well region 3a, and the region deeper than the p-well region 3a is set to have a high concentration. Accordingly, the n 2 diffusion region 4b is also formed deeper than the n+ diffusion region 3a, and the buried electrode 20 is formed at the bottom of the n+ diffusion region 4b. Note that the other configurations are the same as those in the first embodiment, so explanations will be omitted.
このように構成すると、ターンオフ時にnベース層2中
にあったホールの大部分を高濃度なpウェル領域3bの
底部を介して埋込み電極20に取込むことができるため
、ターンオフ時における電流経路の低抵抗化がより一層
図れる効果がある。With this configuration, most of the holes in the n-base layer 2 at the time of turn-off can be taken into the buried electrode 20 through the bottom of the highly concentrated p-well region 3b, thereby improving the current path at the time of turn-off. This has the effect of further reducing resistance.
以上説明したように、この発明によれば、第1の制御電
極に所定の電圧を印加することにより、サイリスタをタ
ーンオンさせ、第2の制御電極に所定の電圧を印加する
ことにより、サイリスクをターンオフさせている。これ
ら第1.第2の制御電極は独立しているため、ターンオ
ン及びターンオフ条件を独立して設定することができる
。As explained above, according to the present invention, the thyristor is turned on by applying a predetermined voltage to the first control electrode, and the thyristor is turned off by applying a predetermined voltage to the second control electrode. I'm letting you do it. These first. Since the second control electrode is independent, turn-on and turn-off conditions can be set independently.
また、第1.第2の制御電極を有するトランジスタのソ
ース、ドレイン領域となる第2の半導体領域は、他に制
約を受けることがなく十分に高濃度にすることができる
ため、ターンオン、ターンオフ動作を高速に行うことが
できる。Also, 1st. The second semiconductor region, which becomes the source and drain regions of the transistor having the second control electrode, can have a sufficiently high concentration without being subject to other restrictions, so that turn-on and turn-off operations can be performed at high speed. Can be done.
さらに、第1.第2の制御電極を有するトランジスタは
それぞれ導電型式が同一であるため、ターンオン、ター
ンオフ制御が容易に行える。Furthermore, the first. Since the transistors having the second control electrodes have the same conductivity type, turn-on and turn-off control can be easily performed.
また、第3の半導体領域の底部に形成された埋込み導電
層により第3の半導体領域と第1の半導体領域との電気
的接続を行うため、ターンオフ時の電流経路の低抵抗化
及び集積化が図れる。In addition, since the third semiconductor region and the first semiconductor region are electrically connected by the buried conductive layer formed at the bottom of the third semiconductor region, the resistance of the current path at turn-off can be reduced and the integration can be improved. I can figure it out.
第1図はこの発明の第1の実施例であるMCTを示す断
面図、第2図はその等価回路図、第3図はこの発明の第
2の実施例であるMCTを示す断面図、第4図は従来の
MCTを示す断面図、第5図はその等価回路図である。
図において、1はp 基板、2Aはn エピタキシャル
層、2Bはnエピタキシャル層、3a。
3bはpウェル領域、4a、4bはn 拡散領域、7a
、7bはゲート酸化膜、8a、8bはゲート電極、9は
カソード電極、11はアノード電極、20は埋込み電極
である。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a sectional view showing an MCT which is a first embodiment of the present invention, FIG. 2 is an equivalent circuit diagram thereof, and FIG. 3 is a sectional view showing an MCT which is a second embodiment of this invention. FIG. 4 is a sectional view showing a conventional MCT, and FIG. 5 is an equivalent circuit diagram thereof. In the figure, 1 is a p-substrate, 2A is an n-epitaxial layer, 2B is an n-epitaxial layer, and 3a. 3b is a p-well region, 4a and 4b are n-diffusion regions, and 7a
, 7b is a gate oxide film, 8a and 8b are gate electrodes, 9 is a cathode electrode, 11 is an anode electrode, and 20 is a buried electrode. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
1の半導体層と、 前記第1の半導体層の前記第1の主面上に形成された第
2の導電型の第2の半導体層と、 前記第2の半導体層の表面に選択的に形成された第1の
導電型の第1の半導体領域と、 前記第1の半導体領域の表面に選択的に独立してそれぞ
れ形成された第2の導電型の第2、第3の半導体領域と
、 前記第3の半導体領域の底部に形成された埋込み導電層
と、 前記第2の半導体層と前記第2の半導体領域とで挟まれ
た前記第1の半導体領域の表面上に形成された第1の絶
縁膜と、 前記第2の半導体領域と前記第3の半導体領域とで挟ま
れた前記第1の半導体領域の表面上に形成された第2の
絶縁膜と、 前記第1、第2の絶縁膜上にそれぞれ互いに独立して形
成された第1、第2の制御電極と、前記第2の半導体領
域上に形成された第1の主電極と、 前記第1の半導体層の前記第2の主面上に形成された第
2の主電極とを備えたサイリスタ。(1) a first semiconductor layer of a first conductivity type having first and second main surfaces; and a first semiconductor layer of a second conductivity type formed on the first main surface of the first semiconductor layer. a second semiconductor layer; a first semiconductor region of a first conductivity type selectively formed on a surface of the second semiconductor layer; and selectively and independently formed on a surface of the first semiconductor region. second and third semiconductor regions of a second conductivity type formed respectively; a buried conductive layer formed at the bottom of the third semiconductor region; the second semiconductor layer and the second semiconductor region. a first insulating film formed on the surface of the first semiconductor region sandwiched between the second semiconductor region and the third semiconductor region; a second insulating film formed on the surface; first and second control electrodes formed independently on the first and second insulating films; and on the second semiconductor region. A thyristor comprising: a first main electrode formed on the second main surface of the first semiconductor layer; and a second main electrode formed on the second main surface of the first semiconductor layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28335089A JPH03145163A (en) | 1989-10-30 | 1989-10-30 | Thyristor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28335089A JPH03145163A (en) | 1989-10-30 | 1989-10-30 | Thyristor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03145163A true JPH03145163A (en) | 1991-06-20 |
Family
ID=17664348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28335089A Pending JPH03145163A (en) | 1989-10-30 | 1989-10-30 | Thyristor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03145163A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5397905A (en) * | 1993-02-16 | 1995-03-14 | Fuji Electric Co., Ltd. | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
US5637888A (en) * | 1994-08-31 | 1997-06-10 | Fuji Electric Co., Ltd. | Insulated gate thyristor |
CN107527951A (en) * | 2017-09-19 | 2017-12-29 | 电子科技大学 | A kind of negative electrode short circuit grid-controlled transistor with high input capacitance |
-
1989
- 1989-10-30 JP JP28335089A patent/JPH03145163A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5397905A (en) * | 1993-02-16 | 1995-03-14 | Fuji Electric Co., Ltd. | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
US5637888A (en) * | 1994-08-31 | 1997-06-10 | Fuji Electric Co., Ltd. | Insulated gate thyristor |
CN107527951A (en) * | 2017-09-19 | 2017-12-29 | 电子科技大学 | A kind of negative electrode short circuit grid-controlled transistor with high input capacitance |
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