JPH03145163A - Thyristor - Google Patents

Abstract

PURPOSE:To improve a thyristor in switching speed and to enable it to be comparatively easily turned ON or OFF by a method wherein a prescribed voltage is applied onto a first control electrode to make the surface of a first semiconductor region just under the first control electrode inverted in conductivity type, and carriers are given to a second semiconductor layer to turn the thyristor ON. CONSTITUTION:When a positive voltage is applied to a gate electrode 8b, an NMOS transistor Q2' is turned ON, and a channel is formed on the surfaces of P well regions 4a and 4b under the gate electrode 8b. Then, a P well region 3a is shortcircuited to the N<+> diffusion region 4a through the intermediary of a P well region 3b, a buried electrode 20, the N<+> diffusion region 4b, and the channel. In result, a potential difference induced between the P well region 3a and the N<+> diffusion region 4a reduces to nearly zero, so that a transistor T1 is turned OFF and a thyristor stops operating. As mentioned above, a turn-ON transistor Q1' and a turn-OFF transistor Q2' are possessed of the N<+> diffusion region 4a in common but independent of each other in structure, so that the transistors Q1' and Q2' can separately be controlled to be turned ON or OFF.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数の絶縁ゲートにそれぞれ所定の電圧を印
加することにより、スイッチング動作を行うサイリスタ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thyristor that performs a switching operation by applying a predetermined voltage to each of a plurality of insulated gates.

〔従来の技術〕[Conventional technology]

第４図は特開昭６３−２０９１６９号等に開示されてい
る、従来のＭ　ＣＴ　（Ｍｏｓ　Ｃｏｎｔｒｏｌｌｅｄ
　Ｔｈｙｒｌｓｔｏｒ）を示す断面図である。同図にお
いて、１はｐ＋基板であり、その一方主面上にはｎエピ
タキシャル層２Ａが形成され、ｎエピタキシャル層２Ａ
上にはｎ　エピタキシャル層２Ｂが形成されている。ｎ
　エピタキシャル層２Ｂの上層部の一部領域には、ｐ型
の不純物を選択的に拡散することによりｐウェル領域３
が形成されている。このｐウェル領域３の表面の中心領
域には高濃度のｎ型の不純物を選択的に拡散することに
よりｎ　拡散領域４が形成され、さらに、このｎ　拡散
領域４の外周部にｎ型の不純物を拡散することにより、
ｎ′″拡散領域４に隣接してｎ拡散領域５が形成されて
いる。これらｎ＋拡散領域４とｎ拡散領域５の表面の境
界部付近にｐ型の高濃度の不純物を選択的に拡散するこ
とにより、ｎ　拡散領域４とｎ拡散領域５とにまたがっ
た表面領域に、ｐ　拡散領域６が形成されている。FIG. 4 shows the conventional MCT (Mos Controlled
FIG. In the same figure, 1 is a p+ substrate, on one main surface of which an n epitaxial layer 2A is formed;
An n epitaxial layer 2B is formed thereon. n
A p-well region 3 is formed by selectively diffusing p-type impurities into a portion of the upper layer of the epitaxial layer 2B.
is formed. In the central region of the surface of the p-well region 3, an n-type impurity is selectively diffused to form an n-type impurity, and an n-type impurity is further added to the outer periphery of the n-type impurity. By spreading the
An n diffusion region 5 is formed adjacent to the n''' diffusion region 4. A high concentration p-type impurity is selectively diffused near the boundary between the surfaces of the n+ diffusion region 4 and the n diffusion region 5. As a result, a p 2 diffusion region 6 is formed in a surface region spanning the n 2 diffusion region 4 and the n diffusion region 5 .

ｎ″″エピタキシャル層２Ｂからｐウェル領域３゜ｎ拡
散領域５及びｐ＋拡散領域６の一部にかけてゲート酸化
膜７が形成され、このゲート酸化膜７上には、ポリシリ
コンから戊るゲート電極８が形成されている。また、ｎ
＋拡散領域４及びｐ＋拡散領域６の一部上に接触してア
ルミ等の金属から成るカソード電極９が設けられており
、このカソード電極９とゲート電極８とは眉間酸化膜１
０を介することにより絶縁されている。一方、ｐ　基板
１の裏面には、アルミ等の金属から戊るアノード電極１
１が形成されている。A gate oxide film 7 is formed from the n″″ epitaxial layer 2B to part of the p well region 3, the n diffusion region 5, and the p+ diffusion region 6, and on this gate oxide film 7, a gate electrode 8 made of polysilicon is formed. is formed. Also, n
A cathode electrode 9 made of metal such as aluminum is provided in contact with a portion of the + diffusion region 4 and the p+ diffusion region 6, and the cathode electrode 9 and gate electrode 8 are connected to the glabellar oxide film 1.
It is insulated by passing 0. On the other hand, an anode electrode 1 made of metal such as aluminum is formed on the back surface of the p-substrate 1.
1 is formed.

第５図は、第４図で示したＭＣＴの等価回路図である。FIG. 5 is an equivalent circuit diagram of the MCT shown in FIG. 4.

同図に示すように、ｎ　エピタキシャル層２Ａとｎ″″
エピタキシャル層２Ｂ（以下、これらを総称する場合「
ｎベース層２」と称する。）。As shown in the figure, the n epitaxial layer 2A and the n″″
Epitaxial layer 2B (hereinafter collectively referred to as "
n base layer 2. ).

ｐ　拡散領域３及びｎ　拡散領域４をそれぞれコレクタ
、ベース、エミッタとしてｎｐｎ　）ランジスタＴ１が
形成され、ｐ　基板１．ｎベース層２及びｐ　拡散領域
３をそれぞれエミッタ、ベース。An npn transistor T1 is formed using the p diffusion region 3 and the n diffusion region 4 as collector, base, and emitter, respectively, and the p diffusion region 1. The n base layer 2 and the p diffusion region 3 are used as an emitter and a base, respectively.

コレクタとしてｐｎｐ　トランジスタＴ２が形成されて
いる。また、ｎ″″エピタキシャル層２Ｂ、ｐウェル領
域３及びｎ拡散領域５により、ゲート電極８をゲートと
し、ｎ″′エピタキシャル層２Ｂとｎ拡散領域５とで挟
まれたｐウェル領域３の表面をチャネル領域としたｎＭ
ＯｓトランジスタＱ１が形成されており、ｐウェル領域
３．ｎ拡散領域５及びｐ　拡散領域６により、ゲート電
極８をゲートとしｎ拡散領域５の表面をチャネル領域と
したｐＭＯＳトランジスタＱ２が形成されている。A pnp transistor T2 is formed as a collector. In addition, the surface of the p-well region 3 sandwiched between the n"" epitaxial layer 2B and the n-diffusion region 5, with the gate electrode 8 as a gate, is formed by the n"" epitaxial layer 2B, the p-well region 3, and the n-diffusion region 5. nM as channel region
An Os transistor Q1 is formed in the p-well region 3. The n-diffusion region 5 and the p-diffusion region 6 form a pMOS transistor Q2 with the gate electrode 8 as the gate and the surface of the n-diffusion region 5 as the channel region.

このような構成において、アノード側１１をカソード側
９より高電位にした状態でｎＭＯＳ）ランジスタＱ１を
所定期間オンさせることにより、第４図で示したＭＣＴ
がターンオンする。ゲート電極８に正電圧を印加すると
、ｎＭＯＳトランジスタＱ１がオンし、ゲート電極８直
下のｐウェル領域３の表面近傍に形成されたチャネルを
通じて、電子がトランジスタＴ２のベースに注入される
。In such a configuration, the MCT shown in FIG.
turns on. When a positive voltage is applied to the gate electrode 8, the nMOS transistor Q1 is turned on, and electrons are injected into the base of the transistor T2 through a channel formed near the surface of the p-well region 3 directly under the gate electrode 8.

すると、トランジスタＴ２はオンし、トランジスタの増
幅作用により、そのコレクタにかけて、多量のホールが
流れる。トランジスタＴ２のコレクタはトランジスタＴ
１のベースに接続されているため、ホールがトランジス
タＴ１のベースに流れ、トランジスタＴ１がオンし、ト
ランジスタの増幅作用により、そのコレクタに多量の電
子が流れる。Then, the transistor T2 is turned on, and a large amount of holes flow to its collector due to the amplification effect of the transistor. The collector of transistor T2 is transistor T
1, holes flow to the base of transistor T1, transistor T1 is turned on, and a large amount of electrons flows to its collector due to the amplification effect of the transistor.

トランジスタＴ１のコレクタは、トランシタＴ２のベー
スに接続されているため、さらに強く、トランジスタＴ
２がオンする。このように−旦ターンオンすると、トラ
ンジスタＴｌ、１２間に正帰還ループが形成されるため
、ｎＭＯＳトランジスタＱ１をオフさせても、互いのト
ランジスタ増幅作用によるサイリスタ動作によりトラン
ジスタＴ１．１２間を電流は流れ続ける。The collector of transistor T1 is connected to the base of transistor T2, which makes it even stronger.
2 turns on. In this way, once turned on, a positive feedback loop is formed between the transistors T1 and T12, so even if the nMOS transistor Q1 is turned off, current flows between the transistors T1 and T12 due to the thyristor operation due to the amplification effect of each transistor. continue.

一方、ｐＭＯＳトランジスタＱ２を所定期間オンさせる
ことにより、ＭＣＴがターンオフする。On the other hand, by turning on the pMOS transistor Q2 for a predetermined period, the MCT is turned off.

ゲート電極８に負電圧を印加すると、ｐＭＯｓトランジ
スタＱ２がオンし、ゲート電極８直下のｎ拡散領域５の
表面に形成されたチャネルを通じて、トランジスタＴ１
のベースに注入されるべきホールがｐ＋拡散領域６を介
してカソード電極９に流される。その結果、トランジス
タＴ１はオフし、これに続いてトランジスタＴ２がオフ
し、サイリスタ動作が停止する。When a negative voltage is applied to the gate electrode 8, the pMOS transistor Q2 turns on, and the transistor T1
Holes to be injected into the base of the p+ diffusion region 6 flow into the cathode electrode 9. As a result, transistor T1 is turned off, followed by transistor T2, and the thyristor operation is stopped.

このように、ＭＯＳトランジスタＱ１．Ｑ２の共通のゲ
ート電極８に正電圧あるいは負電圧を印加することによ
り、ＭＣＴをターンオン、ターンオフさせている。In this way, MOS transistor Q1. The MCT is turned on and turned off by applying a positive voltage or a negative voltage to the common gate electrode 8 of Q2.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のＭＣＴは以上のように構成されており、１つのケ
ート電極８に正電圧あるいは負電圧を印加し、２つのＭ
ＯＳトランジスタＱ１．Ｑ２のうち一方をオン、他方を
オフさせることにより、ターンオン、ターンオフ動作を
行っていた。The conventional MCT is configured as described above, and a positive voltage or a negative voltage is applied to one gate electrode 8, and two MCTs are connected to each other.
OS transistor Q1. Turn-on and turn-off operations were performed by turning on one of Q2 and turning off the other.

しかしながら、２つのＭＯＳ）ランジスタＱｌ。However, two MOS) transistors Ql.

Ｑ２を隣接して形成している関係上、必ずｎＭ。Because Q2 is formed adjacent to each other, it is always nM.

ＳトランジスタＱ１のチャネルとなるｐウェル領域３と
９ＭＯ３）ランジスタＱ２のチャネルとなるｎ拡散領域
５が隣接して形成されている。これらのＭＯＳ）ランジ
スタＱｌ、Ｑ２それぞれのオン電圧は隣接するチャネル
領域の不純物濃度、形成中等により影響を受ける。しか
も、ｐウェル領域３．ｎ＋拡散領域４及びｐ＋拡散領域
６は３重拡散により形成されており、その表面部分の最
高濃度を一定値に制御することは困難であるため、例え
ばＭＯＳトランジスタＱ１．Ｑ２のオン電圧の絶対値を
同一レベルにする等、ＭＯＳトランジスタＱｌ、Ｑ２の
オン電圧を独立して設定することが困難であるという問
題点があった。A p-well region 3, which becomes the channel of the S transistor Q1, and an n-diffusion region 5, which becomes the channel of the transistor Q2 (9MO3), are formed adjacent to each other. The on-voltage of each of these MOS transistors Ql and Q2 is affected by the impurity concentration, formation, etc. of the adjacent channel region. Moreover, the p-well region 3. The n+ diffusion region 4 and the p+ diffusion region 6 are formed by triple diffusion, and it is difficult to control the maximum concentration of their surface portions to a constant value. There has been a problem in that it is difficult to independently set the on-voltages of the MOS transistors Q1 and Q2, such as making the absolute value of the on-voltage of Q2 the same level.

また、ｎＭＯＳトランジスタＱ１がオンすることにより
ＭＣＴがターンオンするが、この時、電子は不純物濃度
の低いｎ拡散領域５を経由して、ｎＭＯｓトランジスタ
Ｑ１のチャネル領域であるｐウェル領域３の表面部を通
ることになる。一方、ｐＭＯＳトランジスタＱ２がオン
することによりＭＣＴはターンオフするが、この時、ホ
ールは不純物の濃度の低いｐウェル領域３を経由して、
９ＭＯ３）ランジスタＱ２のチャネル領域であるｎ拡散
領域５の表面部を通ることになる。このように、ターン
オン、ターンオフ時に電子（ホール）が、比較的高抵抗
領域を経由する必要があるため、電流密度が小さくなっ
てしまい、ターンオン、ターンオフ時間が必要以上に長
くなるという問題点があった。Furthermore, when the nMOS transistor Q1 is turned on, the MCT is turned on. At this time, electrons pass through the n diffusion region 5 with a low impurity concentration and enter the surface portion of the p well region 3, which is the channel region of the nMOS transistor Q1. I will pass. On the other hand, when the pMOS transistor Q2 is turned on, the MCT is turned off, but at this time, the holes pass through the p-well region 3 with a low impurity concentration.
9MO3) It passes through the surface of the n-diffused region 5, which is the channel region of the transistor Q2. In this way, since electrons (holes) need to pass through a relatively high resistance region during turn-on and turn-off, the current density becomes small and there is a problem that the turn-on and turn-off times become longer than necessary. Ta.

また、ターンオン用のＭＯＳ）ランジスタＱ１と、ター
ンオフ用のＭＯＳトランジスタＱ２の導電型式が異なる
ため、必要に応じ正、負の電圧をゲート電極８に印加す
る制御回路を必要とし、ターンオン、ターンオフ用制御
回路が複雑化するという問題点があった。In addition, since the conductivity types of the turn-on MOS transistor Q1 and the turn-off MOS transistor Q2 are different, a control circuit is required to apply positive and negative voltages to the gate electrode 8 as necessary, and a control circuit for turn-on and turn-off is required. There was a problem that the circuit became complicated.

この発明は上記のような問題点を解決するためになされ
たもので、ターンオン、ターンオフ条件を独立して設定
することができ、スイッチングスピードが向上し、比較
的簡単にターンオン、ターンオフ制御が行えるサイリス
タを得ることを目的とする。This invention was made to solve the above problems, and provides a thyristor that can independently set turn-on and turn-off conditions, improves switching speed, and allows relatively easy turn-on and turn-off control. The purpose is to obtain.

〔課題を解決するための手段〕[Means to solve the problem]

この発明にかかるサイリスタは、第１および第２の主面
を有する第１の導電型の第１の半導体層と、前記第１の
半導体層の前記第１の主面上に形成された第２の導電型
の第２の半導体層と、前記第２の半導体層の表面に選択
的に形成された第１の導電型の第１の半導体領域と、前
記第１の半導体領域の表面に選択的に独立してそれぞれ
形成された第２の導電型の第２．第３の半導体領域と、
前記第３の半導体領域の底部に形成された埋込み導電層
と、前記１２の半導体層と前記第２の半導体領域とで挟
まれた前記第１の半導体領域の表面上に形成された第１
の絶縁膜と、前記第２の半導体領域と前記第３の半導体
領域とで挟まれた前記第１の半導体領域の表面上に形成
された第２の絶縁膜と、前記第１．第２の絶縁膜上にそ
れぞれ互いに独立して形成された第１．第２の制御電極
と、前記第２の半導体領域上に形成された第１の主電極
と、前記第１の半導体層の前記第２の主面上に形成され
た第２の主電極とを備えて構成されている。The thyristor according to the present invention includes a first semiconductor layer of a first conductivity type having first and second main surfaces, and a second semiconductor layer formed on the first main surface of the first semiconductor layer. a second semiconductor layer of a conductivity type, a first semiconductor region of a first conductivity type selectively formed on the surface of the second semiconductor layer, and a first semiconductor region selectively formed on the surface of the first semiconductor region. of the second conductivity type formed independently in the second . a third semiconductor region;
a buried conductive layer formed at the bottom of the third semiconductor region; and a first semiconductor region formed on the surface of the first semiconductor region sandwiched between the twelve semiconductor layers and the second semiconductor region.
a second insulating film formed on the surface of the first semiconductor region sandwiched between the second semiconductor region and the third semiconductor region; The first insulating films are formed independently of each other on the second insulating film. a second control electrode, a first main electrode formed on the second semiconductor region, and a second main electrode formed on the second main surface of the first semiconductor layer. Configured with the necessary features.

〔作用〕[Effect]

この発明においては、第１．第２の半導体層及び第１．
第２の半導体領域によりサイリスタを構成している。そ
して、第１の制御電極に所定の電圧を印加し、その直下
の第１の半導体領域の表面の導電型を反転させることに
より、第１の主電極から第２の半導体領域、及び第１の
制御電極直下の第１の半導体領域の表面を介して、第２
の半導体層にキャリアを与えて、サイリスタをターンオ
ンさせている。In this invention, 1. a second semiconductor layer and a first semiconductor layer;
The second semiconductor region constitutes a thyristor. Then, by applying a predetermined voltage to the first control electrode and inverting the conductivity type of the surface of the first semiconductor region immediately below the first control electrode, the conductivity type of the surface of the first semiconductor region from the first main electrode to the second semiconductor region and the first the second semiconductor region through the surface of the first semiconductor region directly under the control electrode
The thyristor is turned on by providing carriers to the semiconductor layer of the thyristor.

一方、第１の制御電極とは独立した第２の制御電極は所
定の電圧を印加し、第２の制御電極直下の第１の半導体
領域表面の導電型を反転させることにより、ｔＪｌの半
導体領域と第２の半導体領域とを、埋込み導電層、第３
の半導体領域及び第２の制御電極直下の第１の半導体領
域表面を介して短絡させ、サイリスタをターンオフさせ
ている。On the other hand, the second control electrode, which is independent from the first control electrode, applies a predetermined voltage to invert the conductivity type of the surface of the first semiconductor region directly under the second control electrode. and the second semiconductor region, a buried conductive layer and a third semiconductor region.
The thyristor is turned off by shorting through the semiconductor region and the surface of the first semiconductor region directly under the second control electrode.

〔実施例〕〔Example〕

第１図はこの発明の第１の実施例であるＭＣＴを示す断
面図である。同図に示すように、ｐ　基板１の一方主面
にｎエピタキシャル層２Ａが形成され、ｎエピタキシャ
ル層２Ａ上にはｎ　エピタキシャル層２Ｂが形成されて
いる。ｎ　エピタキシャル層２Ｂの表面の一部領域には
、ｐ型の不純物を選択的に拡散することにより、ｐウェ
ル領域３ａ、３ｂが形成されている。ｐウェル領域３ａ
の表面の中心領域には高濃度のｎ型の不純物を拡散する
ことにより、ｎ　拡散領域４ａが形成され、ｐウェル領
域３ｂの表面の一部領域には、高濃度のｎ型の不純物を
選択的に拡散することによりｎ　拡散領域４ｂが形成さ
れ、このｎ＋拡散領域４ｂの底部に埋込み電極２０が形
成されている。FIG. 1 is a sectional view showing an MCT which is a first embodiment of the present invention. As shown in the figure, an n epitaxial layer 2A is formed on one main surface of a p substrate 1, and an n epitaxial layer 2B is formed on the n epitaxial layer 2A. P well regions 3a and 3b are formed in a partial region of the surface of n epitaxial layer 2B by selectively diffusing p-type impurities. p well region 3a
An n-diffusion region 4a is formed by diffusing high-concentration n-type impurities into the central region of the surface of the p-well region 3b, and a high-concentration n-type impurity is selected in a partial region of the surface of the p-well region 3b. By this diffusion, an n 2 diffusion region 4b is formed, and a buried electrode 20 is formed at the bottom of this n+ diffusion region 4b.

埋込み電極２０は、例えばＣＯ，Ｗ等の高エネルギーイ
オンを注入した後、シリサイド化して形成される。The buried electrode 20 is formed by, for example, implanting high-energy ions such as CO, W, etc., and then converting the implant into silicide.

また、ｎ　エピタキシャル層２Ｂからｐウェル領域３ａ
及びｎ　拡散領域４ａの一部にかけてゲート酸化膜７ａ
が形成され、一方、ｎ１拡散領域４ａの一部からｐウェ
ル領域３ａ、３ｂ及びｎ＋拡散領域４ｂ上の一部にかけ
てゲート酸化膜７ｂが形成されている。これらのゲート
酸化膜７ａ。Also, from the n epitaxial layer 2B to the p well region 3a
and n gate oxide film 7a over a part of the diffusion region 4a.
On the other hand, a gate oxide film 7b is formed from a part of n1 diffusion region 4a to a part over p well regions 3a, 3b and n+ diffusion region 4b. These gate oxide films 7a.

７ｂ上にはそれぞれゲート電極８ａ、８ｂが形成されて
いる。そして、ｎ　拡散領域４ａ上にアルミ等の金属か
ら成るカソード電極９が設けられている。カソード電極
９はゲート電極８ａ、ｓｂと、眉間絶縁Ｈ１０を介する
ことにより絶縁されている。Gate electrodes 8a and 8b are formed on 7b, respectively. A cathode electrode 9 made of metal such as aluminum is provided on the n-diffusion region 4a. The cathode electrode 9 is insulated from the gate electrodes 8a, sb via the glabella insulation H10.

第２図は、第１図で示した第１の実施例に係るＭＣＴの
等価回路図である。同図に示すように、ｎエピタキシャ
ル層２Ａとｎ−エピタキシャル層２Ｂ（以下、これらを
総称する場合、「ｎベース層２」と称する。）、ｐウェ
ル領域３ａ及びｎ＋拡散領域４ａをそれぞれコレクタ、
ベース、エミッタとしてｎｐｎトランジスタＴ１が形成
され、ｐ　基板１．ｎベース層２及びｐウェル領域３ａ
をそれぞれエミッタ、ベース、コレクタとしてｐｎｐ）
ランジスタＴ２が形成されている。また、ｎ　エピタキ
シャル層２Ｂ、ｐウェル領域３ａ及びｎ　拡散領域５と
により、ゲート電極８ａをゲートとし、ｎ−エピタキシ
ャル層２日とｎ＋拡散領域５ａとで挾まれたｐウェル領
域３ａの表面をチャネル領域としたｎＭＯｓトランジス
タＱｌ’が形成されており、ｎ　拡散領域４ｂ、ｎ＋拡
散領域４ａ及びｎ　拡散領域４ａ、４ｂ間のｐウェル領
域３ａ、３ｂとにより、ゲート電極８ｂをゲートし、ｎ
　拡散領域４ａ、４ｂ間のｐウェル領域３ａ、３ｂの表
面をチャネル領域としたｎ　Ｍ　ＯＳトランジスタＱ２
’が形成されている。FIG. 2 is an equivalent circuit diagram of the MCT according to the first embodiment shown in FIG. 1. As shown in the figure, an n epitaxial layer 2A, an n- epitaxial layer 2B (hereinafter collectively referred to as "n base layer 2"), a p well region 3a, and an n+ diffusion region 4a are connected to a collector,
An npn transistor T1 is formed as a base and an emitter, and a p-substrate 1. N base layer 2 and p well region 3a
pnp as emitter, base, and collector respectively)
A transistor T2 is formed. Furthermore, the n-epitaxial layer 2B, the p-well region 3a, and the n-diffusion region 5 form a channel using the gate electrode 8a as a gate, and the surface of the p-well region 3a sandwiched between the n-epitaxial layer 2 and the n+ diffusion region 5a. An nMOS transistor Ql' is formed as a gate electrode 8b by an n diffusion region 4b, an n+ diffusion region 4a, and a p well region 3a, 3b between the n diffusion regions 4a, 4b.
NMOS transistor Q2 whose channel region is the surface of p-well regions 3a and 3b between diffusion regions 4a and 4b
' is formed.

このような構成において、アノード側１１をカソード側
９より高電位に設定した状態で、ｎＭ。In such a configuration, with the anode side 11 set at a higher potential than the cathode side 9, nM.

ＳトランジスタＱ１′を所定期間オンさせることにより
、ＭＣＴがターンオンする。ゲート電極８ａに正電圧を
印加すると、ｎＭＯｓ）ランジスタＱｌ’がオンしゲー
ト電極８ａ直下のｐウェル領域３ａの表面近傍に形成さ
れたチャネルを通じて、電子がトランジスタＴ２のベー
スに注入されるため、トランジスタＴ２はオンし、トラ
ンジスタの増幅作用によりそのコレクタにかけて、多量
のホールが流れる。トランジスタＴ２のコレクタはトラ
ンジスタＴ１のベースに接続されているため、ホールが
トランジスタＴ１のベースに流れ、トランジスタＴ１が
オンし、トランジスタの増幅作用によりそのコレクタに
多量の電子が流れる。トランジスタＴ１のコレクタはト
ランジスタＴ２のベースに接続されているため、さらに
強く、トランジスタＴ２がオンする。このように、−旦
ターンオンすると、トランジスタＴｌ、Ｔ２間に正帰還
ループが形成されるため、ｎＭＯ８ｈランジスタＱｌ’
　をオフさせても、サイリスタ動作によりトランジスタ
Ｔｌ、７２間を電流は流れ続ける。By turning on the S transistor Q1' for a predetermined period, the MCT is turned on. When a positive voltage is applied to the gate electrode 8a, the nMOS transistor Ql' is turned on and electrons are injected into the base of the transistor T2 through the channel formed near the surface of the p-well region 3a directly under the gate electrode 8a. T2 is turned on, and a large amount of holes flow to its collector due to the amplification effect of the transistor. Since the collector of transistor T2 is connected to the base of transistor T1, holes flow to the base of transistor T1, transistor T1 is turned on, and a large amount of electrons flows to its collector due to the amplification effect of the transistor. Since the collector of the transistor T1 is connected to the base of the transistor T2, the transistor T2 is turned on even more strongly. In this way, once turned on, a positive feedback loop is formed between the transistors Tl and T2, so the nMO8h transistor Ql'
Even when turned off, current continues to flow between the transistors Tl and 72 due to the thyristor operation.

一方、ｎＭＯｓトランジスタＱ２’　を所定期間オンさ
せることにより、ＭＣＴがターンオフする。On the other hand, by turning on the nMOS transistor Q2' for a predetermined period, the MCT is turned off.

ゲート電極８ｂに正電圧を印加するとｎＭＯｓ）ランジ
スタＱ２’がオンし、ゲート電極８ｂ直下のｐウェル領
域４ａ、４ｂの表面にチャネルが形成される。チャネル
が形成されると、ｐウェル領域３ａは、ｐウェル領域３
ｂ、埋込み電極２０゜ｎ　拡散領域４ｂ及び前記チャネ
ルを介してｎ＋拡散領域４ａと短絡することになる。そ
の結果、ｐウェル領域３ａとｎ　拡散領域４ａとの間に
生じる電位差（トランジスタＴ１のベース・エミッタ間
の電位差）がほとんどなくなるため、トランジスタＴ１
はオフしサイリスタ動作は停止する。When a positive voltage is applied to the gate electrode 8b, the nMOS transistor Q2' is turned on, and a channel is formed on the surfaces of the p-well regions 4a and 4b directly under the gate electrode 8b. When the channel is formed, p-well region 3a becomes p-well region 3
b. Buried electrode 20°n will be short-circuited to the n+ diffusion region 4a via the diffusion region 4b and the channel. As a result, the potential difference generated between the p-well region 3a and the n-diffusion region 4a (the potential difference between the base and emitter of the transistor T1) is almost eliminated, so that the transistor T1
is turned off and thyristor operation stops.

このように、第１の実施例に係るＭＣＴはターンオン用
のＭＯＳ）ランジスタＱｌ’　とターンオフ用のＭＯＳ
）ランジスタＱ２’　各々が、ｎ　拡散領域４ａは共用
するものの、互いに独立した構造になっているため、両
トランジスタＱ１’、Ｑ２′のオン／オフを独立して制
御することができる。また、そのオン電圧ｖｔｈも独立
に設定することができ、勿論同レベルに設定することも
できる。In this way, the MCT according to the first embodiment has a turn-on MOS transistor Ql' and a turn-off MOS transistor Ql'.
) Transistor Q2' Although each transistor Q2' shares the n-diffusion region 4a, they are structured independently from each other, so that the on/off of both transistors Q1' and Q2' can be controlled independently. Moreover, the on-voltage vth can also be set independently, and of course can also be set to the same level.

また、ｎＭＯ３）ランジスタＱｌ’　、Ｑ２’のドレイ
ン、ソースとなるｎ　拡散領域４ａ、４ｂは高濃度（低
抵抗）であるため、ターンオン、ターンオフ動作も高速
に行うことができる。さらに、ターンオン、ターンオフ
用ＭＯＳトランジスタの導電型式は同一（ｎ型）である
ため、ターンオン。Further, since the n diffusion regions 4a and 4b, which become the drains and sources of the nMO3) transistors Ql' and Q2', have a high concentration (low resistance), turn-on and turn-off operations can be performed at high speed. Furthermore, since the conductivity types of the turn-on and turn-off MOS transistors are the same (n-type), the turn-on is performed.

ターンオフ時にそれぞれのゲート電極８ａ、８ｂに正電
圧を印加すればよく、ターンオン、ターンオフ用の制御
が簡略化する。At the time of turn-off, it is sufficient to apply a positive voltage to each gate electrode 8a, 8b, which simplifies control for turn-on and turn-off.

また、ｐウェル領域３ｂとｎ　拡散領域４ｂとの短絡を
、ｐウェル領域３ｂとｎ　拡散領域４ｂとの接合領域と
なる、ｎ　拡散領域４ｂの底部に埋込み電極２０を設け
ることにより行ったため、Ｐウェル領域３ｂとｎ　拡散
領域４ｂの表面上に金属層を設け、この金属層を介して
Ｐウェル領域３ｂとｎ　拡散領域４ｂとを短絡する場合
よりも、＋ 表面の金属層を経由しない分ターンオフ時の電流経路が
短くなり、ターンオフ電流経路の低抵抗化が図れ、また
埋込み電極２０の両面を、Ｐウェル領域３ｂ及びｎ　拡
散領域４ｂとの接触に用いる分、集積度も向上する。In addition, the short circuit between the p well region 3b and the n diffusion region 4b was achieved by providing a buried electrode 20 at the bottom of the n diffusion region 4b, which serves as a junction region between the p well region 3b and the n diffusion region 4b. A metal layer is provided on the surface of the well region 3b and the n-diffusion region 4b, and the turn-off is reduced by not going through the metal layer on the + surface, compared to the case where the p-well region 3b and the n-diffusion region 4b are short-circuited via this metal layer. The current path at the time is shortened, the resistance of the turn-off current path can be reduced, and since both surfaces of the buried electrode 20 are used for contacting the P well region 3b and the n 2 diffusion region 4b, the degree of integration is improved.

第３図は、この発明の第２の実施例であるＭＣＴの断面
図である。同図に示すように、ｐウェル領域３ｂをｐウ
ェル領域３ａより°も深く形成すると共に、ｐウェル領
域３ａよりも深い領域を高濃度に設定している。これに
伴いｎ　拡散領域４ｂもｎ＋拡散領域３ａよりも深く形
成し、このｎ＋拡散領域４ｂの底部に埋込み電極２０を
形成している。なお、他の構成は第１の実施例と同様で
あるため、説明は省略する。FIG. 3 is a sectional view of an MCT which is a second embodiment of the invention. As shown in the figure, the p-well region 3b is formed deeper than the p-well region 3a, and the region deeper than the p-well region 3a is set to have a high concentration. Accordingly, the n 2 diffusion region 4b is also formed deeper than the n+ diffusion region 3a, and the buried electrode 20 is formed at the bottom of the n+ diffusion region 4b. Note that the other configurations are the same as those in the first embodiment, so explanations will be omitted.

このように構成すると、ターンオフ時にｎベース層２中
にあったホールの大部分を高濃度なｐウェル領域３ｂの
底部を介して埋込み電極２０に取込むことができるため
、ターンオフ時における電流経路の低抵抗化がより一層
図れる効果がある。With this configuration, most of the holes in the n-base layer 2 at the time of turn-off can be taken into the buried electrode 20 through the bottom of the highly concentrated p-well region 3b, thereby improving the current path at the time of turn-off. This has the effect of further reducing resistance.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、この発明によれば、第１の制御電
極に所定の電圧を印加することにより、サイリスタをタ
ーンオンさせ、第２の制御電極に所定の電圧を印加する
ことにより、サイリスクをターンオフさせている。これ
ら第１．第２の制御電極は独立しているため、ターンオ
ン及びターンオフ条件を独立して設定することができる
。As explained above, according to the present invention, the thyristor is turned on by applying a predetermined voltage to the first control electrode, and the thyristor is turned off by applying a predetermined voltage to the second control electrode. I'm letting you do it. These first. Since the second control electrode is independent, turn-on and turn-off conditions can be set independently.

また、第１．第２の制御電極を有するトランジスタのソ
ース、ドレイン領域となる第２の半導体領域は、他に制
約を受けることがなく十分に高濃度にすることができる
ため、ターンオン、ターンオフ動作を高速に行うことが
できる。Also, 1st. The second semiconductor region, which becomes the source and drain regions of the transistor having the second control electrode, can have a sufficiently high concentration without being subject to other restrictions, so that turn-on and turn-off operations can be performed at high speed. Can be done.

さらに、第１．第２の制御電極を有するトランジスタは
それぞれ導電型式が同一であるため、ターンオン、ター
ンオフ制御が容易に行える。Furthermore, the first. Since the transistors having the second control electrodes have the same conductivity type, turn-on and turn-off control can be easily performed.

また、第３の半導体領域の底部に形成された埋込み導電
層により第３の半導体領域と第１の半導体領域との電気
的接続を行うため、ターンオフ時の電流経路の低抵抗化
及び集積化が図れる。In addition, since the third semiconductor region and the first semiconductor region are electrically connected by the buried conductive layer formed at the bottom of the third semiconductor region, the resistance of the current path at turn-off can be reduced and the integration can be improved. I can figure it out.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の第１の実施例であるＭＣＴを示す断
面図、第２図はその等価回路図、第３図はこの発明の第
２の実施例であるＭＣＴを示す断面図、第４図は従来の
ＭＣＴを示す断面図、第５図はその等価回路図である。 図において、１はｐ　基板、２Ａはｎ　エピタキシャル
層、２Ｂはｎエピタキシャル層、３ａ。 ３ｂはｐウェル領域、４ａ、４ｂはｎ　拡散領域、７ａ
、７ｂはゲート酸化膜、８ａ、８ｂはゲート電極、９は
カソード電極、１１はアノード電極、２０は埋込み電極
である。 なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a sectional view showing an MCT which is a first embodiment of the present invention, FIG. 2 is an equivalent circuit diagram thereof, and FIG. 3 is a sectional view showing an MCT which is a second embodiment of this invention. FIG. 4 is a sectional view showing a conventional MCT, and FIG. 5 is an equivalent circuit diagram thereof. In the figure, 1 is a p-substrate, 2A is an n-epitaxial layer, 2B is an n-epitaxial layer, and 3a. 3b is a p-well region, 4a and 4b are n-diffusion regions, and 7a
, 7b is a gate oxide film, 8a and 8b are gate electrodes, 9 is a cathode electrode, 11 is an anode electrode, and 20 is a buried electrode. Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] （１）第１および第２の主面を有する第１の導電型の第
１の半導体層と、 前記第１の半導体層の前記第１の主面上に形成された第
２の導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１の
導電型の第１の半導体領域と、 前記第１の半導体領域の表面に選択的に独立してそれぞ
れ形成された第２の導電型の第２、第３の半導体領域と
、 前記第３の半導体領域の底部に形成された埋込み導電層
と、 前記第２の半導体層と前記第２の半導体領域とで挟まれ
た前記第１の半導体領域の表面上に形成された第１の絶
縁膜と、 前記第２の半導体領域と前記第３の半導体領域とで挟ま
れた前記第１の半導体領域の表面上に形成された第２の
絶縁膜と、 前記第１、第２の絶縁膜上にそれぞれ互いに独立して形
成された第１、第２の制御電極と、前記第２の半導体領
域上に形成された第１の主電極と、 前記第１の半導体層の前記第２の主面上に形成された第
２の主電極とを備えたサイリスタ。(1) a first semiconductor layer of a first conductivity type having first and second main surfaces; and a first semiconductor layer of a second conductivity type formed on the first main surface of the first semiconductor layer. a second semiconductor layer; a first semiconductor region of a first conductivity type selectively formed on a surface of the second semiconductor layer; and selectively and independently formed on a surface of the first semiconductor region. second and third semiconductor regions of a second conductivity type formed respectively; a buried conductive layer formed at the bottom of the third semiconductor region; the second semiconductor layer and the second semiconductor region. a first insulating film formed on the surface of the first semiconductor region sandwiched between the second semiconductor region and the third semiconductor region; a second insulating film formed on the surface; first and second control electrodes formed independently on the first and second insulating films; and on the second semiconductor region. A thyristor comprising: a first main electrode formed on the second main surface of the first semiconductor layer; and a second main electrode formed on the second main surface of the first semiconductor layer.