JPH0214332A - Executable break factor detecting device - Google Patents
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- JPH0214332A JPH0214332A JP63164254A JP16425488A JPH0214332A JP H0214332 A JPH0214332 A JP H0214332A JP 63164254 A JP63164254 A JP 63164254A JP 16425488 A JP16425488 A JP 16425488A JP H0214332 A JPH0214332 A JP H0214332A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実行型ブレーク要因検出装置、特に予め設定
しておいた、複数個のイベントでＣＰＵにブレークを掛
ける構成のエミュレータにおいて、どの実行型イベント
でＣＰＵがブレークしたのかを特定可能ならしめる実行
型ブレーク要因検出装置に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides an execution type break cause detection device, particularly an emulator configured to break the CPU at a plurality of preset events. The present invention relates to an execution-type break factor detection device that allows it to be determined whether a CPU breaks due to a type event.
ソフトウェアプログラムのデパックを行うエミュレータ
においては、予め設定しておいた複数個のイベントでＣ
ＰＵにブレークを掛け、そのトレース結果、ＣＰＵの内
部レジスタの状態或いはメモリの内容を参照し、これら
の状態やデータを基にそのデパックが行われる。In an emulator that depacks a software program, C
A break is applied to the PU, the trace result, the state of internal registers of the CPU, or the contents of memory are referred to, and depacking is performed based on these states and data.
１６ビツト以上のＣＰＵでは通常、バスの空き時間を利
用して命令の先取りを行うブリフェッチがなされるため
、エミュレータではそのブレークの方法として、非実行
型ブレークと実行型ブレークとが用いられる。非実行型
ブレーク要求は、そのアドレスをアクセスした後、必ず
ブレークする。Since a CPU of 16 bits or more usually uses a bus free time to pre-fetch an instruction, an emulator uses a non-execution type break and an execution type break as break methods. A non-executable break request always breaks after accessing the address.
そのためどのイベントでブレークが生じたかを容易に検
出するこ七ができる。Therefore, it is possible to easily detect which event caused a break.
これに対して実行型ブレーク要求は、指定したアドレス
の命令をブリフェッチしてその命令を実行した後ブレー
クする。但しブリフェッチした後ＣＰＵが分岐命令等の
プログラムを行うと、ブリフェッチした命令の中に実行
型ブレークが含まれていても、分岐命令が実行されるこ
とにより、ブリフェッチされた命令が捨てられブレーク
しない場合がある。On the other hand, an execution type break request prefetches the instruction at the specified address, executes that instruction, and then breaks. However, if the CPU executes a program such as a branch instruction after a brifetch, even if the brifetched instructions include an execution type break, the branch instruction will be executed and the brifetched instruction will be discarded and the break will not occur. There is.
第６図は従来のブレーク要因検出装置の構成を示してお
り、１はＣＰＵであってターゲットシステムＣＰＵの代
行をするもの、２はバス、３はイベント検出回路、４．
５はＪＫプリップフロツブ回路、６はオア回路、７は割
込み制御回路、８はメイン制御回路を表わしている。FIG. 6 shows the configuration of a conventional break factor detection device, in which 1 is a CPU that acts as the target system CPU, 2 is a bus, 3 is an event detection circuit, 4.
5 represents a JK flip-flop circuit, 6 represents an OR circuit, 7 represents an interrupt control circuit, and 8 represents a main control circuit.
ＣＰＵＩが起動する際、メイン制御回路８からクリア信
号（ＣＬ Ｒ）がＪＫフリップフロップ回路４．５へ出
され、該ＪＫフリップフロップ回路４．５の内容がそれ
ぞれクリアされる。ＣＰＵＩはバス２の空き時間を利用
して、図示されていないメモリから命令をブリフェッチ
し、ＣＰＵＩ内のキューバッファに次々取り込む。イベ
ント検出回路３にはメイン制御回路８から送られてきた
ＣＰＵＩにブレークを掛けるための条件、例えば特定の
アドレスや特定のデータ等その条件が設定されている。When the CPUI is activated, a clear signal (CLR) is sent from the main control circuit 8 to the JK flip-flop circuit 4.5, and the contents of the JK flip-flop circuit 4.5 are cleared. The CPU U utilizes the free time on the bus 2 to pre-fetch instructions from a memory (not shown) and sequentially fetch them into a queue buffer within the CPU. Conditions for applying a break to the CPUI sent from the main control circuit 8 are set in the event detection circuit 3, such as a specific address or specific data.
従ってバス２上に該条件の情報が現われると、すなわち
ＣＰＵＩがブリフェッチすることにより該条件の情報が
バス２に乗せられると、イベント検出回路３は該条件の
種類に応じて、実行型ブレークのイベント信号（ＥＶＩ
又はＥＶ２）或いは非実行型ブレークのブレーク要求信
号（百ＲＫ）を出力する。ＣＰＵＩをブレークさせる条
件はアドレスやデータ等に任意の数だけ掛けることがで
きる。第６図図示の場合は、実行型ブレークが２個、非
実行型ブレークが１個の例が示されており、以下この個
数の例で説明する。Therefore, when the information on the condition appears on the bus 2, that is, when the information on the condition is placed on the bus 2 by the CPU Briefetch, the event detection circuit 3 detects an execution-type break event according to the type of the condition. Signal (EVI
or EV2) or outputs a break request signal (100RK) for a non-executable break. Conditions for breaking the CPUI can be multiplied by any number of addresses, data, etc. In the case shown in FIG. 6, an example is shown in which there are two execution type breaks and one non-execution type break, and an example of this number will be described below.
イベント検出回路３が非実行型ブレークの要求信号を出
力すると、割込み制御回路７は、直ちにＣＰＵＩに対し
て割込み信号（ノンマスカブル・インタラブド信号ＮＭ
Ｉ）を出し、ＣＰＵＩに割込みを掛け、ブレークさせる
。またイベント検出回路３が実行型ブレークのイベント
信号（ＥＶ。When the event detection circuit 3 outputs a request signal for a non-executable break, the interrupt control circuit 7 immediately sends an interrupt signal (non-maskable interwoven signal NM) to the CPUI.
I), interrupts the CPUI, and causes a break. Furthermore, the event detection circuit 3 receives an execution type break event signal (EV).
又はＥＶ、）を出力すると、該イベント信号はオア回路
６を介し割込み制御回路７にトラップ（ＴＲＡＰ）を設
定させる。これにより割込み制御回路７は、ＣＰＵＩが
キューバッファの命令を順次実行する際出力するキュー
ステータス（ＱＳｍ）を監視し、ＣＰＵＩのブリフェッ
チによる命令の先取りとＣＰＵＩの該命令の実行との時
間的ずれが解消した時点で、ＣＰＵＩに対し割込み信号
を出力し、ＣＰＵＩに割込みを掛ける。ＣＰＵＩはある
が、この様なＣＰＵであっても、ト記説明の動作が基本
的に行われＣＰＵをブレークさせるようになっている。or EV, ), the event signal causes the interrupt control circuit 7 to set a trap (TRAP) via the OR circuit 6. As a result, the interrupt control circuit 7 monitors the queue status (QSm) output when the CPU sequentially executes instructions in the queue buffer, and checks the time lag between the CPU's prefetching of an instruction and the CPU's execution of the instruction. When the problem is resolved, an interrupt signal is output to the CPU to interrupt the CPU. There is a CPU, but even with such a CPU, the operation described in the above is basically performed to break the CPU.
ところで、上記説明の第６図に示された従来の回路構成
では、ブリフェッチによる命伶の取込みと、該命令の実
行との間に時間的ずれがあるため、次のようなことが生
じる。すなわち、例えば第４図に示された様に分岐命令
Ａ３があるとき、命令Ａ４をＣＰＵＩがブリフェッチし
た時点でイベント回路３からイベント信号ＥＶ、を出力
するものする。By the way, in the conventional circuit configuration shown in FIG. 6 described above, there is a time lag between the fetching of the instruction by the brief fetch and the execution of the instruction, so that the following problem occurs. That is, for example, when there is a branch instruction A3 as shown in FIG. 4, the event signal EV is output from the event circuit 3 at the time when the CPU pre-fetches the instruction A4.
一方、ＣＰＵＩの命令の実行は該ＣＰＵＩ内のキューバ
ッファに取り込まれた命令順に従って該キューバッファ
から取り出され実行される。すなわち第４図に示された
命令ＡＩ、Ａ２の順にその命令が実行される。そして命
令Ａ３が分岐命令であるとき、ブリフェッチによりＣＰ
ＵＩのキューバッファに取り込まれたＡ４以下の命令は
捨てられる。そしてＢ系の命令がブリフェッチされ、命
令Ｂ１以下がＣＰＵＩによって実行されるが、ＣＰＵＩ
が、命令Ｂｔをブリフェッチした時点でイベント回路３
からイベント信号ＥＶ、が出力するものとすると、該イ
ベント信号ＥＶ、を受けたＪＫフリップフロップ回路５
は、その時点で論理ｒＨＪのＱ！倍信号出力する。ＣＰ
ＵＩが時間的ずれをもって該命令Ｂ２を実行したとき、
該ｃｐＵ１は上記説明の如くブレークする。このＣＰＵ
１がブレークしたとき、ＪＫフリップフロップ回路４．
５にはそのＱｌ信号、ＱＺ倍信号出力されているため、
メイン制御回路８はＣＰＵＩがＡ系のＡ４の命令でブレ
ークしたのか、Ｂ系のＢ２の命令でブレークしたのか識
別できない欠点があった。従ってイベント信号ＥＶ、又
はＥＶｔによってＣＰＵＩがブレークしたとき、イベン
ト信号Ｅｖ１又はＥＶｔに対応したマクロ機能、すなわ
ち操作者がキーボードでエミュレータを操作するのでは
なく、予め作、たマイク・フｇのエミーレータコマンド
と条件判断コマンドにより、自動的にデパックを行う機
能を自動的に実行させることができない欠点があった。On the other hand, the CPUI instructions are taken out from the queue buffer and executed in the order in which the instructions were taken into the queue buffer within the CPUI. That is, the instructions AI and A2 shown in FIG. 4 are executed in this order. When instruction A3 is a branch instruction, CP
Instructions of A4 size or smaller taken into the UI queue buffer are discarded. Then, the B-system instructions are pre-fetched, and instructions B1 and below are executed by the CPU, but the CPU
However, when the instruction Bt is pre-fetched, the event circuit 3
Assuming that an event signal EV is output from the JK flip-flop circuit 5 that receives the event signal EV,
is the Q! of logic rHJ at that point. Outputs double signal. C.P.
When the UI executes the instruction B2 with a time lag,
The cpU1 breaks as explained above. This CPU
1 breaks, the JK flip-flop circuit 4.
Since the Ql signal and QZ times signal are output to 5,
The main control circuit 8 has a drawback that it is not possible to determine whether the CPUI breaks due to the A4 instruction of the A system or the B2 instruction of the B system. Therefore, when the CPUI breaks due to the event signal EV or EVt, the macro function corresponding to the event signal Ev1 or EVt is activated. There was a drawback that the function of automatically depacking could not be executed automatically using commands and conditional judgment commands.
この様な欠点は実行型ブレークのブレーク信号の設定数
が多くなる程その欠点が顕著で十分なデパックを行うこ
とができない欠点があった。These drawbacks become more noticeable as the number of break signals set for execution-type breaks increases, and sufficient depacking cannot be performed.
本発明は、上記の欠点を解決することを目的としており
、ＣＰＵＩのブリフェッチによる命令の取込みと、該命
令の実行との間に時間的ずれが存在していても、どの実
行型ブレークのブレーク信号によってＣＰＵＩがブレー
クされたかを識別し、ブレーク信号に対応したマクロ機
能を実行することができる実行型ブレーク要因検出装置
を提供することを目的としている。The present invention aims to solve the above-mentioned drawbacks, and even if there is a time lag between the fetching of an instruction by CPU brieffetch and the execution of the instruction, the break signal of any execution type break is An object of the present invention is to provide an execution-type break factor detection device that can identify whether a CPUI has been broken by a break signal and execute a macro function corresponding to the break signal.
上記目的を達成するために、本発明における実れる情報
を基に実行型イベント及び非実行型イベントを検出する
イベント検出回路とを備え、該イベント検出回路が検出
する実行型イベント又は舗非実行型イベントに基づいて
ブレーク要求を行い、それぞれのタイミングで前記ＣＰ
Ｕにブレークを掛ける構成のエミュレータにおいて、前
記ＣＰＵが新たに起動する毎に、イベント検出回路によ
って検出される最初の実行型イベントのイベント信号を
保持するイベント信号保持回路と、前記ＣＰＵが新たに
起動する毎に、イベント検出回路によって検出される最
初の実行型イベントにより、前記イベント保持回路に対
し該ＣＰＵが起動されている間イベント信号保持回路に
保持されたイベント信号を保持させるための制御信号を
出力するイベント信号制御回路と、該ＣＰ Ｕが出力す
るキューステータスを監視し、該キューステータス回路
から検出されるブランチ信号、該ＣＰＵの新たな起動毎
に出力されるクリア信号及びイベント検出回路が非実行
型イベントを検出したとき出力されるブレーク要求信号
のいずれかによって、前記イベント信号保持回路及びイ
ベント信号制御回路をクリアさせるオア回路とを備え、
イベント信号保持回路に保持されている信号パターンが
らＣＰＵのブレーク要因を特定するようにしたことを特
徴としている。In order to achieve the above object, the present invention includes an event detection circuit that detects an execution type event and a non-execution type event based on the information obtained, and the execution type event or the non-execution type detected by the event detection circuit. A break request is made based on the event, and the break request is made at each timing.
In an emulator configured to apply a break to U, each time the CPU is newly started, an event signal holding circuit that holds an event signal of the first execution type event detected by an event detection circuit, and an event signal holding circuit that holds an event signal of the first execution type event detected by the event detection circuit, and Each time, the first execution type event detected by the event detection circuit sends a control signal to the event holding circuit to cause the event signal holding circuit to hold the event signal held while the CPU is activated. The output event signal control circuit and the queue status output by the CPU are monitored, and the branch signal detected from the queue status circuit, the clear signal output every time the CPU is newly started, and the event detection circuit are an OR circuit that clears the event signal holding circuit and the event signal control circuit by one of the break request signals output when an execution type event is detected,
A feature of this system is that the cause of a break in the CPU is identified from the signal pattern held in the event signal holding circuit.
以下図面を参照しながら本発明の一実施例を説明する。An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明に係る実行型ブレーク要因検出装置の一
実施例構成、第２図は分岐命令が含まれていないときの
ＣＰＵのキューバッファに取り込まれる命令とｃｐｕが
実行する命令との関係説明図、第３図は第２図に示され
たたプログラムをＣＰＵが実行してＣＰＵがブレークす
るときの実行型ブレーク要因検出のタイムチャート、第
４図は分岐命令が含まれているときのＣＰＵのキューバ
ッファに取り込まれる命令とＣＰＵが実行する命令との
関係説明図、第５図は第４図に示されたプログラムをＣ
，ＰＵが実行してＣＰＵがブレークするときの実行型ブ
レーク要因検出のタイムチャートを示している。FIG. 1 shows the configuration of an embodiment of the execution-type break factor detection device according to the present invention, and FIG. 2 shows the relationship between instructions taken into the queue buffer of the CPU and instructions executed by the CPU when no branch instructions are included. Explanatory diagram: Figure 3 is a time chart of execution-type break cause detection when the CPU executes the program shown in Figure 2 and breaks, and Figure 4 is a time chart of detection of an execution-type break cause when a branch instruction is included. Figure 5 is an explanatory diagram of the relationship between instructions taken into the queue buffer of the CPU and instructions executed by the CPU.
, shows a time chart of execution-type break factor detection when the PU executes and the CPU breaks.
第１図において、１ないし３，６ないし８は第６図のも
のに対応し、９，１０はＤ型フリップフロップ回路、１
１はＪＫフリップフロンプ回路、１２はブランチ検出回
路、１３はオア回路を表している。In FIG. 1, 1 to 3 and 6 to 8 correspond to those in FIG. 6, 9 and 10 are D-type flip-flop circuits, 1
1 represents a JK flip-flop circuit, 12 represents a branch detection circuit, and 13 represents an OR circuit.
１ないし３及び６ないし８の動作の仕方は第６図のもの
と同一であるので、その説明は省略する。The operations of 1 to 3 and 6 to 8 are the same as those shown in FIG. 6, so their explanation will be omitted.
Ｄ型フリップフロップ回路９，１０はオア回路１３の出
力信号によってそれぞれクリアされ、そしてＣＰＵＩが
起動される毎にイベント検出回路３が検出する最初の実
行型イベント信号、例えばイベント信号Ｅ Ｖ ＋が最
初の信号であれば対応したＤ型フリップフロップ回路９
に該イベント信号Ｅ Ｖ ＋が保持され、またイベント
信号ＥＶ、が最初の信号であれば対応したＤ型フリフプ
フロツプ回路１０に該イベント信号ＥＶ２が保たれるよ
うになっている。The D-type flip-flop circuits 9 and 10 are each cleared by the output signal of the OR circuit 13, and each time the CPUI is started, the first execution type event signal detected by the event detection circuit 3, such as the event signal E V +, is first If the signal is, the corresponding D-type flip-flop circuit 9
If the event signal EV is the first signal, the event signal EV2 is held in the corresponding D-type flip-flop circuit 10.
ＪＫフリフプフロップ回路１１はオア回路１３の出力信
号によってクリアされ、そしてオア回路６から出力され
るトラップ信号を受け、上記り型フリップフロップ回路
９．ｌＯの動作機能を停止させる。The JK flip-flop circuit 11 is cleared by the output signal of the OR circuit 13, receives the trap signal output from the OR circuit 6, and operates the above-mentioned flip-flop circuit 9. The operating function of IO is stopped.
ブランチ検出回路１２は、ＣＰＵＩがそのキューバッフ
ァに取り込まれた命令を実行する毎に出力するキュース
テータス（ＱＳｍ）を監視している。ＣＰＵＩの分岐命
令実行の際キューステータスに立てられるブランチ情報
を該ブランチ検出回路１２が検出したとき、ブランチ信
号（ＢＬＡＮＣＨ）を出力する。The branch detection circuit 12 monitors the queue status (QSm) output every time the CPUI executes an instruction taken into its queue buffer. When the branch detection circuit 12 detects branch information set in the queue status upon execution of a CPUI branch instruction, it outputs a branch signal (BLANCH).
第１図の回路構成においても、イベント検出回路３が検
出する非実行型ブレークのブレーク要求信号、及び実行
型ブレークのイベント信号Ｅ Ｖ ＋又はＥＶ、に基づ
く割込み制御回路７のＣＰＵＩへブレークの掛は方は、
第６図のものと同様である。しかしながら、ＣＰＵＩが
分岐命令を実行する毎に、ブランチ検出回路１２からブ
ランチ信号が出力され、該ブランチ信号がオア回路１３
を介してＤ型フリップフロップ回路９，１０及びＪＫフ
リップフロフブ回路１１の内容をそれぞれクリアする。In the circuit configuration shown in FIG. 1 as well, the interrupt control circuit 7 issues a break to the CPUI based on the break request signal of the non-execution type break detected by the event detection circuit 3 and the event signal E V + or EV of the execution type break. The way is,
It is similar to that in FIG. However, every time the CPUI executes a branch instruction, a branch signal is output from the branch detection circuit 12, and the branch signal is sent to the OR circuit 13.
The contents of the D-type flip-flop circuits 9 and 10 and the JK flip-flop circuit 11 are cleared through the .
また非実行型ブレーク要求信号がイベント検出回路３か
ら出力されると、該非実行型ブレーク要求信号もオア回
路１３を介してＤ型フリップフロップ回路９．ＩＯ及び
ＪＫフリップフロップ回路１１の内容をそれぞれクリア
する。Further, when a non-execution type break request signal is output from the event detection circuit 3, the non-execution type break request signal is also passed through the OR circuit 13 to the D-type flip-flop circuit 9. The contents of the IO and JK flip-flop circuits 11 are cleared respectively.
第２図は分岐命令がないプログラムのＣＰＵの実行例で
あり、ＣＰＵ１はプリフェッチにより命令Ａ Ｉ、 Ａ
２． ・、 Ａ５． ・・・を該ＣＰＵＩ内のキューバ
ッファに取り込む。第３図のタイムチャートを参照しな
がら、ＣＰＵＩが命令Ａ３をフェッチしたとき、イベン
ト検出回路３に予め設定されている実行型イベントのブ
レーク条件ＥＶ、に合致したものとすれば、このとき該
イベント検出回路３はイベント信号ＥＶ、を出力する。Figure 2 shows an example of CPU execution of a program without branch instructions, where CPU1 executes instructions A I, A by prefetching.
2.・, A5. ... into the queue buffer within the CPUI. Referring to the time chart of FIG. 3, if it is assumed that the break condition EV of the execution type event preset in the event detection circuit 3 is met when the CPUI fetches the instruction A3, then the event The detection circuit 3 outputs an event signal EV.
該イベント信号ＥＶ、はＤ型フリップフロップ回路９の
Ｄ端子に入力すると共に、オア回路６を介してＪＫフリ
ップフロップ回路１１のＪ端子に入力する。The event signal EV is input to the D terminal of the D-type flip-flop circuit 9, and is also input to the J terminal of the JK flip-flop circuit 11 via the OR circuit 6.
＃Φクロックの立上りで該ＪＫフリップフロップ回路１
１の出力Ｑは論理「Ｈ」 （以下単にｒＨＪ又はｒＬＪ
の如く略記する）となり、該ＪＫフリップフロップ回路
１１のＱ出力の立上りでサンプルされるＤ型フリップフ
ロップ回路９．１０のうちＤ型フリップフロップ回路９
の出力ＱｌだけがｒＨＪとなる。#JK flip-flop circuit 1 at the rising edge of the Φ clock
The output Q of 1 is logic “H” (hereinafter simply rHJ or rLJ
), and the D-type flip-flop circuit 9 of the D-type flip-flop circuits 9 and 10 sampled at the rising edge of the Q output of the JK flip-flop circuit 11
Only the output Ql becomes rHJ.
そして、ＣＰＵＩが次の命令Ａ４をフェッチしたとき、
イベント検出回路３に予め設定されている実行型イベン
トのブレーク条件ＥＶ２に合致したものとすれば、この
ときも該イベント検出回路３はイベント信号ＥＶ、を出
力する。該イベント信号Ｅ Ｖ ｔはＤ型フリップフロ
ップ回路１０のＤ端子に入力すると共に、オア回路６を
介してＪＫフリップフロップ回路１１のＪ端子に入力す
るが、該ＪＫフリップフロップ回路１１の出力ＱはｒＨ
Ｊが保持されており、従って＃３クロックの立上りにお
いても該ＪＫフリップフロップ回路１１の出力Ｑは変化
なく「Ｈ」が保持され、Ｄ型フリップフロップ回路１０
の出力Ｑｔに変化を及ぼさない。Then, when the CPUI fetches the next instruction A4,
If the break condition EV2 of the execution type event set in advance in the event detection circuit 3 is met, the event detection circuit 3 outputs the event signal EV at this time as well. The event signal E V t is input to the D terminal of the D-type flip-flop circuit 10 and also input to the J terminal of the JK flip-flop circuit 11 via the OR circuit 6, but the output Q of the JK flip-flop circuit 11 is rH
Therefore, even at the rising edge of the #3 clock, the output Q of the JK flip-flop circuit 11 remains "H" without any change, and the D-type flip-flop circuit 10
does not affect the output Qt of.
すなわち該り型フリップフロップ回路１０の出力Ｑ２は
ｒＬＪの状態が保持される。この様にＣＰＵ１の起動時
にメイン制御回路８から出力されるクリア信号が、オア
回路１３を介してＤ型フリップフロップ回路９，１０及
びＪＫフリソプフロフプ回路１１をそれぞれクリアした
後において、イベント検出回路３によって最初に検出さ
れたイベント信号ＥＶ、だけが、Ｄ型フリップフロップ
回路９に保持され、ｒＨＪの出力Ｑ、を出力し続ける。That is, the output Q2 of the flip-flop circuit 10 is held in the rLJ state. In this way, the clear signal output from the main control circuit 8 at the time of starting the CPU 1 clears the D-type flip-flop circuits 9 and 10 and the JK flip-flop circuit 11 via the OR circuit 13, and then is cleared by the event detection circuit 3. Only the first detected event signal EV is held in the D-type flip-flop circuit 9 and continues to output the rHJ output Q.
一方、ＣＰＵＩはバス２の空き時間を利用して命令ＡＩ
、 Ａ２．・・・、Ａ５．・・・をブリフェッチしてい
るため、該命令Ａ１．Ａ２．・・・、Ａ５のフェッチ時
と時間的ずれを持って、ＣＰＵＩは該命令ＡＩ、Ａ２．
Ａ３をこの順序で順次実行するが、命令Ａ３の実行後に
第６図で説明した経過を径て、ＣＰＵＩはブレークされ
る。該ＣＰＵＩのブレーク後にメイン制御回路８がＤ型
フリップフロップ回路９，１０の出力Ｑ＋ 、Ｑｚの内
容を調べることにより、命令Ａ３の実行型ブレークのイ
ベント信号ＥＶ、に基づいて、ＣＰＵＩにブレークが掛
けられたことを該メイン制御回路８は識別する。On the other hand, the CPU uses the free time on bus 2 to send instructions to AI.
, A2. ..., A5. . . , the instruction A1. A2. . . , with a time lag from the time of fetching A5, the CPU fetches the instructions AI, A2 .
The instructions A3 are sequentially executed in this order, but after the execution of the instruction A3, the CPUI is broken through the process described in FIG. 6. After the break of the CPUI, the main control circuit 8 examines the contents of the outputs Q+ and Qz of the D-type flip-flop circuits 9 and 10, and a break is applied to the CPUI based on the execution type break event signal EV of the instruction A3. The main control circuit 8 recognizes that this has occurred.
なお、非実行型イベントのブレーク要求信号によってＣ
ＰＵＩにブレークが掛けられたときには、該ＣＰＵ１が
ブレークするとき、オア回路１３を介してＤ型フリップ
フロップ回路９．ｌＯの内容がクリアされる。従ってＣ
ＰＵＩがブレークしたとき、メイン制御回路８がＤ型フ
リップフロップ回路９．１０の出力Ｑ、、Ｑ、の内容、
すなわち該出力Ｑ、、Ｑ、が共にｒＬＪであれば、非実
行型イベントのブレーク要求信号によるものとして識別
され、実行型イベント信号に基づくものと区別される。Note that the break request signal of the non-executable event
When a break is applied to the PUI, when the CPU 1 breaks, the D-type flip-flop circuit 9. The contents of IO are cleared. Therefore C
When the PUI breaks, the main control circuit 8 changes the contents of the outputs Q, , Q, of the D-type flip-flop circuits 9 and 10,
That is, if the outputs Q, , Q are both rLJ, they are identified as being caused by a break request signal of a non-execution type event, and are distinguished from those based on an execution type event signal.
第４図は分岐命令があるプログラムのＣＰＵの実行例で
あり、ＣＰＵＩはブリフェッチによるＡ１、Ａ２．・・
・、Ａ６．を該ＣＰＵＩ内のキューバッファに取り込む
（フェッチ１）。第５図のタイムチャートを参照しなが
ら、ＣＰＵＩが命令Ａ４をフェッチしたとき、イベント
検出回路３に予め設定されている実行型イベントのブレ
ーク条件ＥＶ、に合致したものとすれば、前記第２図の
とき説明した様にＤ型フリップフロップ回路９の出力Ｑ
ＩがｒＨＪとなる。以下ＣＰＵＩが命令Ａ５゜Ａ６．・
・・をフェッチしても、該り型フリップフロップ回路９
の出力Ｑ、のｒＨＪはこの状態が保持される。FIG. 4 is an example of CPU execution of a program with a branch instruction, and the CPUI is A1, A2, .・・・
・, A6. is fetched into the queue buffer within the CPUI (fetch 1). Referring to the time chart in FIG. 5, if it is assumed that the break condition EV of the execution type event preset in the event detection circuit 3 is met when the CPUI fetches the instruction A4, then the timing chart shown in FIG. As explained above, the output Q of the D-type flip-flop circuit 9
I becomes rHJ. The following CPUI commands A5, A6.・
Even if you fetch..., the flip-flop circuit 9
The outputs Q and rHJ of are maintained in this state.
ＣＰＵＩが時間的ずれを持って命令Ａ１．Ａ２を実行し
、次いで命令Ａ３の分岐命令を実行するう
と、ＣＰＵＩの出力すつキューステータスを監視してい
るブランチ検出回路１２はブランチ信号を＃ｌＯクロッ
クの立下りで出力し、該ブランチ信号はオア回路１３を
介してＤ型フリップフロップ回路９．１０及びＪＫフリ
ップフロップ回路１１の各内容をそれぞれクリアする。CPUI executes instruction A1. with a time lag. When A2 is executed and then the branch instruction of instruction A3 is executed, the branch detection circuit 12 that monitors the output queue status of the CPUI outputs a branch signal at the falling edge of the #lO clock, and the branch signal is The contents of the D-type flip-flop circuits 9 and 10 and the JK flip-flop circuit 11 are cleared through the OR circuit 13.
すなわちＤ型フリップフロップ回路９の出力Ｑ、のｒＨ
Ｊは「Ｌ」になり、またＪＫフリップフロップ回路１１
の出力ＱのｒＨＪはｒＬＪとなる。すなわちＣＰＵ１を
起動する際、メイン制御回路８からクリア信号を出力し
たときと同様の状態となる。ＣＰＵＩは該ＣＰＵ１内の
キューバッファに取り込まれている命令Ａ４以下の命令
を捨て、上記命令Ａ３の指定する分岐命令を実行するた
め、ＣＰＵＩはブリフェッチによりＢ１．Ｂ２．・・・
を該ＣＰＵＩのキューバッファに取込む（フェッチ２）
。ＣＰＵ１が命令Ｂ２をフェッチしたとき、イベント回
路３に予め設定されている実行型イベントのブレーク条
件ＥＶ、に合致したものとすれば、前記第２リップフロ
ップ回路１０の出力ＱｔがｒＨＪとなる。以後該出力Ｑ
２のｒＨＪが保持される。That is, rH of the output Q of the D-type flip-flop circuit 9
J becomes "L" and JK flip-flop circuit 11
rHJ of the output Q becomes rLJ. That is, when starting up the CPU 1, the same state as when the main control circuit 8 outputs a clear signal is created. The CPU discards the instructions below instruction A4 that have been taken into the queue buffer in the CPU1, and executes the branch instruction specified by the instruction A3, so the CPU uses B1. B2. ...
fetch into the queue buffer of the CPUI (fetch 2)
. When the CPU 1 fetches the instruction B2, assuming that the break condition EV of the execution type event preset in the event circuit 3 is met, the output Qt of the second flip-flop circuit 10 becomes rHJ. From now on, the output Q
An rHJ of 2 is retained.
一方、ＣＰＵＩのプログラムの実行は命令のフェッチと
時間的ずれをもって、命令ＡＩ、Ａ２Ａ３が実行され（
実行１）、該命令Ａ３の分岐命令により命令Ｂｌ、Ｂ２
を実行する（実行２）。On the other hand, in the execution of the CPU program, instructions AI and A2A3 are executed with a time lag from the instruction fetch (
Execution 1), instructions B1 and B2 are executed by the branch instruction of the instruction A3.
(Execution 2).
ＣＰＵＩの該命令Ｂ２の実行後に第６図で説明した経過
を経て、ＣＰＵＩはブレークされる。該ＣＰＵＩのブレ
ーク後にメイン制御回路８がＤ型フリップフロップ回路
９，１００出力Ｑｔ 、Ｑｚの内容を調べることにより
、命令Ｂ２の実行型ブレークのイベント信号に基づいて
、ＣＰＵＩにブレークが掛けられたことを該メイン制御
回路８は識別する。After the CPUI executes the instruction B2, the CPUI is broken through the process described in FIG. 6. After the CPUI breaks, the main control circuit 8 checks the contents of the outputs Qt and Qz of the D-type flip-flop circuits 9 and 100, and determines that a break has been applied to the CPUI based on the execution-type break event signal of instruction B2. The main control circuit 8 identifies.
命令のブリフェッチによる成る命令の実行と該命令のフ
ェッチとに時間的ずれが生じていても、ＣＰＵＩがブレ
ークしたとき、Ｄ型フリフブフロフプ回路９．ＩＯの内
容を調べることにより、ＣＰＵＩをブレークさせた実行
型ブレークのイベント信号ＥＶ、又はＥ Ｖ ｔのブレ
ーク要因を特定することができる。また上記説明の如く
非実行型ブレークのブレーク要求信号に基づ＜ＣＰＵＩ
のブレークなのか実行型ブレークのブレーク信号に基づ
＜ＣＰＵＩのブレークなのかを識別することができるの
は勿論のことである。Even if there is a time lag between the execution of an instruction due to the instruction pre-fetch and the fetch of the instruction, when the CPU breaks, the D-type flip-flop circuit 9. By examining the contents of the IO, it is possible to identify the break cause of the execution-type break event signal EV or EVt that caused the CPUI to break. Also, as explained above, based on the break request signal of the non-executable break,
It goes without saying that it is possible to identify whether it is a CPUI break or an execution-type break based on the break signal.
以上の説明では実行型ブレーク要因は、ブレーク条件Ｅ
Ｖ＋ 、ＥＶｚの２個の設定で説明したが、２個以上何
個でも設定することが可能である。このときの回路は、
イベント検出回路３の検出数、Ｄ型フリップフロップ回
路９．１０の数及びオア回路６，１３の入力信号数をそ
の設定される数に対応した回路構成にしておけばよい。In the above explanation, the execution type break factor is the break condition E
Although the explanation has been made with two settings, V+ and EVz, it is possible to set two or more. The circuit at this time is
The number of detections by the event detection circuit 3, the number of D-type flip-flop circuits 9 and 10, and the number of input signals of the OR circuits 6 and 13 may be configured to correspond to the set numbers.
以上説明した如く、本発明によれば、ＣＰＵがブレーク
したときの非実行型ブレーク要因と実行型ブレーク要因
とを識別でき、実行型ブレーク要因に基づくときには設
定されたブレーク要因を特定することができる。この様
に実行ブレーク要因の特定ができるので、この特定され
る信号（ＦＡＣＴＩ、２）を用いて対応して設けられる
エミュレータのマクロ機能のプログラムを走らせること
が可能となり、自動デパックができる。As explained above, according to the present invention, when the CPU breaks, it is possible to distinguish between non-execution type break causes and execution type break causes, and when based on execution type break causes, it is possible to specify the set break cause. . Since the execution break factor can be specified in this way, it becomes possible to run the macro function program of the emulator provided correspondingly using the specified signal (FACTI, 2), and automatic depacking is possible.
また、エミュレータをマクロ機能以外で普通に使用する
場合も、ＣＰＵがブレークしたとき、トレース結果を見
なくても、どのイベントでブレークしたかが検出されて
いるので、その表示ができ、エミュレータのデパック効
率が向上する。Also, when using the emulator normally for purposes other than the macro function, when the CPU breaks, the event that caused the break is detected and displayed, without having to look at the trace results, so you can depack the emulator. Increased efficiency.
第１図は本発明に係る実行型ブレーク要因検出装置の一
実施例構成、第２図は分岐命令が含まれていないときの
ＣＰＵのキューバッファに取り込まれる命令とＣ，ＰＵ
が実行する命令との関係説明図、第３図は第２図に示さ
れたプログラムをＣＰＵが実行してＣＰＵがブレークす
るときの実行型ブレーク要因検出のタイムチャート、第
４図は分岐命令が含まれているときのＣＰＵのキューバ
ッファに取り込まれる命令とＣＰＵが実行する命令との
関係説明図、第５図は第４図に示されたプログラムをＣ
ＰＵが実行してＣＰＵがブレークするときの実行型ブレ
ーク要因検出のタイムチャート、第６図は従来のブレー
ク要因検出装置の回路構成図である。
図中、１はＣＰＵ、２はバス、３はイベント検出回路、
４，５はＪＫフリップフロップ回路、６はオア回路、７
は割込み制御回路、８はメイン制御回路、９，１０はＤ
型フリップフロップ回路、１１はＪＫフリップフロップ
回路、１２はブランチ検出回路、１３はオア回路である
。
第１
図
第２図
第３図
第４図
第５
図Fig. 1 shows the configuration of an embodiment of the execution type break factor detection device according to the present invention, and Fig. 2 shows the instructions taken into the queue buffer of the CPU when no branch instructions are included, and the C, PU
Figure 3 is a time chart of execution-type break cause detection when the CPU executes the program shown in Figure 2 and breaks, and Figure 4 shows the relationship between branch instructions and instructions executed. An explanatory diagram of the relationship between instructions taken into the CPU's queue buffer and instructions executed by the CPU when they are included in the program.
FIG. 6 is a time chart of execution-type break factor detection when the PU executes and the CPU breaks. FIG. 6 is a circuit configuration diagram of a conventional break factor detection device. In the figure, 1 is the CPU, 2 is the bus, 3 is the event detection circuit,
4 and 5 are JK flip-flop circuits, 6 is an OR circuit, and 7
is an interrupt control circuit, 8 is a main control circuit, 9 and 10 are D
11 is a JK flip-flop circuit, 12 is a branch detection circuit, and 13 is an OR circuit. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
該ＣＰＵのバス上に現われる情報を基に実行型イベント
及び非実行型イベントを検出するイベント検出回路とを
備え、該イベント検出回路が検出する実行型イベント又
は非実行型イベントに基づいてブレーク要求を行い、そ
れぞれのタイミングで前記ＣＰＵにブレークを掛ける構
成のエミュレータにおいて、 前記ＣＰＵが新たに起動する毎に、イベント検出回路に
よって検出される最初の実行型イベントのイベント信号
を保持するイベント信号保持回路と、 前記ＣＰＵが新たに起動する毎に、イベント検出回路に
よって検出される最初の実行型イベントにより、前記イ
ベント信号保持回路に対し該ＣＰＵが起動されている間
イベント信号保持回路に保持されたイベント信号を保持
させるための制御信号を出力するイベント信号制御回路
と、 該ＣＰＵの出力するキューステータスを監視し、該キュ
ーステータスにブランチ情報が立てられたとき、ブラン
チ信号を出力するブランチ検出回路と、該ブランチ検出
回路から検出されるブランチ信号、該ＣＰＵの新たな起
動毎に出力されるクリア信号及びイベント検出回路が非
実行型イベントをしたとき出力されるブレーク要求信号
のいずれかによって、前記イベント信号保持回路及びイ
ベント信号制御回路をクリアさせるオア回路 とを備え、イベント信号保持回路に保持されている信号
パターンからＣＰＵのブレーク要求を特定するようにし
たことを特徴とする実行型ブレーク要因検出装置。[Claims] 1. A CPU acting as a target system CPU;
an event detection circuit that detects an execution type event and a non-execution type event based on information appearing on the bus of the CPU, and a break request is made based on the execution type event or the non-execution type event detected by the event detection circuit. an event signal holding circuit that holds an event signal of a first execution type event detected by an event detection circuit each time the CPU is newly started; , Each time the CPU is newly activated, the first execution type event detected by the event detection circuit causes the event signal holding circuit to transmit an event signal held in the event signal holding circuit while the CPU is activated. an event signal control circuit that outputs a control signal for holding the CPU; a branch detection circuit that monitors the queue status output from the CPU and outputs a branch signal when branch information is set in the queue status; The event signal is held by any one of a branch signal detected from the branch detection circuit, a clear signal output every time the CPU is newly activated, and a break request signal output when the event detection circuit performs a non-executable event. 1. An execution type break cause detection device, comprising: an OR circuit for clearing a circuit and an event signal control circuit, and identifying a CPU break request from a signal pattern held in an event signal holding circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164254A JPH0214332A (en) | 1988-07-01 | 1988-07-01 | Executable break factor detecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164254A JPH0214332A (en) | 1988-07-01 | 1988-07-01 | Executable break factor detecting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214332A true JPH0214332A (en) | 1990-01-18 |
Family
ID=15789603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164254A Pending JPH0214332A (en) | 1988-07-01 | 1988-07-01 | Executable break factor detecting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214332A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877113B2 (en) | 2001-04-06 | 2005-04-05 | Fujitsu Limited | Break determining circuit for a debugging support unit in a semiconductor integrated circuit |
-
1988
- 1988-07-01 JP JP63164254A patent/JPH0214332A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877113B2 (en) | 2001-04-06 | 2005-04-05 | Fujitsu Limited | Break determining circuit for a debugging support unit in a semiconductor integrated circuit |
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