JPH02138734A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02138734A JPH02138734A JP29272888A JP29272888A JPH02138734A JP H02138734 A JPH02138734 A JP H02138734A JP 29272888 A JP29272888 A JP 29272888A JP 29272888 A JP29272888 A JP 29272888A JP H02138734 A JPH02138734 A JP H02138734A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものである。
従来の技術
近年、素子の微細化に伴い、サブミクロン領域でのコン
タクト形成技術としては、セルファラインコンタクト技
術が不可欠となっている。
タクト形成技術としては、セルファラインコンタクト技
術が不可欠となっている。
従来のＭＯＳ ）ランジスタ形成領域のセルファライン
コンタクト形成工程を第３図に基づいて説明する。
コンタクト形成工程を第３図に基づいて説明する。
まず、第３図体）に示すように、シリコン基板１上に、
シリコン酸化膜２．ポリシリコン膜３からなるゲート、
ゲートと配線間を分離する第１０ｖＤシリコン酸化膜４
、ソース領域またはドレイン領域となるｎ＋拡散層５、
サイドウオールを形成する第２０ＶＤシリコン酸化膜６
を有するＭＯＳトランジスタを形成する。
シリコン酸化膜２．ポリシリコン膜３からなるゲート、
ゲートと配線間を分離する第１０ｖＤシリコン酸化膜４
、ソース領域またはドレイン領域となるｎ＋拡散層５、
サイドウオールを形成する第２０ＶＤシリコン酸化膜６
を有するＭＯＳトランジスタを形成する。
次に、第３図（ｂ）に示すように、酸化阻止膜となるＣ
ＶＤシリコン窒化膜？、 ｎ＋ポリシリコン膜８、絶
縁体膜となるポロン燐ガラス膜９を全面に堆積する。
ＶＤシリコン窒化膜？、 ｎ＋ポリシリコン膜８、絶
縁体膜となるポロン燐ガラス膜９を全面に堆積する。
次に、第３図（Ｃ）に示すように、ホトレジスト１０に
よるパターンを形成したのち、ｎ＋ポリシリコン膜８を
エツチングのストッパーとして、ボロン燐ガラス膜９を
エツチングする。
よるパターンを形成したのち、ｎ＋ポリシリコン膜８を
エツチングのストッパーとして、ボロン燐ガラス膜９を
エツチングする。
次に、第３図（ｃｌ） Ｋ示すように、ＣＶＤシリコン
窒化膜７をエツチングのストッパーとして、ｎ＋ポリシ
リコン膜８をエツチングする。
窒化膜７をエツチングのストッパーとして、ｎ＋ポリシ
リコン膜８をエツチングする。
次に、第３図（ｅ）に示すように、酸化性雰囲気で熱処
理を行なって、ｎ＋ポリシリコン膜８をポリシリコン酸
化膜１１へと酸化してしまうが、ポリシリコン酸化膜１
１の下には酸化阻止膜であるＣＶＤシリコン窒化膜７が
あるので、ポリシリコン膜３とシリコン基板１は酸化さ
れない。またこの際、ポロン燐ガラス膜９がリフローさ
れるので、層間絶縁膜平坦化が行われる。
理を行なって、ｎ＋ポリシリコン膜８をポリシリコン酸
化膜１１へと酸化してしまうが、ポリシリコン酸化膜１
１の下には酸化阻止膜であるＣＶＤシリコン窒化膜７が
あるので、ポリシリコン膜３とシリコン基板１は酸化さ
れない。またこの際、ポロン燐ガラス膜９がリフローさ
れるので、層間絶縁膜平坦化が行われる。
第３図（ｆ）に示すように、酸化阻止膜であるＣＶＤシ
リコン窒化膜７とコンタクト形成領域の保護酸化膜であ
るシリコン酸化膜２とをエツチングをする。その後、第
３図（ｑ）に示すように、配線材料であるｎ＋ポリシリ
コン膜１２、及び、ＡＩ膜１３を堆積する。
リコン窒化膜７とコンタクト形成領域の保護酸化膜であ
るシリコン酸化膜２とをエツチングをする。その後、第
３図（ｑ）に示すように、配線材料であるｎ＋ポリシリ
コン膜１２、及び、ＡＩ膜１３を堆積する。
発明が解決しようとする課題
しかしながら上記の構成では、各種層間リークが発生し
て半導体装置の歩留りが低いという課題があった。以下
その理由を説明する。
て半導体装置の歩留りが低いという課題があった。以下
その理由を説明する。
第１にシリコン窒化膜をボロン燐ガラス膜のりフロー時
に、ポリシリコン膜とシリコン基板の酸化防止膜として
用いるため、シリコン窒化膜の膜厚はあまり薄くできな
い。そのため、シリコン窒化膜のストレスによシ各種リ
ークが生じる。
に、ポリシリコン膜とシリコン基板の酸化防止膜として
用いるため、シリコン窒化膜の膜厚はあまり薄くできな
い。そのため、シリコン窒化膜のストレスによシ各種リ
ークが生じる。
第２にシリコン窒化膜とシリコン酸化膜のエツチング時
に、オーバーエツチング量が太きいと、下地であるｎ＋
拡散層が掘シ下げられて浅くなるため、シリコン基板と
配線材料であるｎ＋ポリシリコン膜の間でリークが生じ
る。さらにこの時、下地であるゲート上の第１ ＣＶＤ
シリコン酸化膜とサイドウオールを形成している第２０
ＶＤシリコン酸化膜が掘シ下げられて薄くなり、ゲート
のポリシリコン膜と配線材料であるｎ ポリシリコン膜
との間でリークが生じる。
に、オーバーエツチング量が太きいと、下地であるｎ＋
拡散層が掘シ下げられて浅くなるため、シリコン基板と
配線材料であるｎ＋ポリシリコン膜の間でリークが生じ
る。さらにこの時、下地であるゲート上の第１ ＣＶＤ
シリコン酸化膜とサイドウオールを形成している第２０
ＶＤシリコン酸化膜が掘シ下げられて薄くなり、ゲート
のポリシリコン膜と配線材料であるｎ ポリシリコン膜
との間でリークが生じる。
本発明は、上述の課題に鑑みて試されたもので、上記層
間リークをなくすことができる半導体装置の製造方法を
提供することを目的とする。
間リークをなくすことができる半導体装置の製造方法を
提供することを目的とする。
課題を解決するための手段
本発明は上述の課題を解決するため、シリコン窒化膜を
用いることなく、半導体基板上のコンタクトホールに導
電性膜を堆積する工程と、前記半導体基板全面に絶縁性
膜を堆積する工程と、前記絶縁性膜を前記導電性膜の表
面が現れるまでエツチングする工程と、前記半導体基板
全面に配線材料を堆積することによシ前記導電性膜とコ
ンタクトを取る工程を備えたものである。
用いることなく、半導体基板上のコンタクトホールに導
電性膜を堆積する工程と、前記半導体基板全面に絶縁性
膜を堆積する工程と、前記絶縁性膜を前記導電性膜の表
面が現れるまでエツチングする工程と、前記半導体基板
全面に配線材料を堆積することによシ前記導電性膜とコ
ンタクトを取る工程を備えたものである。
作 用
本発明は上述の構成により、シリコン窒化膜を用いない
ため、ストレスによる各種リークは発生しない。またコ
ンタクトホールを導電性膜で埋めた後、平坦化を行うた
め、ｎ＋拡散層やゲートを覆っている絶縁体膜が掘シ下
げられることはないため、層間リークをなくすことがで
きる。
ため、ストレスによる各種リークは発生しない。またコ
ンタクトホールを導電性膜で埋めた後、平坦化を行うた
め、ｎ＋拡散層やゲートを覆っている絶縁体膜が掘シ下
げられることはないため、層間リークをなくすことがで
きる。
実施例
（実施例１）
第１図は本発明の第１の実施例によるＭＯＳトランジス
タ形成領域のセルファラインコンタクトの形成方法の工
程断面面である。以下第１図を用いて本発明の第１の実
施例を説明する。
タ形成領域のセルファラインコンタクトの形成方法の工
程断面面である。以下第１図を用いて本発明の第１の実
施例を説明する。
第１図（ａ）に示すように、周知の技術を用いて、シリ
コン基板２１上にシリコン酸化膜２２．ポリシリコン膜
２３からなるゲート、ゲートと配線間を分離する第１０
ＶＤシリコン酸化膜２４、ンス領域またはドレイン領域
となるｎ＋拡散層２６、サイドウオールを形成する第２
０ＶＤ酸化膜２６を有するＭＯＳ）ランジスタを形成す
る。本実施例では、燐接するＭＯＳ）ランジスタのゲー
ト間隔は約０．５７１ｍ、ｎ＋拡散層２６の深さは約０
．２μｍである。
コン基板２１上にシリコン酸化膜２２．ポリシリコン膜
２３からなるゲート、ゲートと配線間を分離する第１０
ＶＤシリコン酸化膜２４、ンス領域またはドレイン領域
となるｎ＋拡散層２６、サイドウオールを形成する第２
０ＶＤ酸化膜２６を有するＭＯＳ）ランジスタを形成す
る。本実施例では、燐接するＭＯＳ）ランジスタのゲー
ト間隔は約０．５７１ｍ、ｎ＋拡散層２６の深さは約０
．２μｍである。
次に第２図（ｂ）Ｋ示すように、ホトレジスト３０によ
るパターンを形成した後、コンタクトホール３４部のシ
リコン酸化膜２２をエツチングする。
るパターンを形成した後、コンタクトホール３４部のシ
リコン酸化膜２２をエツチングする。
次にホトレジスト３０を除去した後、第１図（ｃ）に示
すように、ｎ＋拡散層２６の露出したコンタクトホール
３４にのみ選択的にシリコンエピタキシャル成長層３５
を成長させて、コンタクトホル３４の段差を埋める。本
実施例ではコンタクトホール３４部のアスペクト比は約
１である。
すように、ｎ＋拡散層２６の露出したコンタクトホール
３４にのみ選択的にシリコンエピタキシャル成長層３５
を成長させて、コンタクトホル３４の段差を埋める。本
実施例ではコンタクトホール３４部のアスペクト比は約
１である。
次に第１図（ｄ）に示すように、第３０ＶＤシリコン酸
化膜３６とホロン燐ガラス膜２９を堆積する。
化膜３６とホロン燐ガラス膜２９を堆積する。
ソシて第１図（、）に示すように、ボロン燐ガラス２９
の軟化点以上の温度で、窒素ガス雰囲気で熱処理するこ
とによってボロン燐ガラス膜２９をリフローして平坦化
を行う。本実施例では、ボロン燐ガラス膜２９の濃度と
しては１０．○ａ ｔ ％ Ｂ２Ｏ３゜６．５ａｔ％
ｐ２ｏ５を用い、９００’Ｃの窒素ガス雰囲気で熱処理
を行っている。この際、ボロン燐ガラス膜２９から下地
へ不純物が拡散するのを防ぐため、第３０ Ｖ Ｄシリ
コン酸化膜３６は、不純物の拡散を防止するのに十分な
膜厚、例えば５０ ｎｍ程度で堆積する。
の軟化点以上の温度で、窒素ガス雰囲気で熱処理するこ
とによってボロン燐ガラス膜２９をリフローして平坦化
を行う。本実施例では、ボロン燐ガラス膜２９の濃度と
しては１０．○ａ ｔ ％ Ｂ２Ｏ３゜６．５ａｔ％
ｐ２ｏ５を用い、９００’Ｃの窒素ガス雰囲気で熱処理
を行っている。この際、ボロン燐ガラス膜２９から下地
へ不純物が拡散するのを防ぐため、第３０ Ｖ Ｄシリ
コン酸化膜３６は、不純物の拡散を防止するのに十分な
膜厚、例えば５０ ｎｍ程度で堆積する。
次に第３図（ｆ）に示すように、シリコンエピタキシャ
ル成長層３６が表面に現れるまでボロン燐ガラス膜２９
をエッチバックする。この際、下地である第１ＣｖＤシ
リコン酸化膜２４及び第２０ＶＤシリコン酸化膜２６が
エツチングされて膜厚が薄くなると、ゲートのポリシリ
コン膜２３と配線間にリークが生じやすくなる。そのた
めシリコンエピタキシャル成長層３５は、第１０ｖＤシ
リコン酸化膜よりも数十ｎｍ程度高い位置まで成長させ
ておく。
ル成長層３６が表面に現れるまでボロン燐ガラス膜２９
をエッチバックする。この際、下地である第１ＣｖＤシ
リコン酸化膜２４及び第２０ＶＤシリコン酸化膜２６が
エツチングされて膜厚が薄くなると、ゲートのポリシリ
コン膜２３と配線間にリークが生じやすくなる。そのた
めシリコンエピタキシャル成長層３５は、第１０ｖＤシ
リコン酸化膜よりも数十ｎｍ程度高い位置まで成長させ
ておく。
最後に第１図（ＣＦ） Ｋ示すように、配線材料として
ＡＩ膜３７を堆積する。
ＡＩ膜３７を堆積する。
以上のように、第１の実施例によるとコンタクトホール
をシリコン膜を埋め込むことにより、従来例のようにエ
ツチングのストッパーとしてｎ＋ポリシリコン膜８を用
いる必要がなく、ｎ＋ポリシリコン膜８を後工程で酸化
性雰囲気で酸化する必要はなく、従って酸化阻止膜とし
てのシリコン窒化膜７が必要でなくなる。そのためスト
レスによる各種リークは発生しない。
をシリコン膜を埋め込むことにより、従来例のようにエ
ツチングのストッパーとしてｎ＋ポリシリコン膜８を用
いる必要がなく、ｎ＋ポリシリコン膜８を後工程で酸化
性雰囲気で酸化する必要はなく、従って酸化阻止膜とし
てのシリコン窒化膜７が必要でなくなる。そのためスト
レスによる各種リークは発生しない。
なお、第１の実施例ではボロン燐ガラス膜２９を熱処理
する際に、不純物拡散阻止膜として第３ＣＶＤシリコン
酸化膜３６を用いたが、スパッタシリコン酸化膜を用い
ても同様の効果が得られる。
する際に、不純物拡散阻止膜として第３ＣＶＤシリコン
酸化膜３６を用いたが、スパッタシリコン酸化膜を用い
ても同様の効果が得られる。
（実施例２）
第２図は本発明の第２の実施例によるＭＯＳトランジス
タ形成領域のセルファラインコンタクトの形成方法の工
程断面図である。以下第２図を用いて本発明の第２の実
施例を説明する。
タ形成領域のセルファラインコンタクトの形成方法の工
程断面図である。以下第２図を用いて本発明の第２の実
施例を説明する。
第２図（ａ）〜（Ｃ）は、第１図（ｄ）〜（ｃ）と同一
工程であるため、各構成部に同一番号を付すことによシ
、説明を詳略する。
工程であるため、各構成部に同一番号を付すことによシ
、説明を詳略する。
次に第２図（ｄ）に示すように、第４０ＶＤシリコン酸
化膜４０を堆積し、ホトレジスト４１を塗布する。
化膜４０を堆積し、ホトレジスト４１を塗布する。
そして第２図（ｅ）に示すように、ホトレジスト４１と
第４０ＶＤシリコン酸化膜４ｏが同じ速度でエツチング
できる条件で、シリコンエピタキシャル成長層３６の表
面が現れるまでホトレジスト４１と第４０ＶＤシリコン
酸化膜４０をエッチバックした後、第２図（ｆ）に示す
ように配線材料としてＡＩ膜４２を堆積する。
第４０ＶＤシリコン酸化膜４ｏが同じ速度でエツチング
できる条件で、シリコンエピタキシャル成長層３６の表
面が現れるまでホトレジスト４１と第４０ＶＤシリコン
酸化膜４０をエッチバックした後、第２図（ｆ）に示す
ように配線材料としてＡＩ膜４２を堆積する。
以上のように第２の実施例においては、第１の実施例の
ように熱処理による平坦化を行わないため、コンタクト
ホール以外の段差を埋める絶縁体膜としては、ボロン燐
ガラスに限る必要はない。
ように熱処理による平坦化を行わないため、コンタクト
ホール以外の段差を埋める絶縁体膜としては、ボロン燐
ガラスに限る必要はない。
また不純物の拡散阻止膜として第３０ＶＤシリコン酸化
膜を堆積しなくてもよい。
膜を堆積しなくてもよい。
従って、熱処理による平坦化が容易な場合は、第１の実
施例の方法を用い、困難な場合には、第２の実施例の方
法を用いることができる。
施例の方法を用い、困難な場合には、第２の実施例の方
法を用いることができる。
なお、第２の実施例において、コンタクトホールの段差
をシリコンエピタキシャル成長層で埋めたが、タングス
テンを選択的に堆積することを用いても同様の効果が得
られ、その他いかなる導電性膜を用いても良いことは言
うまでもない。
をシリコンエピタキシャル成長層で埋めたが、タングス
テンを選択的に堆積することを用いても同様の効果が得
られ、その他いかなる導電性膜を用いても良いことは言
うまでもない。
発明の効果
以上の説明から明らかなように、本発明はセルファライ
ンコンタクト形成に伴う平坦化の際に酸化阻止膜として
窒化膜を用いないため、ストレスによる各種リークは発
生しない。またコンタクトホールを導電性膜で埋めた後
、平坦化を行うため、ｎ＋拡散層やゲートを農っている
絶縁体膜が掘り下げられることはないだめ、層間リーク
をなくすことができる。そのため半導体装置の歩留捷り
を向上させることができる。
ンコンタクト形成に伴う平坦化の際に酸化阻止膜として
窒化膜を用いないため、ストレスによる各種リークは発
生しない。またコンタクトホールを導電性膜で埋めた後
、平坦化を行うため、ｎ＋拡散層やゲートを農っている
絶縁体膜が掘り下げられることはないだめ、層間リーク
をなくすことができる。そのため半導体装置の歩留捷り
を向上させることができる。
第１図および第２図はそれぞれ本発明の第１の実施例お
よび第２の実施例によるセルファラインコンタクトの形
成方法の工程断面図、第３図は従来のセルフ７ラインコ
ンタクトの形成方法の工程断面図である。 ２１・・・・・・シリコン基＆、２２・・・・・・シリ
コン酸化膜、２３・・・・・・ポリシリコン膜、２４・
・・・・・第１ＣｖＤシリコン酸化膜、２５・・・・・
・ｎ＋拡散層、２６・・・・・・第２０ＶＤシリコン酸
化膜、２９・・・・・ボロン燐ガラス膜、３０．４１・
・・・・・ホトレジ７）、３４・・・・・・コンタクト
ホール、３６・・・・・・シリコンエピタキシャル成長
層、３６・・・・・・第３０ＶＤシリコン酸化膜、３７
、４２＝−−−−Ａｌ ｆｌｌ、、４ ｏ−−−−−−
第４ ＣＶ Ｄ シリコン酸化膜 代理人の氏名 弁理士 粟 野 重 孝 ほか１名図 ？４第ｊｃＶＤシリゴノ酸化膜 鋳 〆 弔 図 第 図 第 図
よび第２の実施例によるセルファラインコンタクトの形
成方法の工程断面図、第３図は従来のセルフ７ラインコ
ンタクトの形成方法の工程断面図である。 ２１・・・・・・シリコン基＆、２２・・・・・・シリ
コン酸化膜、２３・・・・・・ポリシリコン膜、２４・
・・・・・第１ＣｖＤシリコン酸化膜、２５・・・・・
・ｎ＋拡散層、２６・・・・・・第２０ＶＤシリコン酸
化膜、２９・・・・・ボロン燐ガラス膜、３０．４１・
・・・・・ホトレジ７）、３４・・・・・・コンタクト
ホール、３６・・・・・・シリコンエピタキシャル成長
層、３６・・・・・・第３０ＶＤシリコン酸化膜、３７
、４２＝−−−−Ａｌ ｆｌｌ、、４ ｏ−−−−−−
第４ ＣＶ Ｄ シリコン酸化膜 代理人の氏名 弁理士 粟 野 重 孝 ほか１名図 ？４第ｊｃＶＤシリゴノ酸化膜 鋳 〆 弔 図 第 図 第 図
Claims (2)
- （１）半導体基板上のコンタクトホールに導電性膜を堆
積する工程と、前記半導体基板全面に絶縁性膜を堆積す
る工程と、熱処理することによって前記絶縁性膜をフロ
ーさせる工程と、前記絶縁性膜を前記導電性膜の表面が
現れるまでエッチングする工程と、前記半導体基板全面
に配線材料を堆積することにより前記導電性膜とコンタ
クトを取る工程とを備えてなる半導体装置の製造方法。 - （２）半導体基板上のコントタクトホールに導電性膜を
堆積する工程と、前記半導体基板全面にレジストを塗布
する工程と、前記絶縁性膜と前記レジストを同じ速度で
前記導電性膜の表面が現れるまでエッチングする工程と
、前記半導体基板全面に配線材料を堆積することにより
前記導電性膜とコンタクトを取る工程とを備えてなる半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29272888A JPH02138734A (ja) | 1988-11-18 | 1988-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29272888A JPH02138734A (ja) | 1988-11-18 | 1988-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02138734A true JPH02138734A (ja) | 1990-05-28 |
Family
ID=17785551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29272888A Pending JPH02138734A (ja) | 1988-11-18 | 1988-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02138734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369865B1 (ko) * | 2000-12-29 | 2003-01-30 | 주식회사 하이닉스반도체 | 플러그 형성 방법 |
| US6869874B2 (en) | 2002-05-18 | 2005-03-22 | Hynix Semiconductor Inc. | Method for fabricating contact plug with low contact resistance |
-
1988
- 1988-11-18 JP JP29272888A patent/JPH02138734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369865B1 (ko) * | 2000-12-29 | 2003-01-30 | 주식회사 하이닉스반도체 | 플러그 형성 방법 |
| US6869874B2 (en) | 2002-05-18 | 2005-03-22 | Hynix Semiconductor Inc. | Method for fabricating contact plug with low contact resistance |
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