JPH02137421A - パルスストレッチャー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、Ｄ／Ａ変換器等に使用されるパルスストレ
ッチャー回路に関する。

〈従来の技術〉 Ｄ／Ａ変換器等においては、パルスのカウント数を積分
してアナログ量に変換するため、パルスストレッチャー
回路が使用される。この種のベルスストレッチャー回路
には、従来、第３図に示すものがある。このパルススト
レッチャー回路は、電流スイッチ回路Ｄ１電圧比較器Ｃ
ＯＭおよび積分用コンデンサＣを備えている。電流スイ
ッチ回路りは、差動型に配置されたＮＰＮ形の第１、第
２トランジスタＱ１、Ｑ２からなり、第１トランジスタ
Ｑｌのベースにはパルス信号Ｐ１が入力される第１入力
端子ＩＮｔが接続され、第２トランジスタＱ２のベース
には基準電圧源Ｅが接続され、また、第２トランジスタ
Ｑ２のコレクタは電源ＶＣＣに接続されている。一方、
電圧比較器ＣＯＭの一方の反転入力端子（−）には積分
用コンデンサＣと第１トランジスタＱ１のコレクタ間を
接続する第１接続点Ｘが接続され、電圧比較器ＣＯＭの
他方の非反転入力端子（＋）には、第１、第２トランジ
スタＱｌ、Ｑ２の両エミッタ間を接続する第２接続点Ｙ
が接続され、この第２接続点Ｙは抵抗Ｒ１を介して接地
されている。さらに、上記の第１接続点Ｘと電源Ｖｃｅ
間には第１定電流源ＩＡが、第１接続点Ｘと接地間には
第２定電流源！Ｂがそれぞれ設けられ、かつ、第２定電
流源ＩＢに対してはこれをオン・オフ制御する制御パル
スＰ２が入力される第２入力端子ＩＮ２が設けられてい
る。

また、前記の第１入力端子ＩＮＩにはＰＮＰ形の第３ト
ランジスタＱ３のエミッタが接続されており、この第３
トランジスタＱ３はベースが第１接続点Ｘに接続され、
コレクタが接地されている。

次に、上記構成のパルスストレッチャー回路の動作を、
第４図に示すタイムチャートを参照して説明する。

第４図には第１入力端子ＩＮＩから入力されるパルス信
号Ｐ１の入力波形、第２入力端子ＩＮ２から人力される
制御パルスＰ２の入力波形、積分用コンデンサＣによる
第１接続点Ｘにおける電圧波形Ｖｃ、および電圧比較器
ＣＯＭの出力端子ＯＵＴから出力されるパルス波形Ｐ３
をそれぞれ示している。なお、第２入力端子ＩＮ２に加
えられる制御パルスＰ２は、パルス信号Ｐ１と外部で予
め設定される所定のパルス幅Ｔ。をらつ基準パルス（図
示せず）との差から得られる信号である。

（１）ｔｏ〜ｔｌの期間 時刻ｔ。において、第１入力端子ＩＮＩにハイレベルの
パルス信号ＰＩが入力されると、電流スイッチ回路りの
第１トランジスタＱｌが導通し、積分用コンデンサＣの
蓄積電荷と第１定電流源ＩＡＩからの電流が第１トラン
ジスタＱ１に流れ、第１接続点Ｘの電位Ｖｃが次第に低
下する。そして、制御パルスＰ２が入力される直前の時
刻ｔ１では、第３トランジスタＱ３が導通するため第１
トランジスタＱｌが非導通となる。したがって、この時
刻【ｌでのコンデンサＣの電位Ｖｃは、第２接続点Ｙに
おける比較電位Ｖ　ｒｅｆに第１トランジスターＱｌの
エミッタ／コレクタ間電圧Ｖｓを加えた値（■ｃ＝　ｖ
　ｒｅｒ＋　ｖ　ｓ、ただし、Ｖｒｅｆ＝基準電圧源Ｅ
の電圧Ｖ　ｒｅｇ十第２トランジスタＱ、のベース／エ
ミッタ間電圧）となる。この場合、Ｖｃ＞Ｖｒｅｆ’で
あるから、電圧比較ｉｃＯＭの出力はローレベルのまま
である。

（２）ｔ□〜ｔｌの期間 時刻ｔ１において、第２入力端子ＩＮ２にハイレベルの
制御パルスＰ２が入力されると、第２定電流源！Ｂがオ
ンして動作が開始される。これにより、第１定電流源！
Ａよりも第２定電流源ＩＢの方の引き込み電流が増加す
るため、第１接続点Ｘの電位Ｖｃは更に低下する。この
場合、時刻ｔ、では第１接続点Ｘの電位Ｖｃは比較電圧
Ｖ　ｒｅ「よりも大きいので、ｔｌからｔｅｒ時間だけ
遅れて初めて電圧比較器ＣＯＭの反転入力電圧（−）が
Ｖ　ｒｅｆ以下になり、その結果、電圧比較器ＣＯＭの
出力パルスがハイレベルになる。

（３）ｔｔ〜ｔ、の期間 時刻ｔ、では第１１第２入力端子ｌＮｌ５　ＩＮ２の入
力信号が共にローレベルとなるので、電流スイッチ回路
りの第１トランジスタＱｌは非導通で、かつ、第２定電
流源ＩＢは動作を中止する。このため、コンデンサＣの
充電が開始され、第１接続点Ｘの電位Ｖｃが次第に増加
する。この場合、時刻ｔ、までは、第１接続点Ｘの電位
Ｖｃは比較電圧Ｖ　ｒｅｆよりも低いので、その時刻ｔ
３までは電圧比較９８　ＣＯＭの出力はハイレベルのま
まである。

〈発明が解決しようとする課題〉 このように、第３図に示した従来のパルスストレッチャ
ー回路においては、第２入力端子ＩＮ２に制御パルスＰ
２が加えられて第２定電流源！Ｂが動作を開始する時点
において、第１接続点Ｘの電位Ｖｃが第２接続点Ｙにお
ける比較電圧Ｖ　ｒｅｆよりもＶｓだけ大きいことから
、電圧比較器ＣＯＭの出力がハイレベルとなる時刻がｔ
ｅｒ時間だけ遅れる。したがって、第２入力端子ＩＮ２
に加えられる制御パルスＰ２に比例した出力が得られず
、これが出力パルス幅の誤差要因となる。このため、精
度良いＤ／Ａ変換を行えない等の不具合を生じる。

さらに、制御パルスＰ２のパルス幅がＴｅｒ時間以下の
場合には、第１接続点Ｘの電位Ｖｃは比較電圧Ｖ　ｒｅ
ｆ以下にならないので、電圧比較器Ｃ０Ｍからは出力パ
ルスが全く出力されない（デッドバンドが大きい）とい
う問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、定電流源をオン・オフする制御パルスに比
例した出力パルスが得られるとともに、デッドバンドを
最小とすることができるパルスストレッチャー回路を得
ることを目的とする。

く課題を解決するための手段〉 本発明は、上記目的を達成するため、次の構成を採る。

すなわち、本発明に係るパルスストレッチャー回路は、
積分用コンデンサに対する放電用回路を付加したもので
あり、この放電用回路は、ＮＰＮ形の第４、第５トラン
ジスタおよび抵抗からなり、前記第４トランジスタは、
コレクタが前記第１接続点に、ベースが第５トランジス
タのコレクタにそれぞれ接続され、かつエミッタが接地
され、第５トランジスタは、ベースが電圧比較器の出力
端子に接続され、エミッタが接地され、前記抵抗は第２
入力端子と第４トランジスタのベースとの間に接続され
た構成としている。

〈作用〉 上記構成によれば、第２入力端子に制御パルスが入力さ
れて第２定電流源がオンすると同時に、放電用回路の第
４トランジスタが導通して第１接続点におけるコンデン
サの充電電荷がこの第４トランジスタを介して急速放電
される。このため、コンデンサＣの電位Ｖ　ｃ（−Ｖ　
ｒｅｆ＋　Ｖ　ｓ）が即時に第２接続点Ｙの比較電圧Ｖ
　ｒｅｆに移行されるため、電圧比較器の出力が直ちに
ハイレベルとなる。

〈実施例〉 第１図は本発明の実施例に係るパルスストレッチャー回
路の回路図であり、第３図に示した従来例に対応する部
分には同一の符号を付す。

第１図において、Ｄは電流スイッチ回路Ｄ１ＣＯＭは電
圧比較器、Ｃは積分用コンデンサ、Ｑｌ。

Ｑ２は電流スイッチ回路りを構成する差動型に配置され
たＮＰＮ形の第１１第２トランジスタ、■Ａは第１定電
流源、ＩＢは第２定電流源、［Ｎ１はパルス信号ＰＩが
入力される第１入力端子、！Ｎ２は第２定電流源ＩＢを
オン・オフ制御する制御パルスＰ２が入力される第２入
力端子、Ｅは第２トランジスタＱ２のベースに接続され
た基準電圧源、Ｖｃｃは電源、Ｘは積分用コンデンサＣ
と第１トランジスタＱｌのコレクタ間を接続する第１接
続点、Ｙは第１１第２トランジスタＱ１、Ｑ２の両エミ
ッタ間を接続する第°２接続点、Ｒ１は抵抗、Ｑ３はＰ
ＮＰ形の第３トランジスタであり、これらの構成は従来
例の場合と同様であるから説明を省略する。

この実施例の特徴は、積分用コンデンサＣに対する放電
用回路Ｆが付加されていることである。

すなわち、この放電用回路Ｆは、ＮＰＮ形の第４、第５
トランジスタＱ４、Ｑ５および抵抗Ｒ２からなる。第４
トランジスタＱ４は、コレクタが第１接続点Ｘに、ベー
スが第５トランジスタＱ５のコレクタにそれぞれ接続さ
れ、かつエミッタが接地されている。また、第５トラン
ジスタＱ５は、ベースが電圧比較器ＣＯＭの出力端子Ｏ
ＵＴに接続され、エミッタが接地され、さらに抵抗Ｒ２
は第２入力端子ＩＮ２と第４トランジスタＱ４のベース
の間に接続されている。

次に、上記構成のパルスストレッチャー回路の動作につ
いて、第２図に示すタイムチャートを参照して説明する
。

（１）ｔｏ〜ｔ１の期間、ならびにｔ、〜ｔａの期間こ
れらの期間における動作は、従来例の場合と同様である
から説明を省略する。

（２）ｔ＋−ｔｔの期間 制御パルスＰが入力される直曲においては、コンデンサ
Ｃの電位Ｖｃは、第２接続点Ｙにおける比較電位Ｖｒｅ
ｆに第１トランジスターＱｌのエミッタ／コレクタ間電
圧Ｖｓを加えた値（Ｖｃ＝Ｖｒｅｆ十Ｖｓ）となってい
る。この場合、Ｖｃ＞Ｖｒｅ４であるから、電圧比較器
ＣＯＭの出力はローレベルである。

時刻ｔ１において、第２入力端子ＩＮ２にハイレベルの
制御パルスＰ２が入力されると、第２定電流ＲＩＢがオ
ンして動作が開始されるとともに、それと同時に、第４
トランジスタＱ４が導通する。

そして、第１接続点ＸにおけるコンデンサＣの充電電荷
がこの第４トランジスタＱ４を介して急速放電される。

このため、コンデンサＣの電位Ｖｃは、即時に第２接続
点Ｙの比較電圧Ｖｒｅｆに移行する。そして、コンデン
サＣの電位Ｖｃが比較電圧Ｖ　ｒｅｒに達すると、電圧
比較器ＣＯＭの出力Ｐ３が直ちにハイレベルとなる。す
ると、第５トランジスターＱ５が導通し、そのため、第
４トランジスターＱ４のベース電流がカットされて第４
トランジスタＱ４が非導通となる。

一方、制御パルスＰ２がハイレベルの間は、第２定電流
源ＩＩ３がオンしているので、第１定電流源ＩＡよりも
第２定電流源ＩＢの方の引き込み電流が増加し、そのた
め、第１接続点Ｘの電位Ｖｃは、次式に従って更に低下
する。

Ｖｃ＝Ｖｒｅｆ−（Ｉ　ｂ　−１ａ）−Ｔ／Ｃ。

ただし、Ｉｂは第２定電流源ＢＩを流れる電流値、Ｉａ
は第１定電流源ＩＡを流れる電流値、Ｔは制御パルスＰ
２がハイレベルになってからの時間、Ｃｏは積分用コン
デンサＣの容量である。

〈発明の効果〉 本発明によれば、放電用回路を付加したので、定電流源
をオン・オフする制御パルスに比例した精度良い出力パ
ルス幅を得られるとともに、デッドバンドを最小とする
ことができる。このため、出力パルス幅の誤差がなくな
り、精度良いＤ／Ａ変換を行うことができる等の優れた
効果が発揮される。

【図面の簡単な説明】

第１図および第２図は本発明の実施例を示し、第１図は
パルスストレッチャー回路の回路図、第図２は同回路の
タイムチャートである。 第３図および第４図は従来例を示し、第３図はパルスス
トレッチャー回路の回路図、第４図は同回路のタイムチ
ャートである。 Ｄ・・・電流スイッチ回路、ＣＯＭ・・・電圧比較器、
Ｃ・・・積分用コンデンサ、ＱＩ・・・第１トランジス
タ、Ｑ２・・第２トランジスタ、ＩＡ・・・第１定電流
源、！Ｂ・・・第２定電流源、ＩＮＩ・・・第１入力端
子、ＩＮ２・・・第２入力端子、ＯＵＴ・・・出力端子
、Ｘ・・・第１接続点、Ｙ・・・第２接続点、Ｆ・・・
放電用回路、Ｑ４・・・第４トランジスタ、Ｑ５・・・
第５トランジスタ、Ｒｌ、Ｒ２・・を氏抗。 第２図 １口

Claims (1)

【特許請求の範囲】
1. （１）差動型に配置された第１、第２トランジスタから
   なる電流スイッチ回路と、電圧比較器と、積分用コンデ
   ンサとを備え、前記第１トランジスタのベースにはパル
   ス信号の入力端子が接続され、第２トランジスタのベー
   スには基準電圧源が接続され、前記電圧比較器の一方の
   入力端子には前記積分用コンデンサと第１トランジスタ
   のコレクタ間を接続する第１接続点が接続され、電圧比
   較器の他方の入力端子には、第１、第２トランジスタの
   両エミッタ間を接続する第２接続点が接続され、この第
   ２接続点が抵抗を介して接地される一方、前記第１接続
   点と電源間には第１定電流源が、前記第１接続点と接地
   間には第２定電流源がそれぞれ設けられ、かつ、この第
   ２定電流源に対してはこれをオン・オフ制御する制御信
   号の入力端子が設けられてなるパルスストレッチャー回
   路において、 前記積分用コンデンサに対する放電用回路が付加され、
   この放電用回路は、ＮＰＮ形の第４、第５トランジスタ
   および抵抗からなり、前記第４トランジスタは、コレク
   タが前記第１接続点に、ベースが第５トランジスタのコ
   レクタにそれぞれ接続され、かつエミッタが接地され、
   第５トランジスタは、ベースが電圧比較器の出力端子に
   接続され、エミッタが接地され、前記抵抗は第２入力端
   子と第４トランジスタのベースとの間にそれぞれ接続さ
   れていることを特徴とするパルスストレッチャー回路。