JPH02135490A - アクティブマトリックスアレイおよびその検査方法 - Google Patents
アクティブマトリックスアレイおよびその検査方法Info
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- JPH02135490A JPH02135490A JP63291213A JP29121388A JPH02135490A JP H02135490 A JPH02135490 A JP H02135490A JP 63291213 A JP63291213 A JP 63291213A JP 29121388 A JP29121388 A JP 29121388A JP H02135490 A JPH02135490 A JP H02135490A
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- Liquid Crystal (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアクティブマトリックス型液晶表示装置に用い
るアクティブマトリックスアレイおよびその検査方法に
関するものである。
るアクティブマトリックスアレイおよびその検査方法に
関するものである。
従来の技術
近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストが低下するため、各絵素
にスイッチング素子を配置したアクティブマトリックス
型液晶表示装置が利用されつつある。
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストが低下するため、各絵素
にスイッチング素子を配置したアクティブマトリックス
型液晶表示装置が利用されつつある。
しかしながら、前記アクティブマトリックス型液晶表示
装置に用いるアクティブマトリックスアレイは一枚の基
板上に数万個以上のスイッチング素子(以下、TPTと
呼ぶ)を形成する必要がある。前記すべてのTPTを無
欠陥で形成することはかなり困難であるため、製造工程
上で、アクティブマトリックスアレイの検査をおこない
、欠陥TPTの欠陥位置および欠陥状態を検査により検
出して、しかるべき修正をおこなう必要がある。
装置に用いるアクティブマトリックスアレイは一枚の基
板上に数万個以上のスイッチング素子(以下、TPTと
呼ぶ)を形成する必要がある。前記すべてのTPTを無
欠陥で形成することはかなり困難であるため、製造工程
上で、アクティブマトリックスアレイの検査をおこない
、欠陥TPTの欠陥位置および欠陥状態を検査により検
出して、しかるべき修正をおこなう必要がある。
そこで検査が容易なアクティブマトリックスアレイと短
時間で検査をおこなうことのできる検査方法かまち望ま
れていた。
時間で検査をおこなうことのできる検査方法かまち望ま
れていた。
以下、図面を参照しながら従来のアクティブマトリック
スアレイについて説明する。第5図は従来のアクティブ
マトリックスアレイの概念図である。第5図においてT
PTなどは省略しており、また各信号線も直線のみで表
わしている。以上のことは以下の概念図においても同様
である。第5図においてGm(ただし、mは整数)はゲ
ート信号線、Sn(ただし、nは整数)はソース信号線
である。第6図は第5図のアクティブマトリックスアレ
イの一部等価回路図である。第6図においてTSmnお
よびTMmn (ただし、m、 nは整数)はTPT
、Pmn (ただし、m、 nは整数)は絵素電極で
ある。第5図および第6図で明らかなように、従来のア
クティブマトリックスアレイはソース信号線およびゲー
ト信号線は互いに直交するように形成され、その交点に
は、アクティブマトリックスアレイの歩留まりを向上さ
せるために1つの絵素電極に対し2つのTPTが形成さ
れる。また各信号線の一端は製造上でTPTが静電気に
より破壊されることを防止するため、奇数あるいは偶数
番目ごとに短絡されている。
スアレイについて説明する。第5図は従来のアクティブ
マトリックスアレイの概念図である。第5図においてT
PTなどは省略しており、また各信号線も直線のみで表
わしている。以上のことは以下の概念図においても同様
である。第5図においてGm(ただし、mは整数)はゲ
ート信号線、Sn(ただし、nは整数)はソース信号線
である。第6図は第5図のアクティブマトリックスアレ
イの一部等価回路図である。第6図においてTSmnお
よびTMmn (ただし、m、 nは整数)はTPT
、Pmn (ただし、m、 nは整数)は絵素電極で
ある。第5図および第6図で明らかなように、従来のア
クティブマトリックスアレイはソース信号線およびゲー
ト信号線は互いに直交するように形成され、その交点に
は、アクティブマトリックスアレイの歩留まりを向上さ
せるために1つの絵素電極に対し2つのTPTが形成さ
れる。また各信号線の一端は製造上でTPTが静電気に
より破壊されることを防止するため、奇数あるいは偶数
番目ごとに短絡されている。
以下、図面を参照しながら従来のアクティブマトリック
スアレイの検査方法を説明する。アクティブマトリック
スアレイの検査をおこなう場合、第5閏においてAA’
線、BB’線およびcc’線でレーザなどを用いて各信
号線は分離される。
スアレイの検査方法を説明する。アクティブマトリック
スアレイの検査をおこなう場合、第5閏においてAA’
線、BB’線およびcc’線でレーザなどを用いて各信
号線は分離される。
DD’線は検査工程終了後、切断される。第7図は従来
のアクティブマトリックスアレイの検査方法の説明図で
ある。第7図において9,10,11゜12はプローブ
、13.14はTPTをオン状態にする電圧(以下、オ
ン電圧と呼ぶ)とTPTをオフ状態にする電圧(以下、
オフ電圧と呼ぶ)を発生できる電圧印加手段、15は信
号印加手段、16は信号検出手段、17はTFTのTM
、、に発生したソース・ドレイン間短絡欠陥(以下、S
−D欠陥と呼ぶ)である。
のアクティブマトリックスアレイの検査方法の説明図で
ある。第7図において9,10,11゜12はプローブ
、13.14はTPTをオン状態にする電圧(以下、オ
ン電圧と呼ぶ)とTPTをオフ状態にする電圧(以下、
オフ電圧と呼ぶ)を発生できる電圧印加手段、15は信
号印加手段、16は信号検出手段、17はTFTのTM
、、に発生したソース・ドレイン間短絡欠陥(以下、S
−D欠陥と呼ぶ)である。
まずプローブ9を61に、プローブ10をa端子に、プ
ローブ11をG2に、プローブ12を82に圧接し電気
的接続をとる。次に信号印加手段は正電圧を発生させ2
n+1 (ただし、nは整数)番目のソース信号線に前
記電圧を印加する。
ローブ11をG2に、プローブ12を82に圧接し電気
的接続をとる。次に信号印加手段は正電圧を発生させ2
n+1 (ただし、nは整数)番目のソース信号線に前
記電圧を印加する。
また、電圧印加手段13はオン電圧を発生させG1に、
電圧印加手段14はオフ電圧を発生させG2に印加する
。ここで信号検出手段16はソース信号線S2に信号印
加手段15が発生する信号が重畳されていないかを測定
する。また信号検出手段16はプローブ12を2n(た
だし、nは整数)番目のソース信号線にも信号が重畳さ
れていないかを検査する。2n番目のすべてのソース信
号線が終了すると、プローブ9をG3に移動させ、今度
はオン電圧を62にオフ電圧をGaに印加し、またプロ
ーブ12をすべての2n番目のソース信号線に圧接して
、信号が重畳されていないかを検出する0以上の動作を
すべてのゲート信号線に対しておこなう、つまり1本ず
つオン電圧をソース信号線に印加していき、前記ソース
信号線に隣接したつぎのソース信号線にオフ電圧を印加
していくわけである。前述の検査をおこなったとき、す
べてのTPTが正常であれば信号検出手段16に信号が
検出されることはない。その理由は1つの絵素電極に接
続されている2つのTPTが両方とも正常の場合、隣接
したソース信号線にオン電圧およびオフ電圧が印加され
るため、一方のTPTがオンしても他方のTPTがオフ
状態となるためである。しかしながら第7図のアクティ
ブマトリックスアレイではS−D欠陥17が発生してい
るため、G8にオン電圧、G4にオフ電圧を印加した場
合、信号はS1→TS□→S−D欠陥17→S2なる経
路が発生するため、信号検出手段16に信号が検出され
る。したがうてアクティブマトリックスアレイに欠陥が
発生していることを知ることができる。
電圧印加手段14はオフ電圧を発生させG2に印加する
。ここで信号検出手段16はソース信号線S2に信号印
加手段15が発生する信号が重畳されていないかを測定
する。また信号検出手段16はプローブ12を2n(た
だし、nは整数)番目のソース信号線にも信号が重畳さ
れていないかを検査する。2n番目のすべてのソース信
号線が終了すると、プローブ9をG3に移動させ、今度
はオン電圧を62にオフ電圧をGaに印加し、またプロ
ーブ12をすべての2n番目のソース信号線に圧接して
、信号が重畳されていないかを検出する0以上の動作を
すべてのゲート信号線に対しておこなう、つまり1本ず
つオン電圧をソース信号線に印加していき、前記ソース
信号線に隣接したつぎのソース信号線にオフ電圧を印加
していくわけである。前述の検査をおこなったとき、す
べてのTPTが正常であれば信号検出手段16に信号が
検出されることはない。その理由は1つの絵素電極に接
続されている2つのTPTが両方とも正常の場合、隣接
したソース信号線にオン電圧およびオフ電圧が印加され
るため、一方のTPTがオンしても他方のTPTがオフ
状態となるためである。しかしながら第7図のアクティ
ブマトリックスアレイではS−D欠陥17が発生してい
るため、G8にオン電圧、G4にオフ電圧を印加した場
合、信号はS1→TS□→S−D欠陥17→S2なる経
路が発生するため、信号検出手段16に信号が検出され
る。したがうてアクティブマトリックスアレイに欠陥が
発生していることを知ることができる。
発明が解決しようとする課題
従来のアクティブマトリックスアレイでは2n+1番目
のソース信号線を短絡しているため、信号印加手段15
の発生する信号は、−度に2n+1番目に位置するすべ
てのソース信号線に印加することができ、プローブ9.
11.12を移動するだけ検査をおこなうことができる
。しかし、S−D欠陥17はTFTのTM、、に発生し
てイテも58−3−D欠陥−+Tsat−+s2なる経
路が発生し、検出される。したがって前述の2つのどち
らのTPTが欠陥か区別することができない。
のソース信号線を短絡しているため、信号印加手段15
の発生する信号は、−度に2n+1番目に位置するすべ
てのソース信号線に印加することができ、プローブ9.
11.12を移動するだけ検査をおこなうことができる
。しかし、S−D欠陥17はTFTのTM、、に発生し
てイテも58−3−D欠陥−+Tsat−+s2なる経
路が発生し、検出される。したがって前述の2つのどち
らのTPTが欠陥か区別することができない。
したがって、アクティブマトリックスアレイの欠陥数は
把握することができるが、欠陥位置は断定できないとい
う問題点を有していた。
把握することができるが、欠陥位置は断定できないとい
う問題点を有していた。
また従来のアクティブマトリックスアレイの検査方法で
はプローブ9.11を移動させていく必要があり、前記
移動時間に長時間を要する。したがって、アクティブマ
トリックスアレイの一枚あたりの検査時間が1時間以上
と実用にたえうるちのではなかった。
はプローブ9.11を移動させていく必要があり、前記
移動時間に長時間を要する。したがって、アクティブマ
トリックスアレイの一枚あたりの検査時間が1時間以上
と実用にたえうるちのではなかった。
課題を解決するための手段
上記課題を解決するため、本発明のアクティブマトリッ
クスアレイは40番目に位置するソース信号線を第1の
共通端子に接続し、4n+2番目に位置するソース信号
線を第2の共通端子に接続されたものである。
クスアレイは40番目に位置するソース信号線を第1の
共通端子に接続し、4n+2番目に位置するソース信号
線を第2の共通端子に接続されたものである。
また、本発明のアクティブマトリックスアレイの検査方
法はアクティブマトリックスアレイのゲート信号線にゲ
ート駆動用2Cにより信号を印加し、第1の共通端子と
第2の共通端子に信号を印加し、前記共通端子に接続さ
れた以外のソース信号線に前記信号が重畳されていない
かを検出し、前記信号が検出された場合、第1の共通端
子と第2の共通端子に印加する一方の信号を変化あるい
は一方の共通端子のみに信号を印加することによりアク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうものである。
法はアクティブマトリックスアレイのゲート信号線にゲ
ート駆動用2Cにより信号を印加し、第1の共通端子と
第2の共通端子に信号を印加し、前記共通端子に接続さ
れた以外のソース信号線に前記信号が重畳されていない
かを検出し、前記信号が検出された場合、第1の共通端
子と第2の共通端子に印加する一方の信号を変化あるい
は一方の共通端子のみに信号を印加することによりアク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうものである。
作用
本発明のアクティブマトリックスアレイは信号が重畳さ
れていないか検査するソース信号線の両隣のソース信号
線にそれぞれ別の信号印加手段により個別に信号を印加
できるように構成している。
れていないか検査するソース信号線の両隣のソース信号
線にそれぞれ別の信号印加手段により個別に信号を印加
できるように構成している。
したがってアクティブマトリックスアレイのTPTの欠
陥位置を特定することができる。
陥位置を特定することができる。
本発明のアクティブマトリックスアレイの検査方法はゲ
ート信号線にゲート駆動用ICを接続するため、ゲート
信号線にブロービイングの必要がなく、また2つの信号
印加手段を用いて検査をおこなうため、TPTの欠陥位
置を高速に検出することができる。
ート信号線にゲート駆動用ICを接続するため、ゲート
信号線にブロービイングの必要がなく、また2つの信号
印加手段を用いて検査をおこなうため、TPTの欠陥位
置を高速に検出することができる。
実施例
以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイについて説明する。第1図は本発明のアクテ
ィブマトリックスアレイの概念図である。
クスアレイについて説明する。第1図は本発明のアクテ
ィブマトリックスアレイの概念図である。
第1図においてGm(ただし、mは整数)はゲート信号
線、Sn(ただし、nは整数)はソース信号線である。
線、Sn(ただし、nは整数)はソース信号線である。
ゲート信号線とソース信号線の交点近傍の等価回路図は
従来例と同様に第6図である。第1図で明らかなように
本発明のアクティブマトリックスアレイは4n+2番目
(ただし、nは整数)のソース信号線を共通端子aに接
続し、40番目のソース信号線を共通端子すに接続して
形成される。他のゲート信号線およびソース信号線の一
端はTPTが静電気により破壊されることを防止するた
め、短絡される。本発明のアクティブマトリックスアレ
イを検査するためには第2図の概念図に示すように、第
1図のAA’線、BB’およびCC′線で切断しておこ
なう。
従来例と同様に第6図である。第1図で明らかなように
本発明のアクティブマトリックスアレイは4n+2番目
(ただし、nは整数)のソース信号線を共通端子aに接
続し、40番目のソース信号線を共通端子すに接続して
形成される。他のゲート信号線およびソース信号線の一
端はTPTが静電気により破壊されることを防止するた
め、短絡される。本発明のアクティブマトリックスアレ
イを検査するためには第2図の概念図に示すように、第
1図のAA’線、BB’およびCC′線で切断しておこ
なう。
以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイの検査方法について説明する。
クスアレイの検査方法について説明する。
第3図は本発明のアクティブマトリックスアレイの検査
方法の説明図である。第3図において1゜2はゲート信
号線に所定のオン電圧またはオフ電圧を印加するゲート
制御手段である。具体的にはゲート駆動用ICをガラス
オンチップ技術によりアクティブマトリックス基板上に
積載したもの、あるいは、ゲート駆動ICを基板上に積
載しフレキシブル基板にてアクティブマトリックス基板
のゲート信号線に接続したものなどが考えられ、外部か
らの制御信号により任意のゲート信号線にオン・オフ電
圧を印加できるようにしたものである。
方法の説明図である。第3図において1゜2はゲート信
号線に所定のオン電圧またはオフ電圧を印加するゲート
制御手段である。具体的にはゲート駆動用ICをガラス
オンチップ技術によりアクティブマトリックス基板上に
積載したもの、あるいは、ゲート駆動ICを基板上に積
載しフレキシブル基板にてアクティブマトリックス基板
のゲート信号線に接続したものなどが考えられ、外部か
らの制御信号により任意のゲート信号線にオン・オフ電
圧を印加できるようにしたものである。
3.5.6は接続手段であり、具体的には自動的あるい
は手動で信号線にプローブを圧接し、電気的に接続をと
れるようにしたプローバなどが考えられる。4は信号検
出手段であり、具体的にはビュアンペアメータなどが考
えられる。7.8は信号印加手段であり、直流電源など
が核当する。第3図に示すように検査工程では、すべて
のゲート信号線に所定の電圧を印加できるようにゲート
制御手段を接続し、信号印加手段7を共通端子aに、信
号印加手段8を共通端子すに接続する。
は手動で信号線にプローブを圧接し、電気的に接続をと
れるようにしたプローバなどが考えられる。4は信号検
出手段であり、具体的にはビュアンペアメータなどが考
えられる。7.8は信号印加手段であり、直流電源など
が核当する。第3図に示すように検査工程では、すべて
のゲート信号線に所定の電圧を印加できるようにゲート
制御手段を接続し、信号印加手段7を共通端子aに、信
号印加手段8を共通端子すに接続する。
まずゲート制御手段を制御し、ゲート信号線G1のみに
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また信号印加手段7゜8は信号を共通端子a、
bに印加する。ここで信号検出手段4は接続手段3を2
n+1 (ただし、nは整数)番目のソース信号線に順
次移動し、信号発生手段が発生する信号が各ソース信号
線に重畳されていないかを検査する。信号が検出された
場合は、信号印加手段7.8のどちらか一方の信号のみ
の大きさなどを変化させ、あるいは一方のみに信号を発
生させて、どちらの信号が検出されたのかの検査をおこ
なう。なお、最初信号印加手段は信号を同時にa、b共
通端子に印加せずとも、交互に印加するようにすれば、
前述のような信号印加方法を用いる必要がないことは明
らかである。
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また信号印加手段7゜8は信号を共通端子a、
bに印加する。ここで信号検出手段4は接続手段3を2
n+1 (ただし、nは整数)番目のソース信号線に順
次移動し、信号発生手段が発生する信号が各ソース信号
線に重畳されていないかを検査する。信号が検出された
場合は、信号印加手段7.8のどちらか一方の信号のみ
の大きさなどを変化させ、あるいは一方のみに信号を発
生させて、どちらの信号が検出されたのかの検査をおこ
なう。なお、最初信号印加手段は信号を同時にa、b共
通端子に印加せずとも、交互に印加するようにすれば、
前述のような信号印加方法を用いる必要がないことは明
らかである。
次にゲート制m手段を制御し、ゲート信号線G2のみに
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また、信号検出手段4は接続手段3を2n+1
番目のソース信号線に類似移動し、信号発生手段が発生
する信号が各ソース信号線に重畳されていないかを検査
する。以上の動作をすべてのゲート信号線に対しておこ
なう。第3図のアクティブマトリックスアレイではTF
TのT M s zにS−D欠陥17が発生しているた
め、a、b共通端子に信号が印加され、ゲート信号線G
8にオン電圧が印加され信号検出手段4がソース信号線
S3に接続されたとき、TPTのTS31がオンとなり
、S2→TS3.→psz→S−D欠陥→S8なる欠陥
径S8発生するため、TPTのT M 3 gまたはT
M 3 sの欠陥の発生を検出することができる。
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また、信号検出手段4は接続手段3を2n+1
番目のソース信号線に類似移動し、信号発生手段が発生
する信号が各ソース信号線に重畳されていないかを検査
する。以上の動作をすべてのゲート信号線に対しておこ
なう。第3図のアクティブマトリックスアレイではTF
TのT M s zにS−D欠陥17が発生しているた
め、a、b共通端子に信号が印加され、ゲート信号線G
8にオン電圧が印加され信号検出手段4がソース信号線
S3に接続されたとき、TPTのTS31がオンとなり
、S2→TS3.→psz→S−D欠陥→S8なる欠陥
径S8発生するため、TPTのT M 3 gまたはT
M 3 sの欠陥の発生を検出することができる。
つぎに信号印加手段7が信号を発生しないように制御し
たとき、信号検出手段4に信号が検出されなくなること
によりTFTのTM3.の欠陥を検出することができる
。
たとき、信号検出手段4に信号が検出されなくなること
によりTFTのTM3.の欠陥を検出することができる
。
検査終了後、アクティブマトリックスアレイは第2図に
示すEE’線およびDD’線で印加され、各ソース信号
線は分離される。
示すEE’線およびDD’線で印加され、各ソース信号
線は分離される。
なお、本発明のアクティブマトリックスアレイにおいて
、ソース信号線は共通端子aおよび共通端子すに接続さ
れるだけに限定するのではなく、第4図に示すように多
数の共通端子に接続されるものであってもよいことは明
らかである。
、ソース信号線は共通端子aおよび共通端子すに接続さ
れるだけに限定するのではなく、第4図に示すように多
数の共通端子に接続されるものであってもよいことは明
らかである。
発明の効果
本発明のアクティブマトリックスアレイは、信号が重畳
されていないかを検査するソース信号線の両端のソース
信号線にそれぞれ別の信号印加手段により、個別に信号
を印加できるように構成したものである。したがって、
まず2つの信号印加手段を用いてアクティブマトリック
スアレイの欠陥の発生を検出し、次に一方の信号印加手
段のみを用いて欠陥位置を決定するという高速かつ欠陥
位置の限定の検査が可能になる。
されていないかを検査するソース信号線の両端のソース
信号線にそれぞれ別の信号印加手段により、個別に信号
を印加できるように構成したものである。したがって、
まず2つの信号印加手段を用いてアクティブマトリック
スアレイの欠陥の発生を検出し、次に一方の信号印加手
段のみを用いて欠陥位置を決定するという高速かつ欠陥
位置の限定の検査が可能になる。
また本発明のアクティブマトリックスアレイの検査方法
はすべてゲート信号線にゲート駆動用ICを用いて電圧
を印加できるから、ゲート信号線にブロービングの必要
がない、したがってプローブの移動時間が必要でなく、
ゲート信号線に傷つけるおそれもなくなり、非常に高速
な検査が可能になり、十分実用にたえうるちのとなる0
以上のことより本発明の効果は大である。
はすべてゲート信号線にゲート駆動用ICを用いて電圧
を印加できるから、ゲート信号線にブロービングの必要
がない、したがってプローブの移動時間が必要でなく、
ゲート信号線に傷つけるおそれもなくなり、非常に高速
な検査が可能になり、十分実用にたえうるちのとなる0
以上のことより本発明の効果は大である。
第1図、第2図は本発明の第1の実施例におけるアクテ
ィブマトリックスアレイの概念図、第3図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第4
図は本発明の他の実施例におけるアクティブマトリック
スアレイの概念図、第5図は従来のアクティブマトリッ
クスアレイの概念図、第6図はアクティブマトリックス
アレイの一部等価回路図、第7図は従来のアクティブマ
トリックスアレイの検査方法の説明図である。 1.2・・・・・・ゲート制御手段、3,5.6・・・
・・・接続手段、4・・・・・・信号検出手段、7,8
.・・・・・・信号印加手段、9,10,11.12・
・・・・・プローブ、13.14・・・・・・電圧印加
手段、15・・・・・・信号印加手段、16・・・・・
・信号検出手段、17・・・・・・S−D欠陥、Gn・
・・・・・ゲート信号線、Sm・・・・・・ソース信号
線、TSmn−TMm−=4FT、Pmn−・−・絵素
電極。 代理人の氏名 弁理士 粟野重孝 はか1名第2図 α 第 図 第 図 α 第 図 TSynn、 TFlmrb −−TFアPrnルー−
未鉢素耽亀 第 図
ィブマトリックスアレイの概念図、第3図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第4
図は本発明の他の実施例におけるアクティブマトリック
スアレイの概念図、第5図は従来のアクティブマトリッ
クスアレイの概念図、第6図はアクティブマトリックス
アレイの一部等価回路図、第7図は従来のアクティブマ
トリックスアレイの検査方法の説明図である。 1.2・・・・・・ゲート制御手段、3,5.6・・・
・・・接続手段、4・・・・・・信号検出手段、7,8
.・・・・・・信号印加手段、9,10,11.12・
・・・・・プローブ、13.14・・・・・・電圧印加
手段、15・・・・・・信号印加手段、16・・・・・
・信号検出手段、17・・・・・・S−D欠陥、Gn・
・・・・・ゲート信号線、Sm・・・・・・ソース信号
線、TSmn−TMm−=4FT、Pmn−・−・絵素
電極。 代理人の氏名 弁理士 粟野重孝 はか1名第2図 α 第 図 第 図 α 第 図 TSynn、 TFlmrb −−TFアPrnルー−
未鉢素耽亀 第 図
Claims (5)
- (1)第1のソース信号線と前記第1のソース信号線を
起点として4n(ただし、nは整数)番目に位置する第
3ソース信号線とが第1の共通端子に電気的に接続され
、第1のソース信号線を起点として2番目に位置する第
2のソース信号線と前記第2のソース信号線を起点とし
て4n(ただし、nは整数)番目に位置する第4のソー
ス信号線とが第2の共通端子に電気的に接続されている
ことを特徴とするアクティブマトリックスアレイ。 - (2)1絵素に複数個のスイッチング素子が形成されて
いることを特徴とする請求項(1)記載のアクティブマ
トリックスアレイ。 - (3)ゲート信号線にスイッチング素子をオフ状態とす
る信号を印加したとき、第1および第3のソース信号線
に隣接して位置する第5のソース信号線とは電気的に接
続されていないように形成されていることを特徴とする
請求項(1)記載のアクティブマトリックスアレイ。 - (4)第1の共通端子と第2の共通端子に信号を印加し
、第5のソース信号線に前記信号が重畳されていないか
を検出し、前記信号が検出された場合、第1の共通端子
と第2の共通端子に印加する一方の信号を変化あるいは
一方の共通端子のみに信号を印加することにより、アク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうことを特徴とするアクティブマトリックスアレ
イの検査方法。 - (5)ゲート信号線にゲート駆動用ICにより信号を印
加することを特徴とする請求項(4)記載のアクティブ
マトリックスアレイの検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29121388A JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29121388A JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02135490A true JPH02135490A (ja) | 1990-05-24 |
JPH0769676B2 JPH0769676B2 (ja) | 1995-07-31 |
Family
ID=17765930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29121388A Expired - Fee Related JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0769676B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07318980A (ja) * | 1994-03-30 | 1995-12-08 | Nec Corp | 液晶表示パネル |
WO2000023973A1 (fr) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Substrat de composant electro-optique, substrat de matrice active et procede servant a verifier un substrat de composant electro-optique |
US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
-
1988
- 1988-11-17 JP JP29121388A patent/JPH0769676B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07318980A (ja) * | 1994-03-30 | 1995-12-08 | Nec Corp | 液晶表示パネル |
USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
US7626414B2 (en) | 1997-12-05 | 2009-12-01 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
WO2000023973A1 (fr) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Substrat de composant electro-optique, substrat de matrice active et procede servant a verifier un substrat de composant electro-optique |
US6670953B1 (en) | 1998-10-16 | 2003-12-30 | Seiko Epson Corporation | Electro-optical device substrate, active matrix substrate and method for inspecting electro-optical device substrate |
Also Published As
Publication number | Publication date |
---|---|
JPH0769676B2 (ja) | 1995-07-31 |
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