JPH02135490A - アクティブマトリックスアレイおよびその検査方法 - Google Patents
アクティブマトリックスアレイおよびその検査方法Info
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- JPH02135490A JPH02135490A JP63291213A JP29121388A JPH02135490A JP H02135490 A JPH02135490 A JP H02135490A JP 63291213 A JP63291213 A JP 63291213A JP 29121388 A JP29121388 A JP 29121388A JP H02135490 A JPH02135490 A JP H02135490A
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- Liquid Crystal (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアクティブマトリックス型液晶表示装置に用い
るアクティブマトリックスアレイおよびその検査方法に
関するものである。
るアクティブマトリックスアレイおよびその検査方法に
関するものである。
従来の技術
近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストが低下するため、各絵素
にスイッチング素子を配置したアクティブマトリックス
型液晶表示装置が利用されつつある。
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストが低下するため、各絵素
にスイッチング素子を配置したアクティブマトリックス
型液晶表示装置が利用されつつある。
しかしながら、前記アクティブマトリックス型液晶表示
装置に用いるアクティブマトリックスアレイは一枚の基
板上に数万個以上のスイッチング素子（以下、ＴＰＴと
呼ぶ）を形成する必要がある。前記すべてのＴＰＴを無
欠陥で形成することはかなり困難であるため、製造工程
上で、アクティブマトリックスアレイの検査をおこない
、欠陥ＴＰＴの欠陥位置および欠陥状態を検査により検
出して、しかるべき修正をおこなう必要がある。
装置に用いるアクティブマトリックスアレイは一枚の基
板上に数万個以上のスイッチング素子（以下、ＴＰＴと
呼ぶ）を形成する必要がある。前記すべてのＴＰＴを無
欠陥で形成することはかなり困難であるため、製造工程
上で、アクティブマトリックスアレイの検査をおこない
、欠陥ＴＰＴの欠陥位置および欠陥状態を検査により検
出して、しかるべき修正をおこなう必要がある。
そこで検査が容易なアクティブマトリックスアレイと短
時間で検査をおこなうことのできる検査方法かまち望ま
れていた。
時間で検査をおこなうことのできる検査方法かまち望ま
れていた。
以下、図面を参照しながら従来のアクティブマトリック
スアレイについて説明する。第５図は従来のアクティブ
マトリックスアレイの概念図である。第５図においてＴ
ＰＴなどは省略しており、また各信号線も直線のみで表
わしている。以上のことは以下の概念図においても同様
である。第５図においてＧｍ（ただし、ｍは整数）はゲ
ート信号線、Ｓｎ（ただし、ｎは整数）はソース信号線
である。第６図は第５図のアクティブマトリックスアレ
イの一部等価回路図である。第６図においてＴＳｍｎお
よびＴＭｍｎ （ただし、ｍ、 ｎは整数）はＴＰＴ
、Ｐｍｎ （ただし、ｍ、 ｎは整数）は絵素電極で
ある。第５図および第６図で明らかなように、従来のア
クティブマトリックスアレイはソース信号線およびゲー
ト信号線は互いに直交するように形成され、その交点に
は、アクティブマトリックスアレイの歩留まりを向上さ
せるために１つの絵素電極に対し２つのＴＰＴが形成さ
れる。また各信号線の一端は製造上でＴＰＴが静電気に
より破壊されることを防止するため、奇数あるいは偶数
番目ごとに短絡されている。
スアレイについて説明する。第５図は従来のアクティブ
マトリックスアレイの概念図である。第５図においてＴ
ＰＴなどは省略しており、また各信号線も直線のみで表
わしている。以上のことは以下の概念図においても同様
である。第５図においてＧｍ（ただし、ｍは整数）はゲ
ート信号線、Ｓｎ（ただし、ｎは整数）はソース信号線
である。第６図は第５図のアクティブマトリックスアレ
イの一部等価回路図である。第６図においてＴＳｍｎお
よびＴＭｍｎ （ただし、ｍ、 ｎは整数）はＴＰＴ
、Ｐｍｎ （ただし、ｍ、 ｎは整数）は絵素電極で
ある。第５図および第６図で明らかなように、従来のア
クティブマトリックスアレイはソース信号線およびゲー
ト信号線は互いに直交するように形成され、その交点に
は、アクティブマトリックスアレイの歩留まりを向上さ
せるために１つの絵素電極に対し２つのＴＰＴが形成さ
れる。また各信号線の一端は製造上でＴＰＴが静電気に
より破壊されることを防止するため、奇数あるいは偶数
番目ごとに短絡されている。
以下、図面を参照しながら従来のアクティブマトリック
スアレイの検査方法を説明する。アクティブマトリック
スアレイの検査をおこなう場合、第５閏においてＡＡ’
線、ＢＢ’線およびｃｃ’線でレーザなどを用いて各信
号線は分離される。
スアレイの検査方法を説明する。アクティブマトリック
スアレイの検査をおこなう場合、第５閏においてＡＡ’
線、ＢＢ’線およびｃｃ’線でレーザなどを用いて各信
号線は分離される。
ＤＤ’線は検査工程終了後、切断される。第７図は従来
のアクティブマトリックスアレイの検査方法の説明図で
ある。第７図において９，１０，１１゜１２はプローブ
、１３．１４はＴＰＴをオン状態にする電圧（以下、オ
ン電圧と呼ぶ）とＴＰＴをオフ状態にする電圧（以下、
オフ電圧と呼ぶ）を発生できる電圧印加手段、１５は信
号印加手段、１６は信号検出手段、１７はＴＦＴのＴＭ
、、に発生したソース・ドレイン間短絡欠陥（以下、Ｓ
−Ｄ欠陥と呼ぶ）である。
のアクティブマトリックスアレイの検査方法の説明図で
ある。第７図において９，１０，１１゜１２はプローブ
、１３．１４はＴＰＴをオン状態にする電圧（以下、オ
ン電圧と呼ぶ）とＴＰＴをオフ状態にする電圧（以下、
オフ電圧と呼ぶ）を発生できる電圧印加手段、１５は信
号印加手段、１６は信号検出手段、１７はＴＦＴのＴＭ
、、に発生したソース・ドレイン間短絡欠陥（以下、Ｓ
−Ｄ欠陥と呼ぶ）である。
まずプローブ９を６１に、プローブ１０をａ端子に、プ
ローブ１１をＧ２に、プローブ１２を８２に圧接し電気
的接続をとる。次に信号印加手段は正電圧を発生させ２
ｎ＋１ （ただし、ｎは整数）番目のソース信号線に前
記電圧を印加する。
ローブ１１をＧ２に、プローブ１２を８２に圧接し電気
的接続をとる。次に信号印加手段は正電圧を発生させ２
ｎ＋１ （ただし、ｎは整数）番目のソース信号線に前
記電圧を印加する。
また、電圧印加手段１３はオン電圧を発生させＧ１に、
電圧印加手段１４はオフ電圧を発生させＧ２に印加する
。ここで信号検出手段１６はソース信号線Ｓ２に信号印
加手段１５が発生する信号が重畳されていないかを測定
する。また信号検出手段１６はプローブ１２を２ｎ（た
だし、ｎは整数）番目のソース信号線にも信号が重畳さ
れていないかを検査する。２ｎ番目のすべてのソース信
号線が終了すると、プローブ９をＧ３に移動させ、今度
はオン電圧を６２にオフ電圧をＧａに印加し、またプロ
ーブ１２をすべての２ｎ番目のソース信号線に圧接して
、信号が重畳されていないかを検出する０以上の動作を
すべてのゲート信号線に対しておこなう、つまり１本ず
つオン電圧をソース信号線に印加していき、前記ソース
信号線に隣接したつぎのソース信号線にオフ電圧を印加
していくわけである。前述の検査をおこなったとき、す
べてのＴＰＴが正常であれば信号検出手段１６に信号が
検出されることはない。その理由は１つの絵素電極に接
続されている２つのＴＰＴが両方とも正常の場合、隣接
したソース信号線にオン電圧およびオフ電圧が印加され
るため、一方のＴＰＴがオンしても他方のＴＰＴがオフ
状態となるためである。しかしながら第７図のアクティ
ブマトリックスアレイではＳ−Ｄ欠陥１７が発生してい
るため、Ｇ８にオン電圧、Ｇ４にオフ電圧を印加した場
合、信号はＳ１→ＴＳ□→Ｓ−Ｄ欠陥１７→Ｓ２なる経
路が発生するため、信号検出手段１６に信号が検出され
る。したがうてアクティブマトリックスアレイに欠陥が
発生していることを知ることができる。
電圧印加手段１４はオフ電圧を発生させＧ２に印加する
。ここで信号検出手段１６はソース信号線Ｓ２に信号印
加手段１５が発生する信号が重畳されていないかを測定
する。また信号検出手段１６はプローブ１２を２ｎ（た
だし、ｎは整数）番目のソース信号線にも信号が重畳さ
れていないかを検査する。２ｎ番目のすべてのソース信
号線が終了すると、プローブ９をＧ３に移動させ、今度
はオン電圧を６２にオフ電圧をＧａに印加し、またプロ
ーブ１２をすべての２ｎ番目のソース信号線に圧接して
、信号が重畳されていないかを検出する０以上の動作を
すべてのゲート信号線に対しておこなう、つまり１本ず
つオン電圧をソース信号線に印加していき、前記ソース
信号線に隣接したつぎのソース信号線にオフ電圧を印加
していくわけである。前述の検査をおこなったとき、す
べてのＴＰＴが正常であれば信号検出手段１６に信号が
検出されることはない。その理由は１つの絵素電極に接
続されている２つのＴＰＴが両方とも正常の場合、隣接
したソース信号線にオン電圧およびオフ電圧が印加され
るため、一方のＴＰＴがオンしても他方のＴＰＴがオフ
状態となるためである。しかしながら第７図のアクティ
ブマトリックスアレイではＳ−Ｄ欠陥１７が発生してい
るため、Ｇ８にオン電圧、Ｇ４にオフ電圧を印加した場
合、信号はＳ１→ＴＳ□→Ｓ−Ｄ欠陥１７→Ｓ２なる経
路が発生するため、信号検出手段１６に信号が検出され
る。したがうてアクティブマトリックスアレイに欠陥が
発生していることを知ることができる。
発明が解決しようとする課題
従来のアクティブマトリックスアレイでは２ｎ＋１番目
のソース信号線を短絡しているため、信号印加手段１５
の発生する信号は、−度に２ｎ＋１番目に位置するすべ
てのソース信号線に印加することができ、プローブ９．
１１．１２を移動するだけ検査をおこなうことができる
。しかし、Ｓ−Ｄ欠陥１７はＴＦＴのＴＭ、、に発生し
てイテも５８−３−Ｄ欠陥−＋Ｔｓａｔ−＋ｓ２なる経
路が発生し、検出される。したがって前述の２つのどち
らのＴＰＴが欠陥か区別することができない。
のソース信号線を短絡しているため、信号印加手段１５
の発生する信号は、−度に２ｎ＋１番目に位置するすべ
てのソース信号線に印加することができ、プローブ９．
１１．１２を移動するだけ検査をおこなうことができる
。しかし、Ｓ−Ｄ欠陥１７はＴＦＴのＴＭ、、に発生し
てイテも５８−３−Ｄ欠陥−＋Ｔｓａｔ−＋ｓ２なる経
路が発生し、検出される。したがって前述の２つのどち
らのＴＰＴが欠陥か区別することができない。
したがって、アクティブマトリックスアレイの欠陥数は
把握することができるが、欠陥位置は断定できないとい
う問題点を有していた。
把握することができるが、欠陥位置は断定できないとい
う問題点を有していた。
また従来のアクティブマトリックスアレイの検査方法で
はプローブ９．１１を移動させていく必要があり、前記
移動時間に長時間を要する。したがって、アクティブマ
トリックスアレイの一枚あたりの検査時間が１時間以上
と実用にたえうるちのではなかった。
はプローブ９．１１を移動させていく必要があり、前記
移動時間に長時間を要する。したがって、アクティブマ
トリックスアレイの一枚あたりの検査時間が１時間以上
と実用にたえうるちのではなかった。
課題を解決するための手段
上記課題を解決するため、本発明のアクティブマトリッ
クスアレイは４０番目に位置するソース信号線を第１の
共通端子に接続し、４ｎ＋２番目に位置するソース信号
線を第２の共通端子に接続されたものである。
クスアレイは４０番目に位置するソース信号線を第１の
共通端子に接続し、４ｎ＋２番目に位置するソース信号
線を第２の共通端子に接続されたものである。
また、本発明のアクティブマトリックスアレイの検査方
法はアクティブマトリックスアレイのゲート信号線にゲ
ート駆動用２Ｃにより信号を印加し、第１の共通端子と
第２の共通端子に信号を印加し、前記共通端子に接続さ
れた以外のソース信号線に前記信号が重畳されていない
かを検出し、前記信号が検出された場合、第１の共通端
子と第２の共通端子に印加する一方の信号を変化あるい
は一方の共通端子のみに信号を印加することによりアク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうものである。
法はアクティブマトリックスアレイのゲート信号線にゲ
ート駆動用２Ｃにより信号を印加し、第１の共通端子と
第２の共通端子に信号を印加し、前記共通端子に接続さ
れた以外のソース信号線に前記信号が重畳されていない
かを検出し、前記信号が検出された場合、第１の共通端
子と第２の共通端子に印加する一方の信号を変化あるい
は一方の共通端子のみに信号を印加することによりアク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうものである。
作用
本発明のアクティブマトリックスアレイは信号が重畳さ
れていないか検査するソース信号線の両隣のソース信号
線にそれぞれ別の信号印加手段により個別に信号を印加
できるように構成している。
れていないか検査するソース信号線の両隣のソース信号
線にそれぞれ別の信号印加手段により個別に信号を印加
できるように構成している。
したがってアクティブマトリックスアレイのＴＰＴの欠
陥位置を特定することができる。
陥位置を特定することができる。
本発明のアクティブマトリックスアレイの検査方法はゲ
ート信号線にゲート駆動用ＩＣを接続するため、ゲート
信号線にブロービイングの必要がなく、また２つの信号
印加手段を用いて検査をおこなうため、ＴＰＴの欠陥位
置を高速に検出することができる。
ート信号線にゲート駆動用ＩＣを接続するため、ゲート
信号線にブロービイングの必要がなく、また２つの信号
印加手段を用いて検査をおこなうため、ＴＰＴの欠陥位
置を高速に検出することができる。
実施例
以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイについて説明する。第１図は本発明のアクテ
ィブマトリックスアレイの概念図である。
クスアレイについて説明する。第１図は本発明のアクテ
ィブマトリックスアレイの概念図である。
第１図においてＧｍ（ただし、ｍは整数）はゲート信号
線、Ｓｎ（ただし、ｎは整数）はソース信号線である。
線、Ｓｎ（ただし、ｎは整数）はソース信号線である。
ゲート信号線とソース信号線の交点近傍の等価回路図は
従来例と同様に第６図である。第１図で明らかなように
本発明のアクティブマトリックスアレイは４ｎ＋２番目
（ただし、ｎは整数）のソース信号線を共通端子ａに接
続し、４０番目のソース信号線を共通端子すに接続して
形成される。他のゲート信号線およびソース信号線の一
端はＴＰＴが静電気により破壊されることを防止するた
め、短絡される。本発明のアクティブマトリックスアレ
イを検査するためには第２図の概念図に示すように、第
１図のＡＡ’線、ＢＢ’およびＣＣ′線で切断しておこ
なう。
従来例と同様に第６図である。第１図で明らかなように
本発明のアクティブマトリックスアレイは４ｎ＋２番目
（ただし、ｎは整数）のソース信号線を共通端子ａに接
続し、４０番目のソース信号線を共通端子すに接続して
形成される。他のゲート信号線およびソース信号線の一
端はＴＰＴが静電気により破壊されることを防止するた
め、短絡される。本発明のアクティブマトリックスアレ
イを検査するためには第２図の概念図に示すように、第
１図のＡＡ’線、ＢＢ’およびＣＣ′線で切断しておこ
なう。
以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイの検査方法について説明する。
クスアレイの検査方法について説明する。
第３図は本発明のアクティブマトリックスアレイの検査
方法の説明図である。第３図において１゜２はゲート信
号線に所定のオン電圧またはオフ電圧を印加するゲート
制御手段である。具体的にはゲート駆動用ＩＣをガラス
オンチップ技術によりアクティブマトリックス基板上に
積載したもの、あるいは、ゲート駆動ＩＣを基板上に積
載しフレキシブル基板にてアクティブマトリックス基板
のゲート信号線に接続したものなどが考えられ、外部か
らの制御信号により任意のゲート信号線にオン・オフ電
圧を印加できるようにしたものである。
方法の説明図である。第３図において１゜２はゲート信
号線に所定のオン電圧またはオフ電圧を印加するゲート
制御手段である。具体的にはゲート駆動用ＩＣをガラス
オンチップ技術によりアクティブマトリックス基板上に
積載したもの、あるいは、ゲート駆動ＩＣを基板上に積
載しフレキシブル基板にてアクティブマトリックス基板
のゲート信号線に接続したものなどが考えられ、外部か
らの制御信号により任意のゲート信号線にオン・オフ電
圧を印加できるようにしたものである。
３．５．６は接続手段であり、具体的には自動的あるい
は手動で信号線にプローブを圧接し、電気的に接続をと
れるようにしたプローバなどが考えられる。４は信号検
出手段であり、具体的にはビュアンペアメータなどが考
えられる。７．８は信号印加手段であり、直流電源など
が核当する。第３図に示すように検査工程では、すべて
のゲート信号線に所定の電圧を印加できるようにゲート
制御手段を接続し、信号印加手段７を共通端子ａに、信
号印加手段８を共通端子すに接続する。
は手動で信号線にプローブを圧接し、電気的に接続をと
れるようにしたプローバなどが考えられる。４は信号検
出手段であり、具体的にはビュアンペアメータなどが考
えられる。７．８は信号印加手段であり、直流電源など
が核当する。第３図に示すように検査工程では、すべて
のゲート信号線に所定の電圧を印加できるようにゲート
制御手段を接続し、信号印加手段７を共通端子ａに、信
号印加手段８を共通端子すに接続する。
まずゲート制御手段を制御し、ゲート信号線Ｇ１のみに
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また信号印加手段７゜８は信号を共通端子ａ、
ｂに印加する。ここで信号検出手段４は接続手段３を２
ｎ＋１ （ただし、ｎは整数）番目のソース信号線に順
次移動し、信号発生手段が発生する信号が各ソース信号
線に重畳されていないかを検査する。信号が検出された
場合は、信号印加手段７．８のどちらか一方の信号のみ
の大きさなどを変化させ、あるいは一方のみに信号を発
生させて、どちらの信号が検出されたのかの検査をおこ
なう。なお、最初信号印加手段は信号を同時にａ、ｂ共
通端子に印加せずとも、交互に印加するようにすれば、
前述のような信号印加方法を用いる必要がないことは明
らかである。
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また信号印加手段７゜８は信号を共通端子ａ、
ｂに印加する。ここで信号検出手段４は接続手段３を２
ｎ＋１ （ただし、ｎは整数）番目のソース信号線に順
次移動し、信号発生手段が発生する信号が各ソース信号
線に重畳されていないかを検査する。信号が検出された
場合は、信号印加手段７．８のどちらか一方の信号のみ
の大きさなどを変化させ、あるいは一方のみに信号を発
生させて、どちらの信号が検出されたのかの検査をおこ
なう。なお、最初信号印加手段は信号を同時にａ、ｂ共
通端子に印加せずとも、交互に印加するようにすれば、
前述のような信号印加方法を用いる必要がないことは明
らかである。
次にゲート制ｍ手段を制御し、ゲート信号線Ｇ２のみに
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また、信号検出手段４は接続手段３を２ｎ＋１
番目のソース信号線に類似移動し、信号発生手段が発生
する信号が各ソース信号線に重畳されていないかを検査
する。以上の動作をすべてのゲート信号線に対しておこ
なう。第３図のアクティブマトリックスアレイではＴＦ
ＴのＴ Ｍ ｓ ｚにＳ−Ｄ欠陥１７が発生しているた
め、ａ、ｂ共通端子に信号が印加され、ゲート信号線Ｇ
８にオン電圧が印加され信号検出手段４がソース信号線
Ｓ３に接続されたとき、ＴＰＴのＴＳ３１がオンとなり
、Ｓ２→ＴＳ３．→ｐｓｚ→Ｓ−Ｄ欠陥→Ｓ８なる欠陥
径Ｓ８発生するため、ＴＰＴのＴ Ｍ ３ ｇまたはＴ
Ｍ ３ ｓの欠陥の発生を検出することができる。
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また、信号検出手段４は接続手段３を２ｎ＋１
番目のソース信号線に類似移動し、信号発生手段が発生
する信号が各ソース信号線に重畳されていないかを検査
する。以上の動作をすべてのゲート信号線に対しておこ
なう。第３図のアクティブマトリックスアレイではＴＦ
ＴのＴ Ｍ ｓ ｚにＳ−Ｄ欠陥１７が発生しているた
め、ａ、ｂ共通端子に信号が印加され、ゲート信号線Ｇ
８にオン電圧が印加され信号検出手段４がソース信号線
Ｓ３に接続されたとき、ＴＰＴのＴＳ３１がオンとなり
、Ｓ２→ＴＳ３．→ｐｓｚ→Ｓ−Ｄ欠陥→Ｓ８なる欠陥
径Ｓ８発生するため、ＴＰＴのＴ Ｍ ３ ｇまたはＴ
Ｍ ３ ｓの欠陥の発生を検出することができる。
つぎに信号印加手段７が信号を発生しないように制御し
たとき、信号検出手段４に信号が検出されなくなること
によりＴＦＴのＴＭ３．の欠陥を検出することができる
。
たとき、信号検出手段４に信号が検出されなくなること
によりＴＦＴのＴＭ３．の欠陥を検出することができる
。
検査終了後、アクティブマトリックスアレイは第２図に
示すＥＥ’線およびＤＤ’線で印加され、各ソース信号
線は分離される。
示すＥＥ’線およびＤＤ’線で印加され、各ソース信号
線は分離される。
なお、本発明のアクティブマトリックスアレイにおいて
、ソース信号線は共通端子ａおよび共通端子すに接続さ
れるだけに限定するのではなく、第４図に示すように多
数の共通端子に接続されるものであってもよいことは明
らかである。
、ソース信号線は共通端子ａおよび共通端子すに接続さ
れるだけに限定するのではなく、第４図に示すように多
数の共通端子に接続されるものであってもよいことは明
らかである。
発明の効果
本発明のアクティブマトリックスアレイは、信号が重畳
されていないかを検査するソース信号線の両端のソース
信号線にそれぞれ別の信号印加手段により、個別に信号
を印加できるように構成したものである。したがって、
まず２つの信号印加手段を用いてアクティブマトリック
スアレイの欠陥の発生を検出し、次に一方の信号印加手
段のみを用いて欠陥位置を決定するという高速かつ欠陥
位置の限定の検査が可能になる。
されていないかを検査するソース信号線の両端のソース
信号線にそれぞれ別の信号印加手段により、個別に信号
を印加できるように構成したものである。したがって、
まず２つの信号印加手段を用いてアクティブマトリック
スアレイの欠陥の発生を検出し、次に一方の信号印加手
段のみを用いて欠陥位置を決定するという高速かつ欠陥
位置の限定の検査が可能になる。
また本発明のアクティブマトリックスアレイの検査方法
はすべてゲート信号線にゲート駆動用ＩＣを用いて電圧
を印加できるから、ゲート信号線にブロービングの必要
がない、したがってプローブの移動時間が必要でなく、
ゲート信号線に傷つけるおそれもなくなり、非常に高速
な検査が可能になり、十分実用にたえうるちのとなる０
以上のことより本発明の効果は大である。
はすべてゲート信号線にゲート駆動用ＩＣを用いて電圧
を印加できるから、ゲート信号線にブロービングの必要
がない、したがってプローブの移動時間が必要でなく、
ゲート信号線に傷つけるおそれもなくなり、非常に高速
な検査が可能になり、十分実用にたえうるちのとなる０
以上のことより本発明の効果は大である。
第１図、第２図は本発明の第１の実施例におけるアクテ
ィブマトリックスアレイの概念図、第３図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第４
図は本発明の他の実施例におけるアクティブマトリック
スアレイの概念図、第５図は従来のアクティブマトリッ
クスアレイの概念図、第６図はアクティブマトリックス
アレイの一部等価回路図、第７図は従来のアクティブマ
トリックスアレイの検査方法の説明図である。 １．２・・・・・・ゲート制御手段、３，５．６・・・
・・・接続手段、４・・・・・・信号検出手段、７，８
．・・・・・・信号印加手段、９，１０，１１．１２・
・・・・・プローブ、１３．１４・・・・・・電圧印加
手段、１５・・・・・・信号印加手段、１６・・・・・
・信号検出手段、１７・・・・・・Ｓ−Ｄ欠陥、Ｇｎ・
・・・・・ゲート信号線、Ｓｍ・・・・・・ソース信号
線、ＴＳｍｎ−ＴＭｍ−＝４ＦＴ、Ｐｍｎ−・−・絵素
電極。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 α 第 図 第 図 α 第 図 ＴＳｙｎｎ、 ＴＦｌｍｒｂ −−ＴＦアＰｒｎルー−
未鉢素耽亀 第 図
ィブマトリックスアレイの概念図、第３図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第４
図は本発明の他の実施例におけるアクティブマトリック
スアレイの概念図、第５図は従来のアクティブマトリッ
クスアレイの概念図、第６図はアクティブマトリックス
アレイの一部等価回路図、第７図は従来のアクティブマ
トリックスアレイの検査方法の説明図である。 １．２・・・・・・ゲート制御手段、３，５．６・・・
・・・接続手段、４・・・・・・信号検出手段、７，８
．・・・・・・信号印加手段、９，１０，１１．１２・
・・・・・プローブ、１３．１４・・・・・・電圧印加
手段、１５・・・・・・信号印加手段、１６・・・・・
・信号検出手段、１７・・・・・・Ｓ−Ｄ欠陥、Ｇｎ・
・・・・・ゲート信号線、Ｓｍ・・・・・・ソース信号
線、ＴＳｍｎ−ＴＭｍ−＝４ＦＴ、Ｐｍｎ−・−・絵素
電極。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 α 第 図 第 図 α 第 図 ＴＳｙｎｎ、 ＴＦｌｍｒｂ −−ＴＦアＰｒｎルー−
未鉢素耽亀 第 図
Claims (5)
- （１）第１のソース信号線と前記第１のソース信号線を
起点として４ｎ（ただし、ｎは整数）番目に位置する第
３ソース信号線とが第１の共通端子に電気的に接続され
、第１のソース信号線を起点として２番目に位置する第
２のソース信号線と前記第２のソース信号線を起点とし
て４ｎ（ただし、ｎは整数）番目に位置する第４のソー
ス信号線とが第２の共通端子に電気的に接続されている
ことを特徴とするアクティブマトリックスアレイ。 - （２）１絵素に複数個のスイッチング素子が形成されて
いることを特徴とする請求項（１）記載のアクティブマ
トリックスアレイ。 - （３）ゲート信号線にスイッチング素子をオフ状態とす
る信号を印加したとき、第１および第３のソース信号線
に隣接して位置する第５のソース信号線とは電気的に接
続されていないように形成されていることを特徴とする
請求項（１）記載のアクティブマトリックスアレイ。 - （４）第１の共通端子と第２の共通端子に信号を印加し
、第５のソース信号線に前記信号が重畳されていないか
を検出し、前記信号が検出された場合、第１の共通端子
と第２の共通端子に印加する一方の信号を変化あるいは
一方の共通端子のみに信号を印加することにより、アク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうことを特徴とするアクティブマトリックスアレ
イの検査方法。 - （５）ゲート信号線にゲート駆動用ＩＣにより信号を印
加することを特徴とする請求項（４）記載のアクティブ
マトリックスアレイの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29121388A JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29121388A JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135490A true JPH02135490A (ja) | 1990-05-24 |
| JPH0769676B2 JPH0769676B2 (ja) | 1995-07-31 |
Family
ID=17765930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29121388A Expired - Fee Related JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769676B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07318980A (ja) * | 1994-03-30 | 1995-12-08 | Nec Corp | 液晶表示パネル |
| WO2000023973A1 (fr) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Substrat de composant electro-optique, substrat de matrice active et procede servant a verifier un substrat de composant electro-optique |
| US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
-
1988
- 1988-11-17 JP JP29121388A patent/JPH0769676B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07318980A (ja) * | 1994-03-30 | 1995-12-08 | Nec Corp | 液晶表示パネル |
| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US7626414B2 (en) | 1997-12-05 | 2009-12-01 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| WO2000023973A1 (fr) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Substrat de composant electro-optique, substrat de matrice active et procede servant a verifier un substrat de composant electro-optique |
| US6670953B1 (en) | 1998-10-16 | 2003-12-30 | Seiko Epson Corporation | Electro-optical device substrate, active matrix substrate and method for inspecting electro-optical device substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769676B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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