JPH02135490A - Active matrix array and its inspecting method - Google Patents
Active matrix array and its inspecting methodInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアクティブマトリックス型液晶表示装置に用い
るアクティブマトリックスアレイおよびその検査方法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an active matrix array used in an active matrix type liquid crystal display device and a method for testing the same.
従来の技術
近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストが低下するため、各絵素
にスイッチング素子を配置したアクティブマトリックス
型液晶表示装置が利用されつつある。Conventional technology In recent years, as the number of picture elements in liquid crystal display devices has increased, the number of scanning lines has increased, and the display contrast of conventional simple matrix liquid crystal display devices has decreased, so switching elements have been placed in each picture element. Active matrix type liquid crystal display devices are being used.
しかしながら、前記アクティブマトリックス型液晶表示
装置に用いるアクティブマトリックスアレイは一枚の基
板上に数万個以上のスイッチング素子（以下、ＴＰＴと
呼ぶ）を形成する必要がある。前記すべてのＴＰＴを無
欠陥で形成することはかなり困難であるため、製造工程
上で、アクティブマトリックスアレイの検査をおこない
、欠陥ＴＰＴの欠陥位置および欠陥状態を検査により検
出して、しかるべき修正をおこなう必要がある。However, the active matrix array used in the active matrix type liquid crystal display device requires forming tens of thousands or more switching elements (hereinafter referred to as TPT) on one substrate. Since it is quite difficult to form all of the above TPTs without defects, the active matrix array is inspected during the manufacturing process, and the defect positions and conditions of defective TPTs are detected through inspection and appropriate corrections are made. It is necessary to do this.
そこで検査が容易なアクティブマトリックスアレイと短
時間で検査をおこなうことのできる検査方法かまち望ま
れていた。Therefore, an active matrix array that can be easily inspected and an inspection method that can perform inspections in a short time have been desired.
以下、図面を参照しながら従来のアクティブマトリック
スアレイについて説明する。第５図は従来のアクティブ
マトリックスアレイの概念図である。第５図においてＴ
ＰＴなどは省略しており、また各信号線も直線のみで表
わしている。以上のことは以下の概念図においても同様
である。第５図においてＧｍ（ただし、ｍは整数）はゲ
ート信号線、Ｓｎ（ただし、ｎは整数）はソース信号線
である。第６図は第５図のアクティブマトリックスアレ
イの一部等価回路図である。第６図においてＴＳｍｎお
よびＴＭｍｎ （ただし、ｍ、 ｎは整数）はＴＰＴ
、Ｐｍｎ （ただし、ｍ、 ｎは整数）は絵素電極で
ある。第５図および第６図で明らかなように、従来のア
クティブマトリックスアレイはソース信号線およびゲー
ト信号線は互いに直交するように形成され、その交点に
は、アクティブマトリックスアレイの歩留まりを向上さ
せるために１つの絵素電極に対し２つのＴＰＴが形成さ
れる。また各信号線の一端は製造上でＴＰＴが静電気に
より破壊されることを防止するため、奇数あるいは偶数
番目ごとに短絡されている。Hereinafter, a conventional active matrix array will be described with reference to the drawings. FIG. 5 is a conceptual diagram of a conventional active matrix array. In Figure 5, T
PT, etc. are omitted, and each signal line is also shown only as a straight line. The above also applies to the conceptual diagrams below. In FIG. 5, Gm (where m is an integer) is a gate signal line, and Sn (where n is an integer) is a source signal line. FIG. 6 is a partial equivalent circuit diagram of the active matrix array of FIG. 5. In Figure 6, TSmn and TMmn (where m and n are integers) are TPT
, Pmn (where m and n are integers) are picture element electrodes. As is clear from FIGS. 5 and 6, in the conventional active matrix array, source signal lines and gate signal lines are formed to be orthogonal to each other. Two TPTs are formed for one picture element electrode. Further, one end of each signal line is short-circuited for every odd or even number in order to prevent the TPT from being destroyed by static electricity during manufacturing.
以下、図面を参照しながら従来のアクティブマトリック
スアレイの検査方法を説明する。アクティブマトリック
スアレイの検査をおこなう場合、第５閏においてＡＡ’
線、ＢＢ’線およびｃｃ’線でレーザなどを用いて各信
号線は分離される。Hereinafter, a conventional active matrix array inspection method will be described with reference to the drawings. When testing an active matrix array, the AA'
Each signal line is separated using a laser or the like using a laser, a BB' line, and a cc' line.
ＤＤ’線は検査工程終了後、切断される。第７図は従来
のアクティブマトリックスアレイの検査方法の説明図で
ある。第７図において９，１０，１１゜１２はプローブ
、１３．１４はＴＰＴをオン状態にする電圧（以下、オ
ン電圧と呼ぶ）とＴＰＴをオフ状態にする電圧（以下、
オフ電圧と呼ぶ）を発生できる電圧印加手段、１５は信
号印加手段、１６は信号検出手段、１７はＴＦＴのＴＭ
、、に発生したソース・ドレイン間短絡欠陥（以下、Ｓ
−Ｄ欠陥と呼ぶ）である。The DD' line is cut after the inspection process is completed. FIG. 7 is an explanatory diagram of a conventional active matrix array inspection method. In FIG. 7, 9, 10, 11° 12 are probes, 13 and 14 are voltages that turn the TPT on (hereinafter referred to as on voltage) and voltages that turn the TPT off (hereinafter referred to as “on voltage”).
15 is a signal application means, 16 is a signal detection means, and 17 is a TFT TM.
, , the source-drain short circuit defect (hereinafter referred to as S
-D defect).
まずプローブ９を６１に、プローブ１０をａ端子に、プ
ローブ１１をＧ２に、プローブ１２を８２に圧接し電気
的接続をとる。次に信号印加手段は正電圧を発生させ２
ｎ＋１ （ただし、ｎは整数）番目のソース信号線に前
記電圧を印加する。First, the probe 9 is pressed into contact with 61, the probe 10 with the a terminal, the probe 11 with G2, and the probe 12 with 82 to establish electrical connections. Next, the signal applying means generates a positive voltage 2
The voltage is applied to the n+1 (where n is an integer) source signal line.
また、電圧印加手段１３はオン電圧を発生させＧ１に、
電圧印加手段１４はオフ電圧を発生させＧ２に印加する
。ここで信号検出手段１６はソース信号線Ｓ２に信号印
加手段１５が発生する信号が重畳されていないかを測定
する。また信号検出手段１６はプローブ１２を２ｎ（た
だし、ｎは整数）番目のソース信号線にも信号が重畳さ
れていないかを検査する。２ｎ番目のすべてのソース信
号線が終了すると、プローブ９をＧ３に移動させ、今度
はオン電圧を６２にオフ電圧をＧａに印加し、またプロ
ーブ１２をすべての２ｎ番目のソース信号線に圧接して
、信号が重畳されていないかを検出する０以上の動作を
すべてのゲート信号線に対しておこなう、つまり１本ず
つオン電圧をソース信号線に印加していき、前記ソース
信号線に隣接したつぎのソース信号線にオフ電圧を印加
していくわけである。前述の検査をおこなったとき、す
べてのＴＰＴが正常であれば信号検出手段１６に信号が
検出されることはない。その理由は１つの絵素電極に接
続されている２つのＴＰＴが両方とも正常の場合、隣接
したソース信号線にオン電圧およびオフ電圧が印加され
るため、一方のＴＰＴがオンしても他方のＴＰＴがオフ
状態となるためである。しかしながら第７図のアクティ
ブマトリックスアレイではＳ−Ｄ欠陥１７が発生してい
るため、Ｇ８にオン電圧、Ｇ４にオフ電圧を印加した場
合、信号はＳ１→ＴＳ□→Ｓ−Ｄ欠陥１７→Ｓ２なる経
路が発生するため、信号検出手段１６に信号が検出され
る。したがうてアクティブマトリックスアレイに欠陥が
発生していることを知ることができる。Further, the voltage applying means 13 generates an on-voltage to G1,
The voltage applying means 14 generates an off voltage and applies it to G2. Here, the signal detection means 16 measures whether the signal generated by the signal application means 15 is superimposed on the source signal line S2. The signal detection means 16 also inspects the probe 12 to see if a signal is superimposed on the 2nth (where n is an integer) source signal line. When all the 2nth source signal lines are completed, the probe 9 is moved to G3, the on voltage is applied to 62 and the off voltage is applied to Ga, and the probe 12 is pressed into contact with all the 2nth source signal lines. Then, an operation of 0 or more to detect whether a signal is superimposed is performed on all gate signal lines. In other words, on-voltage is applied to the source signal lines one by one, and the The off-voltage is applied to the next source signal line. When the above-mentioned test is performed, if all TPTs are normal, no signal will be detected by the signal detection means 16. The reason for this is that when two TPTs connected to one picture element electrode are both normal, on and off voltages are applied to the adjacent source signal lines, so even if one TPT is turned on, the other This is because TPT is turned off. However, in the active matrix array shown in FIG. 7, the S-D defect 17 has occurred, so when an on voltage is applied to G8 and an off voltage is applied to G4, the signal becomes S1 → TS□ → S-D defect 17 → S2. Since a path is generated, a signal is detected by the signal detection means 16. Therefore, it can be known that a defect has occurred in the active matrix array.
発明が解決しようとする課題
従来のアクティブマトリックスアレイでは２ｎ＋１番目
のソース信号線を短絡しているため、信号印加手段１５
の発生する信号は、−度に２ｎ＋１番目に位置するすべ
てのソース信号線に印加することができ、プローブ９．
１１．１２を移動するだけ検査をおこなうことができる
。しかし、Ｓ−Ｄ欠陥１７はＴＦＴのＴＭ、、に発生し
てイテも５８−３−Ｄ欠陥−＋Ｔｓａｔ−＋ｓ２なる経
路が発生し、検出される。したがって前述の２つのどち
らのＴＰＴが欠陥か区別することができない。Problems to be Solved by the Invention In the conventional active matrix array, the 2n+1st source signal line is short-circuited, so the signal applying means 15
The signals generated by probe 9. can be applied to all the source signal lines located at the 2n+1st position in − degrees, and the signals generated by probe 9.
Inspection can be performed by moving 11.12. However, the SD defect 17 occurs in the TM of the TFT, and the path 58-3-D defect-+Tsat-+s2 occurs and is detected. Therefore, it is not possible to distinguish which of the two TPTs described above is defective.
したがって、アクティブマトリックスアレイの欠陥数は
把握することができるが、欠陥位置は断定できないとい
う問題点を有していた。Therefore, although the number of defects in the active matrix array can be determined, the location of the defects cannot be determined.
また従来のアクティブマトリックスアレイの検査方法で
はプローブ９．１１を移動させていく必要があり、前記
移動時間に長時間を要する。したがって、アクティブマ
トリックスアレイの一枚あたりの検査時間が１時間以上
と実用にたえうるちのではなかった。Further, in the conventional active matrix array inspection method, it is necessary to move the probes 9 and 11, and the moving time takes a long time. Therefore, the inspection time per active matrix array was more than one hour, which was not practical.
課題を解決するための手段
上記課題を解決するため、本発明のアクティブマトリッ
クスアレイは４０番目に位置するソース信号線を第１の
共通端子に接続し、４ｎ＋２番目に位置するソース信号
線を第２の共通端子に接続されたものである。Means for Solving the Problems In order to solve the above problems, the active matrix array of the present invention connects the 40th source signal line to the first common terminal, and connects the 4n+2nd source signal line to the second common terminal. It is connected to the common terminal of
また、本発明のアクティブマトリックスアレイの検査方
法はアクティブマトリックスアレイのゲート信号線にゲ
ート駆動用２Ｃにより信号を印加し、第１の共通端子と
第２の共通端子に信号を印加し、前記共通端子に接続さ
れた以外のソース信号線に前記信号が重畳されていない
かを検出し、前記信号が検出された場合、第１の共通端
子と第２の共通端子に印加する一方の信号を変化あるい
は一方の共通端子のみに信号を印加することによりアク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうものである。Further, the active matrix array testing method of the present invention applies a signal to the gate signal line of the active matrix array by a gate driving 2C, applies a signal to the first common terminal and the second common terminal, and applies the signal to the common terminal. It is detected whether the signal is superimposed on a source signal line other than that connected to the source signal line, and if the signal is detected, one of the signals applied to the first common terminal and the second common terminal is changed or The switching elements of the active matrix array are tested by applying a signal to only one common terminal.
作用
本発明のアクティブマトリックスアレイは信号が重畳さ
れていないか検査するソース信号線の両隣のソース信号
線にそれぞれ別の信号印加手段により個別に信号を印加
できるように構成している。Operation The active matrix array of the present invention is configured such that signals can be individually applied to the source signal lines on both sides of the source signal line to be inspected to see if signals are superimposed by separate signal applying means.
したがってアクティブマトリックスアレイのＴＰＴの欠
陥位置を特定することができる。Therefore, the position of a defect in the TPT of an active matrix array can be specified.
本発明のアクティブマトリックスアレイの検査方法はゲ
ート信号線にゲート駆動用ＩＣを接続するため、ゲート
信号線にブロービイングの必要がなく、また２つの信号
印加手段を用いて検査をおこなうため、ＴＰＴの欠陥位
置を高速に検出することができる。Since the active matrix array testing method of the present invention connects the gate driving IC to the gate signal line, there is no need for blobbing the gate signal line, and since testing is performed using two signal application means, TPT Defect positions can be detected at high speed.
実施例
以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイについて説明する。第１図は本発明のアクテ
ィブマトリックスアレイの概念図である。EXAMPLE The active matrix array of the present invention will be described below with reference to the drawings. FIG. 1 is a conceptual diagram of an active matrix array of the present invention.
第１図においてＧｍ（ただし、ｍは整数）はゲート信号
線、Ｓｎ（ただし、ｎは整数）はソース信号線である。In FIG. 1, Gm (where m is an integer) is a gate signal line, and Sn (where n is an integer) is a source signal line.
ゲート信号線とソース信号線の交点近傍の等価回路図は
従来例と同様に第６図である。第１図で明らかなように
本発明のアクティブマトリックスアレイは４ｎ＋２番目
（ただし、ｎは整数）のソース信号線を共通端子ａに接
続し、４０番目のソース信号線を共通端子すに接続して
形成される。他のゲート信号線およびソース信号線の一
端はＴＰＴが静電気により破壊されることを防止するた
め、短絡される。本発明のアクティブマトリックスアレ
イを検査するためには第２図の概念図に示すように、第
１図のＡＡ’線、ＢＢ’およびＣＣ′線で切断しておこ
なう。The equivalent circuit diagram near the intersection of the gate signal line and the source signal line is shown in FIG. 6 as in the conventional example. As is clear from FIG. 1, in the active matrix array of the present invention, the 4n+2nd (where n is an integer) source signal line is connected to the common terminal a, and the 40th source signal line is connected to the common terminal A. It is formed. One ends of the other gate signal line and source signal line are short-circuited to prevent the TPT from being destroyed by static electricity. In order to inspect the active matrix array of the present invention, it is cut along lines AA', BB' and CC' in FIG. 1, as shown in the conceptual diagram of FIG.
以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイの検査方法について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The active matrix array inspection method of the present invention will be described below with reference to the drawings.
第３図は本発明のアクティブマトリックスアレイの検査
方法の説明図である。第３図において１゜２はゲート信
号線に所定のオン電圧またはオフ電圧を印加するゲート
制御手段である。具体的にはゲート駆動用ＩＣをガラス
オンチップ技術によりアクティブマトリックス基板上に
積載したもの、あるいは、ゲート駆動ＩＣを基板上に積
載しフレキシブル基板にてアクティブマトリックス基板
のゲート信号線に接続したものなどが考えられ、外部か
らの制御信号により任意のゲート信号線にオン・オフ電
圧を印加できるようにしたものである。FIG. 3 is an explanatory diagram of the active matrix array testing method of the present invention. In FIG. 3, 1°2 is a gate control means for applying a predetermined on-voltage or off-voltage to the gate signal line. Specifically, a gate drive IC is mounted on an active matrix substrate using glass-on-chip technology, or a gate drive IC is mounted on a substrate and connected to the gate signal line of the active matrix board using a flexible board. It is possible to apply an on/off voltage to any gate signal line using an external control signal.
３．５．６は接続手段であり、具体的には自動的あるい
は手動で信号線にプローブを圧接し、電気的に接続をと
れるようにしたプローバなどが考えられる。４は信号検
出手段であり、具体的にはビュアンペアメータなどが考
えられる。７．８は信号印加手段であり、直流電源など
が核当する。第３図に示すように検査工程では、すべて
のゲート信号線に所定の電圧を印加できるようにゲート
制御手段を接続し、信号印加手段７を共通端子ａに、信
号印加手段８を共通端子すに接続する。3.5.6 is a connection means, specifically a prober that automatically or manually presses a probe onto a signal line to establish an electrical connection. Reference numeral 4 denotes a signal detection means, and specifically, a buamp meter or the like can be considered. 7.8 is a signal applying means, which is powered by a DC power supply or the like. As shown in FIG. 3, in the inspection process, gate control means are connected so that a predetermined voltage can be applied to all the gate signal lines, signal application means 7 is connected to the common terminal a, and signal application means 8 is connected to the common terminal a. Connect to.
まずゲート制御手段を制御し、ゲート信号線Ｇ１のみに
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また信号印加手段７゜８は信号を共通端子ａ、
ｂに印加する。ここで信号検出手段４は接続手段３を２
ｎ＋１ （ただし、ｎは整数）番目のソース信号線に順
次移動し、信号発生手段が発生する信号が各ソース信号
線に重畳されていないかを検査する。信号が検出された
場合は、信号印加手段７．８のどちらか一方の信号のみ
の大きさなどを変化させ、あるいは一方のみに信号を発
生させて、どちらの信号が検出されたのかの検査をおこ
なう。なお、最初信号印加手段は信号を同時にａ、ｂ共
通端子に印加せずとも、交互に印加するようにすれば、
前述のような信号印加方法を用いる必要がないことは明
らかである。First, the gate control means is controlled to apply an on voltage only to the gate signal line G1 and apply an off voltage to the other gate signal lines. Further, the signal applying means 7.8 sends the signal to the common terminal a,
b. Here, the signal detection means 4 connects the connection means 3 to 2
It sequentially moves to the n+1 (where n is an integer) source signal line and checks whether the signal generated by the signal generating means is superimposed on each source signal line. If a signal is detected, test which signal is detected by changing the magnitude of only one signal of the signal applying means 7.8 or by generating a signal only from one side. Let's do it. In addition, if the signal applying means does not apply the signals to the common terminals a and b at the same time, but instead applies them alternately,
It is clear that it is not necessary to use the signal application method as described above.
次にゲート制ｍ手段を制御し、ゲート信号線Ｇ２のみに
オン電圧を印加し、他のゲート信号線にはオフ電圧を印
加する。また、信号検出手段４は接続手段３を２ｎ＋１
番目のソース信号線に類似移動し、信号発生手段が発生
する信号が各ソース信号線に重畳されていないかを検査
する。以上の動作をすべてのゲート信号線に対しておこ
なう。第３図のアクティブマトリックスアレイではＴＦ
ＴのＴ Ｍ ｓ ｚにＳ−Ｄ欠陥１７が発生しているた
め、ａ、ｂ共通端子に信号が印加され、ゲート信号線Ｇ
８にオン電圧が印加され信号検出手段４がソース信号線
Ｓ３に接続されたとき、ＴＰＴのＴＳ３１がオンとなり
、Ｓ２→ＴＳ３．→ｐｓｚ→Ｓ−Ｄ欠陥→Ｓ８なる欠陥
径Ｓ８発生するため、ＴＰＴのＴ Ｍ ３ ｇまたはＴ
Ｍ ３ ｓの欠陥の発生を検出することができる。Next, the gate control m means is controlled to apply an ON voltage only to the gate signal line G2, and apply an OFF voltage to the other gate signal lines. Further, the signal detection means 4 connects the connection means 3 to 2n+1
The source signal line is moved to the second source signal line, and it is checked whether the signal generated by the signal generating means is superimposed on each source signal line. The above operation is performed for all gate signal lines. In the active matrix array shown in Figure 3, TF
Since the SD defect 17 has occurred in T M s z of T, a signal is applied to the a and b common terminals, and the gate signal line G
8 is applied and the signal detecting means 4 is connected to the source signal line S3, the TPT TS31 is turned on, and S2→TS3. → psz → S-D defect → S8 Since the defect diameter S8 occurs, TPT T M 3 g or T
The occurrence of M 3 s defects can be detected.
つぎに信号印加手段７が信号を発生しないように制御し
たとき、信号検出手段４に信号が検出されなくなること
によりＴＦＴのＴＭ３．の欠陥を検出することができる
。Next, when the signal applying means 7 is controlled not to generate a signal, the signal detecting means 4 no longer detects the signal, so that the TFT TM3. defects can be detected.
検査終了後、アクティブマトリックスアレイは第２図に
示すＥＥ’線およびＤＤ’線で印加され、各ソース信号
線は分離される。After the test is completed, the active matrix array is applied with the EE' and DD' lines shown in FIG. 2, and each source signal line is separated.
なお、本発明のアクティブマトリックスアレイにおいて
、ソース信号線は共通端子ａおよび共通端子すに接続さ
れるだけに限定するのではなく、第４図に示すように多
数の共通端子に接続されるものであってもよいことは明
らかである。Note that in the active matrix array of the present invention, the source signal line is not limited to being connected to the common terminal a and the common terminal A, but may be connected to a large number of common terminals as shown in FIG. It is clear that it is possible.
発明の効果
本発明のアクティブマトリックスアレイは、信号が重畳
されていないかを検査するソース信号線の両端のソース
信号線にそれぞれ別の信号印加手段により、個別に信号
を印加できるように構成したものである。したがって、
まず２つの信号印加手段を用いてアクティブマトリック
スアレイの欠陥の発生を検出し、次に一方の信号印加手
段のみを用いて欠陥位置を決定するという高速かつ欠陥
位置の限定の検査が可能になる。Effects of the Invention The active matrix array of the present invention is configured such that signals can be individually applied to the source signal lines at both ends of the source signal line to be inspected to see if signals are superimposed using separate signal applying means. It is. therefore,
First, two signal application means are used to detect the occurrence of a defect in the active matrix array, and then only one signal application means is used to determine the defect position, thereby enabling high-speed and limited defect position inspection.
また本発明のアクティブマトリックスアレイの検査方法
はすべてゲート信号線にゲート駆動用ＩＣを用いて電圧
を印加できるから、ゲート信号線にブロービングの必要
がない、したがってプローブの移動時間が必要でなく、
ゲート信号線に傷つけるおそれもなくなり、非常に高速
な検査が可能になり、十分実用にたえうるちのとなる０
以上のことより本発明の効果は大である。In addition, in all active matrix array inspection methods of the present invention, voltage can be applied to the gate signal lines using a gate driving IC, so there is no need for probing the gate signal lines, so there is no need for probe movement time.
There is no risk of damaging the gate signal line, and extremely high-speed inspection is possible, making it a highly practical test.
From the above, the effects of the present invention are significant.
第１図、第２図は本発明の第１の実施例におけるアクテ
ィブマトリックスアレイの概念図、第３図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第４
図は本発明の他の実施例におけるアクティブマトリック
スアレイの概念図、第５図は従来のアクティブマトリッ
クスアレイの概念図、第６図はアクティブマトリックス
アレイの一部等価回路図、第７図は従来のアクティブマ
トリックスアレイの検査方法の説明図である。
１．２・・・・・・ゲート制御手段、３，５．６・・・
・・・接続手段、４・・・・・・信号検出手段、７，８
．・・・・・・信号印加手段、９，１０，１１．１２・
・・・・・プローブ、１３．１４・・・・・・電圧印加
手段、１５・・・・・・信号印加手段、１６・・・・・
・信号検出手段、１７・・・・・・Ｓ−Ｄ欠陥、Ｇｎ・
・・・・・ゲート信号線、Ｓｍ・・・・・・ソース信号
線、ＴＳｍｎ−ＴＭｍ−＝４ＦＴ、Ｐｍｎ−・−・絵素
電極。
代理人の氏名 弁理士 粟野重孝 はか１名第２図
α
第
図
第
図
α
第
図
ＴＳｙｎｎ、 ＴＦｌｍｒｂ −−ＴＦアＰｒｎルー−
未鉢素耽亀
第
図1 and 2 are conceptual diagrams of an active matrix array in the first embodiment of the present invention, FIG. 3 is an explanatory diagram of the active matrix array testing method of the present invention, and FIG.
The figure is a conceptual diagram of an active matrix array according to another embodiment of the present invention, FIG. 5 is a conceptual diagram of a conventional active matrix array, FIG. 6 is a partial equivalent circuit diagram of an active matrix array, and FIG. 7 is a conceptual diagram of a conventional active matrix array. FIG. 2 is an explanatory diagram of an active matrix array testing method. 1.2...Gate control means, 3,5.6...
... Connection means, 4 ... Signal detection means, 7, 8
．． ......Signal application means, 9, 10, 11.12.
...Probe, 13.14...Voltage application means, 15...Signal application means, 16...
・Signal detection means, 17...SD defect, Gn・
...Gate signal line, Sm...Source signal line, TSmn-TMm-=4FT, Pmn-...Picture element electrode. Name of agent Patent attorney Shigetaka Awano (1 person) Figure 2α Figure Figure α Figure TSynn, TFlmrb --TF A Prn Ru-
Unbowed Soyaku Turtle Diagram
Claims (5)
起点として４ｎ（ただし、ｎは整数）番目に位置する第
３ソース信号線とが第１の共通端子に電気的に接続され
、第１のソース信号線を起点として２番目に位置する第
２のソース信号線と前記第２のソース信号線を起点とし
て４ｎ（ただし、ｎは整数）番目に位置する第４のソー
ス信号線とが第２の共通端子に電気的に接続されている
ことを特徴とするアクティブマトリックスアレイ。(1) A first source signal line and a third source signal line located 4nth (where n is an integer) from the first source signal line are electrically connected to the first common terminal. , a second source signal line located second from the first source signal line, and a fourth source signal line located 4nth (where n is an integer) from the second source signal line. and electrically connected to a second common terminal.
いることを特徴とする請求項（１）記載のアクティブマ
トリックスアレイ。(2) The active matrix array according to claim (1), wherein a plurality of switching elements are formed in one picture element.
る信号を印加したとき、第１および第３のソース信号線
に隣接して位置する第５のソース信号線とは電気的に接
続されていないように形成されていることを特徴とする
請求項（１）記載のアクティブマトリックスアレイ。(3) When a signal that turns off the switching element is applied to the gate signal line, it is not electrically connected to the fifth source signal line located adjacent to the first and third source signal lines. The active matrix array according to claim 1, characterized in that it is formed as follows.
、第５のソース信号線に前記信号が重畳されていないか
を検出し、前記信号が検出された場合、第１の共通端子
と第２の共通端子に印加する一方の信号を変化あるいは
一方の共通端子のみに信号を印加することにより、アク
ティブマトリックスアレイのスイッチング素子の検査を
おこなうことを特徴とするアクティブマトリックスアレ
イの検査方法。(4) Apply a signal to the first common terminal and the second common terminal, detect whether the signal is superimposed on the fifth source signal line, and if the signal is detected, the first Inspection of an active matrix array, characterized in that switching elements of the active matrix array are inspected by changing one signal applied to a common terminal and a second common terminal, or by applying a signal only to one common terminal. Method.
加することを特徴とする請求項（４）記載のアクティブ
マトリックスアレイの検査方法。(5) The method for inspecting an active matrix array according to claim (4), characterized in that a signal is applied to the gate signal line by a gate driving IC.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29121388A JPH0769676B2 (en) | 1988-11-17 | 1988-11-17 | Active matrix array and inspection method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29121388A JPH0769676B2 (en) | 1988-11-17 | 1988-11-17 | Active matrix array and inspection method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135490A true JPH02135490A (en) | 1990-05-24 |
| JPH0769676B2 JPH0769676B2 (en) | 1995-07-31 |
Family
ID=17765930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29121388A Expired - Fee Related JPH0769676B2 (en) | 1988-11-17 | 1988-11-17 | Active matrix array and inspection method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769676B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07318980A (en) * | 1994-03-30 | 1995-12-08 | Nec Corp | Liquid crystal display panel |
| WO2000023973A1 (en) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Substrate for electrooptic device, active matrix substrate, and method of testing substrate for electrooptic device |
| US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
-
1988
- 1988-11-17 JP JP29121388A patent/JPH0769676B2/en not_active Expired - Fee Related
Cited By (7)
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| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US7626414B2 (en) | 1997-12-05 | 2009-12-01 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| WO2000023973A1 (en) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Substrate for electrooptic device, active matrix substrate, and method of testing substrate for electrooptic device |
| US6670953B1 (en) | 1998-10-16 | 2003-12-30 | Seiko Epson Corporation | Electro-optical device substrate, active matrix substrate and method for inspecting electro-optical device substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769676B2 (en) | 1995-07-31 |
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