JPH02134939A - 入力データ同期回路 - Google Patents
入力データ同期回路Info
- Publication number
- JPH02134939A JPH02134939A JP63289421A JP28942188A JPH02134939A JP H02134939 A JPH02134939 A JP H02134939A JP 63289421 A JP63289421 A JP 63289421A JP 28942188 A JP28942188 A JP 28942188A JP H02134939 A JPH02134939 A JP H02134939A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- input
- circuit
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 10
- 239000000284 extract Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力データ同期回路、特に入力される非同期の
ＰＣＭ入力信号に同期してＰＣＭデータを抽出するため
の入力データ同期回路に関する。
ＰＣＭ入力信号に同期してＰＣＭデータを抽出するため
の入力データ同期回路に関する。
従来、非同期のＰＣＭ入力信号からＰＣＭデータを抽出
するＰＣＭ信号入力回路では、ＰＣＭ入力信号をフェー
ズロックループ回路に入力して、このフェーズロックル
ープ回路から得られる正相クロックおよび逆相クロック
のそれぞれのクロックを使用する２系統の入力回路によ
り、ＰＣＭ入力信号から２つのデータを得て、これらの
データの正常性をチエツクし、正常であると判定された
方を抽出しなＰＣＭデータとする方法をとっている。
するＰＣＭ信号入力回路では、ＰＣＭ入力信号をフェー
ズロックループ回路に入力して、このフェーズロックル
ープ回路から得られる正相クロックおよび逆相クロック
のそれぞれのクロックを使用する２系統の入力回路によ
り、ＰＣＭ入力信号から２つのデータを得て、これらの
データの正常性をチエツクし、正常であると判定された
方を抽出しなＰＣＭデータとする方法をとっている。
入力デ−タ同期回路としてフェーズロックループ回路を
使用した場合に、入力信号とフェーズロックループから
出力されるクロックとの位相差が９０度（正相）と２７
０度（逆相）とが反転することがある。そこで入力デー
タがＢｉΦ−Ｌ符号の場合に、位相差が２７０度のとき
にはデータが反転してしまう。従って上述した従来のＰ
ＣＭ信号入力回路は、正相用の入力回路と逆相用の入力
回路との２系統を有し、双方のクロックにより入力チエ
ツクを行っていたため、回路が２系統必要になるという
欠点がある。また、入力処理部が２系統あるため、出力
を選択して処理する回路も必要となり、回路動作も複雑
になると云う欠点がある。
使用した場合に、入力信号とフェーズロックループから
出力されるクロックとの位相差が９０度（正相）と２７
０度（逆相）とが反転することがある。そこで入力デー
タがＢｉΦ−Ｌ符号の場合に、位相差が２７０度のとき
にはデータが反転してしまう。従って上述した従来のＰ
ＣＭ信号入力回路は、正相用の入力回路と逆相用の入力
回路との２系統を有し、双方のクロックにより入力チエ
ツクを行っていたため、回路が２系統必要になるという
欠点がある。また、入力処理部が２系統あるため、出力
を選択して処理する回路も必要となり、回路動作も複雑
になると云う欠点がある。
本発明の入力データ同期回路は、フェーズロックループ
回路を有するＰＣＭ信号入力回路において、フェーズロ
ックループ回路から出力される正相クロックと逆相クロ
ックとのうちの一方のクロックを選択するセレクタと、
このセレクタから出力されたクロックによりＰＣＭ入力
信号から同期コードを検出する同期コード検出手段と、
前記同期コード検出手段が同期コードを検出するまで周
期的に前記セレクタの選択を切替えさせる切替信号発生
手段とを有することにより構成される。
回路を有するＰＣＭ信号入力回路において、フェーズロ
ックループ回路から出力される正相クロックと逆相クロ
ックとのうちの一方のクロックを選択するセレクタと、
このセレクタから出力されたクロックによりＰＣＭ入力
信号から同期コードを検出する同期コード検出手段と、
前記同期コード検出手段が同期コードを検出するまで周
期的に前記セレクタの選択を切替えさせる切替信号発生
手段とを有することにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。図にお
いて、ＰＣＭ入力信号７は数１０〜数１００ビットで１
フレームを構成していて、各フレームの先頭にはフレー
ムの先頭を示す同期コードが付加されている。フェーズ
ロックループ回路１にはＰＣＭ入力信号７が入力され、
フェーズロックループ回路１からは入力された信号に同
期化した正相クロック８と逆相クロック９とが出力され
る。この正相および逆相クロック８および９はセレクタ
２に入力され、セレクタ２で何れがかセレクトされてク
ロック１０として入力レジスタ３に与えられる。入力レ
ジスタ３はクロック１０によりＰＣＭ入力信号７を読込
んで、並列データとして同期コード検出部４に出力する
。一方、クロック１０は入力ビット数カウンタ５に与え
られて、入力ビット数カウンタ５は入力フレームのビッ
ト数の数倍ごとに切替る切替信号１２を生成する。この
切替信号１２は、同期コード検出部４からの検出信号１
１によって制御されるゲート回路６を介して、切替信号
１３としてセレクタ２の制御入力に与えられている。
いて、ＰＣＭ入力信号７は数１０〜数１００ビットで１
フレームを構成していて、各フレームの先頭にはフレー
ムの先頭を示す同期コードが付加されている。フェーズ
ロックループ回路１にはＰＣＭ入力信号７が入力され、
フェーズロックループ回路１からは入力された信号に同
期化した正相クロック８と逆相クロック９とが出力され
る。この正相および逆相クロック８および９はセレクタ
２に入力され、セレクタ２で何れがかセレクトされてク
ロック１０として入力レジスタ３に与えられる。入力レ
ジスタ３はクロック１０によりＰＣＭ入力信号７を読込
んで、並列データとして同期コード検出部４に出力する
。一方、クロック１０は入力ビット数カウンタ５に与え
られて、入力ビット数カウンタ５は入力フレームのビッ
ト数の数倍ごとに切替る切替信号１２を生成する。この
切替信号１２は、同期コード検出部４からの検出信号１
１によって制御されるゲート回路６を介して、切替信号
１３としてセレクタ２の制御入力に与えられている。
第２図は第１図の主要点のタイムチャートで、第２図を
参照して第１図の動作について説明を進める。第２図で
はフェーズロックループ回路１がＰＣＭ入力信号に対し
て反転して同期していた場合を示している。先ずＰＣＭ
入力信号７に対して、逆相クロック９を使用して入力レ
ジスタ３に入力しているものとする。このとき同期コー
ドが検出されなかった場合は入力ビット数カウンタ５か
らの切替信号１２によりクロック１０が逆相クロック９
から正相クロック８に切替わる（第２図ａ）。クロック
１０が正相クロック８の場合に数フレーム安定して入力
データが入力されていても同期コードは検出されないと
、数フレーム分のデータが入力された後に、入力ビット
数カウンタ５から切替信号１２が出力され、以降のクロ
ック１０が逆相クロック９に切替わる（第２図ｂ）。
参照して第１図の動作について説明を進める。第２図で
はフェーズロックループ回路１がＰＣＭ入力信号に対し
て反転して同期していた場合を示している。先ずＰＣＭ
入力信号７に対して、逆相クロック９を使用して入力レ
ジスタ３に入力しているものとする。このとき同期コー
ドが検出されなかった場合は入力ビット数カウンタ５か
らの切替信号１２によりクロック１０が逆相クロック９
から正相クロック８に切替わる（第２図ａ）。クロック
１０が正相クロック８の場合に数フレーム安定して入力
データが入力されていても同期コードは検出されないと
、数フレーム分のデータが入力された後に、入力ビット
数カウンタ５から切替信号１２が出力され、以降のクロ
ック１０が逆相クロック９に切替わる（第２図ｂ）。
クロック１０が逆相クロック９のときに同期コード検出
部４に入力された同期コードが検出されると検出信号１
１が出力される。この検出信号１１が出力されると今セ
レクトされているクロック１０がＰＣＭ入力信号７と９
０°の位相で同期していることになり（第２図ｃ、ｄ、
ｅ）、これ以降逆相クロック９が読込みクロックおよび
入力ビツトのカウンタ等に使用されることとなる。
部４に入力された同期コードが検出されると検出信号１
１が出力される。この検出信号１１が出力されると今セ
レクトされているクロック１０がＰＣＭ入力信号７と９
０°の位相で同期していることになり（第２図ｃ、ｄ、
ｅ）、これ以降逆相クロック９が読込みクロックおよび
入力ビツトのカウンタ等に使用されることとなる。
以上説明したとおり本発明は、フェーズロックループ回
路から出力される正相および逆相クロックを自動的に切
替えて同期コードの検出を行ない、検出のできた時点か
らクロックの切替えを停止し、このときのクロックを同
期のとれたクロックとするので、フェーズロックループ
回路が正相と逆相と反転したタロツクを生成しても、正
常に入力データを抽出できるクロックを得ることができ
、また１系統の入力回路で済むと云う効果がある。
路から出力される正相および逆相クロックを自動的に切
替えて同期コードの検出を行ない、検出のできた時点か
らクロックの切替えを停止し、このときのクロックを同
期のとれたクロックとするので、フェーズロックループ
回路が正相と逆相と反転したタロツクを生成しても、正
常に入力データを抽出できるクロックを得ることができ
、また１系統の入力回路で済むと云う効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の主要点のタイミングヂャー１〜である。 １・・・フェースロックループ回路、２・・・セレクタ
、３・・・入力レジスタ、４・・・同期コード検出部、
５・・・入力ビット数カウンタ、６・・・ゲート回路。
図の主要点のタイミングヂャー１〜である。 １・・・フェースロックループ回路、２・・・セレクタ
、３・・・入力レジスタ、４・・・同期コード検出部、
５・・・入力ビット数カウンタ、６・・・ゲート回路。
Claims (1)
- フェーズロックループ回路を有するＰＣＭ信号入力回路
において、フェーズロックループ回路から出力される正
相クロックと逆相クロックとのうちの一方のクロックを
選択するセレクタと、このセレクタから出力されたクロ
ックによりＰＣＭ入力信号から同期コードを検出する同
期コード検出手段と、前記同期コード検出手段が同期コ
ードを検出するまで周期的に前記セレクタの選択を切替
えさせる切替信号発生手段とを有することを特徴とする
入力データ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289421A JPH02134939A (ja) | 1988-11-15 | 1988-11-15 | 入力データ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289421A JPH02134939A (ja) | 1988-11-15 | 1988-11-15 | 入力データ同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134939A true JPH02134939A (ja) | 1990-05-23 |
Family
ID=17743026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289421A Pending JPH02134939A (ja) | 1988-11-15 | 1988-11-15 | 入力データ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134939A (ja) |
-
1988
- 1988-11-15 JP JP63289421A patent/JPH02134939A/ja active Pending
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