JPH0213319B2

JPH0213319B2 -

Info

Publication number: JPH0213319B2
Application number: JP56163393A
Authority: JP
Inventors: Toshio Tomizawa; Hideo Suzuki
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1981-10-15
Filing date: 1981-10-15
Publication date: 1990-04-03
Also published as: JPS5865486A; US4558624A

Description

【発明の詳細な説明】

この発明は鍵タツチに応じたアタツクピツチコ
ントロールを行なう電子楽器に関する。アタツクピツチコントロールとは、音の出始め
の短期間の間楽音のピツチを変調する制御であ
る。例えば管楽器における吹き始めのピツチの乱
れのように音の出始めのピツチの乱れを模倣する
ために、このアタツクピツチコントロールという
技法が電子楽器において用いられる。従来の電子
楽器におけるアタツクピツチコントロールでは、
基準ピツチに対する最大ピツチずれ量等の制御要
素は選択スイツチ等によつて一旦設定されると以
後その設定が変更されない限り常に一定であつ
た。そのため、表現力に乏しいアタツクピツチコ
ントロールしか実現できなかつた。この発明は上述の点に鑑みてなされたもので、
表現力豊かなアタツクピツチコントロールを実現
する電子楽器を提供することを目的とする。この
目的の達成のため、この発明では、鍵の押圧力あ
るいは押圧速度あるいは押圧速さ等にもとづき鍵
タツチを検出するタツチ検出手段を具備した電子
楽器において、押鍵検出出力に応答して、押鍵時
から所定期間の間徐々に時間変化する変調制御信
号を発生し、この変調制御信号に応じて楽音発生
手段で発生する楽音信号のピツチを変調制御する
アタツクピツチ変調制御信号発生手段と、前記タ
ツチ検出手段の出力に応じて、前記アタツクピツ
チ変調制御信号発生手段で発生する前記変調制御
信号の時間変化における最大値を制御する制御手
段とを具えたことを特徴としている。このように、楽音信号のピッチを変調制御する
ための変調制御信号の時間変化の最大値を鍵タツ
チに応じて制御するようにしたことにより、鍵タ
ツチに応じた表現力豊かなアタツクピツチコント
ロールを実現することができるようになる。ま
た、鍵タツチに応じて音の出始めの最大ピツチず
れが制御されることにより、各種のアタツク装飾
音を付加する効果を鍵タツチに応じて実現するこ
とができるようにもなる。以下添付図面を参照してこの発明の実施例を詳
細に説明しよう。発明の基本構成を示す実施例の説明第１図に示す実施例はこの発明の基本構成を示
すもので、鍵盤４１０は複数の鍵を具えており、
この鍵盤４１０で押圧された鍵を押鍵検出装置４
１２で検出する。楽音発生装置４１３は押鍵検出
装置４１２の出力にもとづき押圧鍵に対応する楽
音信号を発生する。タツチ検出装置４１１は鍵盤
４１０で押圧された鍵に関する押圧力あるいは押
圧速度あるいは押圧深さ等（要するに鍵タツチを
検出し得るものであれば何でもよい）にもとづき
鍵タツチを検出する。アタツクピツチ制御装置４
１４は、楽音発生装置４１３で発生する楽音信号
のピツチを音の出始めで（発音開始時点から所定
期間の間で）変調制御するためのもので、かつそ
のピツチ変調における変調要素の１つまたは複数
をタツチ検出装置４１１の出力に応じて制御す
る。押鍵検出装置４１２は、新たな鍵が押圧され
たときその新たな鍵の発音開始タイミングに対応
してアタツクピツチスタート信号ASSを発生し、
アタツクピツチ制御装置４１４に与える。アタツ
クピツチ制御装置４１４は変調信号発生手段を含
んでおり、アタツクピツチスタート信号ASSに
もとづき変調信号の発生動作を開始する。典型的
なアタツクピツチコントロールのための変調信号
は、初期の深さ（ピツチずれ）が最大であり、以
後次第にその深さが減衰するエンベロープによつ
て深さ制御された周期的な信号である。勿論、変
調信号のエンベロープ形状は上述のような典型例
に限定されるわけではない。タツチ検出装置４１
１は、鍵の押し始めにおける鍵タツチを示すイニ
シヤルタツチ検出信号を出力し、アタツクピツチ
制御装置４１４に与える。アタツクピツチ制御装
置４１４では、このイニシヤルタツチ検出信号に
応じて前記変調信号のエンベロープの最大値（典
型的には初期値）を設定する。この変調信号によ
つて楽音発生装置４１３で発生する楽音信号のピ
ツチを変調する。その結果、鍵タツチに応じたア
タツクピツチコントロールが付与された楽音信号
が発生し、サウンドシステム４１５を経て発音さ
れる。より詳細な実施例の全体構成説明次に、この発明を適用した電子楽器のより具体
的な実施例につき第２図以降の図を参照して説明
する。第２図は、第３図以降に分割して示された
電子楽器の各詳細部分の関連を大まかに示す全体
構成ブロツク図である。鍵盤１０は楽音の音高
（音名）を選択するための複数の鍵を具えている。
タツチセンサ１１は各鍵のタツチを検出して鍵タ
ツチに対応する出力信号を生じるものである。押
鍵検出部１２は鍵盤１０で押圧された鍵を検出し
押圧鍵を示す情報TDMを出力する。この押鍵検
出部１２では各鍵に対応するキースイツチを走査
するようになつており、そのためにカウンタ１３
の出力が利用される。発音割当て回路（キーアサ
イナ）１４は押圧鍵に対応する楽音を限られた数
の楽音発生チヤンネルのいずれかに割当てて発生
させるためのものであり、一実施例として単音キ
ーアサイナ１４Ａと複音キーアサイナ１４Ｂとを
含んでおり、この電子楽器を単音モードまたは複
音モードのどちらか一方で選択的に動作させるこ
とができるようになつている。そのために発音割
当て回路１４に関連して単音モード選択スイツチ
MONO−SWが設けられており、該スイツチ
MONO−SWがオンのとき単音モード選択信号
MONOとして“１”が該回路１４及びその他必
要な回路に与えられてこの電子楽器が単音モード
で動作するようになつている。スラー効果選択ス
イツチSL−SWはスラー効果を選択するためのス
イツチであり、該スイツチSL−SWがオンのとき
スラーオン信号SLONとして“１”が発音割当て
回路１４に与えられ、スラー効果が可能になる。
この実施例においてスラー効果とは、単音モード
でこの電子楽器が動作しているときに押圧鍵がレ
ガート形式で変更された（古い押圧鍵を完全に離
鍵する前に新しい押圧鍵を押圧する）場合、発生
楽音のピツチを古い押圧鍵のピツチから新しい押
圧鍵のピツチへと滑らかに変化させることをい
う。各種効果設定操作子群１５は、ビブラート、イ
ニシヤルタツチコントロール、アフタータツチコ
ントロール等の各種効果の制御要素（時間、スピ
ード、レベル等）の制御量を設定するための可変
操作子を夫々具えており、そこにおいて、タツチ
コントロール用の制御要素に対応する操作子はタ
ツチセンサ１１の出力信号の感度を調整するよう
になつている。各種効果の一例を示せば、ピツチ
コントロール関係が、「ビブラート」、「デイレイ
ビブラート」、「アタツクピツチコントロール」、
「アフタータツチビブラート」及び前述の「スラ
ー」などであり、レベルコントロール関係が「イ
ニシヤルタツチレベルコントロール」、「アフター
タツチレベルコントロール」、「エンベロープのサ
ステイン時間制御」などである。「デイレイビブ
ラート」は楽音の発音開始時から或る時間経過後
にビブラートを徐々に付与する効果であり、「ア
タツクピツチコントロール」は楽音の立上り時に
おいてビブラートを付与する効果である。この実
施例では、「アタツクピツチコントロール」は鍵
タツチに応答して（好ましくはイニシヤルタツチ
に応答して）制御されるようになつている。「ア
フタータツチビブラート」は鍵タツチ特に持続的
押圧状態における鍵タツチに応答してビブラート
を制御するものである。「イニシヤルタツチレベ
ルコントロール」は鍵を押し下げたときのつまり
押圧当初の鍵タツチ（これをイニシヤルタツチと
いう）に応じて楽音のレベルを制御すること、
「アフタータツチレベルコントロール」は持続的
押圧状態における鍵タツチ（これをアフタータツ
チという）に応じて楽音のレベルを制御するこ
と、である。イニシヤルタツチ及びアフタータツ
チに応じた制御は音高（ピツチ）、音量（レベル）
のみならず音色その他の楽音要素に対しても行な
える。この実施例では、操作子群１５から出力される
各操作子に対応する設定データはアナログ電圧で
表わされており、アナログ電圧マルチプレクサ１
６でこれらのアナログ電圧を時分割多重化する。
アナログ／デイジタル変換（以下単にＡ／Ｄ変換
という）部１７は、Ａ／Ｄ変換器１８と制御及び
記憶部１９とを含んでおり、マルチプレクスされ
たアナログ電圧をＡ／Ｄ変換すると共に、デイジ
タル変換された各操作子の設定データを夫々記憶
し、デマルチプレクスする。マルチプレクサ１６
における時分割多重化とＡ／Ｄ変換部１７におけ
る制御のためにカウンタ１３の出力が利用され
る。この実施例ではイニシヤルタツチとアフタータ
ツチの検出を共通のタツチセンサを用いて行なう
ようにしている。すなわち、タツチセンサ１１と
してアフタータツチ検出可能なものを用い、この
タツチセンサ１１の出力信号を鍵押圧開始時から
所定時間の間イニシヤルタツチ検出のために選択
し、選択したタツチセンサ出力信号にもとづいて
イニシヤルタツチを検出するようにしている。例
えば、鍵押圧開始時から所定時間の間選択したタ
ツチセンサ出力信号のピーク値をホールドし、こ
のピーク値をイニシヤルタツチ検出信号として用
いる。そのために、鍵押圧開始時から所定時間
（例えば人間の聴覚ではほとんど無視できる程度
の10ms程度の時間）の間発音割当て回路１４か
らイニシヤルセンシング信号ISを出力し、この信
号ISによつてマルチプレクサ１６及びＡ／Ｄ変換
部１７を制御してこの間は専ら上述のイニシヤル
タツチ検出を行なうようにしている。同時に、発
音割当て回路１４では、イニシヤルセンシング信
号ISを出力する間は楽音の発音開始を遅らすよう
にしている。これは、イニシヤルタツチが検出さ
れる前に発音開始されるのを禁止し、発音開始と
同時にイニシヤルタツチコントロールを施すよう
にするためである。尚、前述の通り、この実施例
ではアタツクピツチコントロールもイニシヤルタ
ツチに応じて行なわれる。効果付与回路２０は、ピツチコントロール関係
の各種効果を付与するための回路であり、ビブラ
ート、デイレイビブラート、アタツクピツチコン
トロール、及びアフタータツチビブラートに関し
ては楽音周波数を変調するための変調信号VAL
を出力し、スラー効果に関してはスラー効果を付
与した楽音周波数情報SKCを出力する。Ａ／Ｄ
変換部１７から出力される各種効果設定操作子の
設定データのうちピツチコントロール関係の設定
データが効果付与回路２０に与えられ、レベルコ
ントロール関係の設定データは楽音信号発生部２
１に与えられる。発音割当て回路１４から効果付
与回路２０にはアタツクピツチスタート信号AS
とスラースタート信号SS及び単音モードのとき
の押圧鍵を示すキーコードMKCが与えられる。
尚、単音キーアサイナ１４Ａにおいては押圧鍵の
中の単一鍵（例えば最高または最低押圧鍵）を選
択して単音モード用の押圧鍵キーコードMKCと
して出力するようになつている。アタツクピツチデータROM（リードオンリメ
モリの略）２２には、アタツクピツチコントロー
ルを付与すべき各種音色に対応してアタツクピツ
チ制御データAPS，APR，APERを夫々予じめ
記憶している。アタツクピツチコントロールは、
例えば各音色に適した態様で制御が行なわれるよ
うになつており、管楽器の吹き始めのピツチの乱
れを表現できることから特に管楽器系音色に適し
た効果である。そのため、音色選択スイツチ２３
で選択された音色に応じてその音色に適したアタ
ツクピツチコントロールを実現し得る値をもつ制
御データAPS，APR，APERをROM２２から読
み出すようになつている。アタツクピツチの制御
態様を決定する要素は、初期の（音の出始めの）
ピツチずれの深さと、ピツチずれの深さの時間的
変化を示すエンベロープと、ピツチずれの繰返し
周波数である。初期のピツチずれの深さすなわち
アタツクピツチの初期値は、前述のイニシヤルタ
ツチ検出データに応じて設定される。詳しくは、
音色に対応するアタツクピツチ初期値係数データ
APSによつてイニシヤルタツチ検出データをス
ケーリングすることによりイニシヤルタツチ及び
音色に応じたアタツクピツチ初期値を設定する。
ピツチずれの深さの時間的変化を示すエンベロー
プは、アタツクピツチエンベロープレートデータ
APERによつて設定される。ピツチずれの繰返し
周波数はアタツクピツチレートデータAPRによ
つて設定される。効果付与回路２０は、アタツクピツチスタート
信号ASが与えられたとき上述のような各データ
にもとづいてアタツクピツチコントロール用の変
調信号VALの形成を開始し、その後、通常のビ
ブラートあるいはデイレイビブラートあるいはア
フタータツチビブラートのための変調信号VAL
を形成する。後述するように、変調信号VALを
形成するために効果付与回路２０では、変調周波
数及び変調の深さの制御が容易になるような工夫
が施されている。また、効果付与回路２０では、
スラースタート信号SSが与えられたとき単音モ
ード用押圧鍵の楽音周波数情報SKCを古い押圧
鍵に対応する値から新たな押圧鍵に対応する値ま
で滑らかに変化させる処理を行なう。新たな押圧
鍵は発音割当て回路１４から与えられる単音モー
ド用押圧鍵キーコードMKCによつて示されてい
る。楽音信号発生部２１では、単音モード時は効果
付与回路２０から与えられる単音モード用の楽音
周波数情報SKCにもとづき楽音信号を発生し、
複音モード時は発音割当て回路１４（複音キーア
サイナ１４Ｂ）から与えられる複数の各チヤンネ
ルに割当てられた押圧鍵を示すキーコードPKC
にもとづき複数のチヤンネルで楽音信号を夫々発
生する。これらの楽音信号は、変調信号VALに
応じてその周波数（ピツチ）が変調され、かつ
Ａ／Ｄ変換部１７からのレベルコントロールデー
タに応じてその音量レベルが制御される。更に、
これらの楽音信号には音色選択スイツチ２３で選
択された音色が付与され、サウンドシステム２４
に与えられる。次に、第２図各部の詳細例について説明する。押鍵検出部及び単音キーアサイナの説明第３図には押鍵検出部１２及びカウンタ１３の
詳細例が示されており、第４図には単音キーアサ
イナ１４Ａの詳細例が示されている。カウンタ１
３は、２相のシステムクロツクパルスφ₁，φ₂に
よつて制御される16ステージ／１ビツトのシフト
レジスタ２５と、１ビツト分の半加算器２６と、
シフトレジスタ２５の内容を定期的にラツチする
ラツチ回路２７とを含み、シリアル演算によつて
カウント動作を行なう。このカウンタ１３に限ら
ず、以下で説明する詳細例においては随所でシリ
アル演算が用いられ、回路構成の節約に寄与して
いる。押鍵検出部１２は、鍵盤１０の各鍵に対応
するキースイツチをマトリクス状に配列したキー
スイツチマトリクス２８と、このマトリクス２８
における半オクターブ毎の入力ラインに走査信号
を供給するデコーダ２９と、このマトリクス２８
における各半オクターブ内の６つの各音名に対応
する出力ラインの信号を多重化するマルチプレク
サ３０とを含んでいる。キースイツチマトリクス
２８は高音側のキースイツチから順に走査される
ようになつており、単音キーアサイナ１４Ａでは
最高押圧鍵を単音モード用の押圧鍵として選択す
るようになつている。キースイツチマトリクス２８における１鍵分の
走査時間換言すれば単音キーアサイナ１４Ａにお
ける１鍵分の処理時間（これを１キータイムとい
うことにする）は第５図に示すように32個のタイ
ムスロツトから成る。１タイムスロツトの長さは
システムクロツクパルスφ₁，φ₂の１周期に対応
し、例えば0.5μsである。従つて、１キータイム
の長さは16μsである。この１キータイム内の各タ
イムスロツトあるいは区間に同期して様々な処理
が制御されるようになつている。そのために、第
５図に示すような各種のタイミング信号が図示し
ないタイミング信号発生回路で発生され、様々な
回路に供給されるようになつている。32個のタイ
ムスロツトの各々は16μsの周期で繰返しあらわれ
る。１キータイム内における個々のタイムスロツ
トを区別するために発生順序の早い方から順番に
第１乃至第32タイムスロツトということにする。
各種タイミング信号の発生タイミング及び発生周
期及びパルス幅を一目瞭然にするために、以下の
法則で各タイミング信号に符号をつけるものとす
る。例えば「1y8」のように文字「ｙ」を挾んで
前後に数字が記されている場合は、前者の数字は
１キータイムにおいてパルスが最初に発生するタ
イムスロツト順位を示し、後者の数字はパルスが
繰返し発生する周期をタイムスロツト数で示して
いる。例えば信号１ｙ８は、第５図に示すように
最初は第１タイムスロツトで発生し、以後は８タ
イムスロツト毎に、つまり第９、第17、第25タイ
ムスロツトで夫々パルス（“１”）が発生する。次
に、「1y8S」のように末尾に文字「Ｓ」が追加さ
れているものは、パルス幅が１タイムスロツト幅
全部ではなく、１タイムスロツトの前半でつまり
クロツクパルスφ₂のパルス幅に同期して発生す
ることを意味する。また、「1T8」のように、文
字「Ｔ」を挾んで前後に数字が記されている場合
は、前者の数字によつて示されるタイムスロツト
順位から後者の数字によつて示されるタイムスロ
ツト順位までパルス（“１”）が持続して発生する
ものとし、かつその周期は32タイムスロツトであ
るとする。例えば信号1T8は第１タイムスロツト
から第８タイムスロツトまでの区間で持続的に発
生する８タイムスロツト分のパルス幅をもち、か
つ32タイムスロツトの周期で繰返し発生する。ま
た、「1T6y8」のように、パルス幅表示「1T6」
の次に文字「ｙ」と数字が続く場合は、文字
「ｙ」の次に記された数字によつて繰返し周期を
タイムスロツト数によつて示している。例えば信
号1T6y8は、最初に第１タイムスロツトから第６
タイムスロツトまでの６タイムスロツト幅で発生
したパルスが８タイムスロツト分の繰返し周期
で、つまり第９乃至第14タイムスロツトまで、及
び第17乃至第22タイムスロツトまで、及び第25乃
至第30タイムスロツトまでの各区間でパルス発生
することを意味する。第３図において、加算器２６の入力Ａにはシフ
トレジスタ２５の最終ステージの出力Q16が加え
られ、入力Ciにはオア回路３１を介して信号
17y32が与えられる。従つて、信号17y32が“１”
となる第17タイムスロツトにおいてシフトレジス
タ２５の最終ステージ出力に“１”が加算される
ことになる。入力Ａ及びCiが共に“１”でキヤリ
イアウト信号が生じるとき、キヤリイアウト出力
C₀＋１は演算タイミングよりも１タイムスロツ
ト遅れて“１”となるものとする。C₀の次に付
加した記号＋１は１タイムスロツトの遅れを示
す。以下で出てくる加算器のキヤリイアウト出力
C₀＋１はすべて演算タイミングよりも１タイム
スロツトの遅れがあるものとする。尚、加算出力
Ｓには遅れがないものとする。キヤリイアウト出
力C₀＋１はアンド回路３２及びオア回路３１を
介して入力Ciに戻される。従つて上位ビツトに対
してキヤリイアウト信号を加算することができ
る。加算器２６の出力Ｓの信号はアンド回路３３を
介してシフトレジスタ２５に入力され、16タイム
スロツト遅延後に入力Ａに戻される。アンド回路
３３の他の入力に加えられている信号Ｚ１は通常
は“１”である。以上の構成によつて信号１７ｙ
３２をカウントロツクとして１キータイム（32タ
イムスロツト）毎に１カウントアツプするシリア
ル演算が実行される。従つて、第17タイムスロツ
トにおいてシフトレジスタ２５の最終ステージか
ら出力される信号がカウント値の最下位ビツトで
あり、そのとき各ステージには最終ステージから
第１ステージにさかのぼつて順次上位ビツトのカ
ウント値が夫々保有されている。第17タイムスロ
ツトの16タイムスロツト後の第１タイムスロツト
においても同様にシフトレジスタ２５の最終ステ
ージから第１ステージまでには最下位ビツトから
最上位ビツトまでのカウント値が並んでいる。従
つて、第１タイムスロツトの前半で発生する信号
1y32Sによつてシフトレジスタ２５の第７ステー
ジ出力Ｑ７乃至最終ステージ出力Ｑ１６をラツチ
回路２７にラツチすることにより、10ビツトの並
列２進カウント値が得られる。尚、信号１ｙ１６
のタイミングすなわち第１乃び第17タイムスロツ
トにおいてアンド回路３２を動作不能にしている
が、これは最上位ビツトのキヤリイアウト信号が
最下位ビツトに加算されないようにするためであ
る。カウンタ１３における下位７ビツトのカウント
値が鍵走査及び多重化のために利用される。その
うち下位４ビツト4，3，2，1によつて鍵
の音名（１オクターブ内の音名）を指定し、上位
３ビツト3，2，1によつてその鍵が所属する
オクターブを指定する。ラツチ回路２７にラツチ
されたカウント値のうちビツト3，2，1，
N4はデコーダ２９でデコードされ、キースイツ
チマトリクス２８における半オクターブ毎の入力
ラインに走査信号を与える。また、下位ビツト
N3，2，1はマルチプレクサ３０に与えられ、
キースイツチマトリクス２８における各半オクタ
ーブ内の６本の出力ラインの信号を時分割多重化
する。こうして、マルチプレクサ３０からは各鍵
の押圧または離鍵を示す時分割多重化されたキー
データTDMが各鍵の走査に対応して出力され
る。時分割多重化キーデータTDMは現在走査中
の鍵が押圧されていれば“１”であり、押圧され
ていなければ“０”である。ラツチ回路２７にラツチされたカウント値3
〜1が変化する毎に走査すべき鍵が切換わるの
で、１鍵分の走査時間は第５図に示すように第１
タイムスロツトから第32タイムスロツトまでの32
タイムスロツトであり、この間１鍵分のキーデー
タTDMが持続して出力される。前述の通り、１
鍵分の走査に要する１キータイムは16μsであるの
で、１走査サイクルすなわちカウント値3〜1
が１巡する時間は約2ms（＝16μs×2⁷）である。キースイツチマトリクス２８では高音順に走査
が行なわれるようになつている。すなわち、カウ
ント値3〜1が小さいほど高音になり大きいほ
ど低音になるようにその所定の値に対応して各鍵
が順次割当てられており、カウント値3〜1が
増すに従つて高音側から順次低音側に走査が移行
するようになつている。カウンタ１３における下
位７ビツトのカウント値（3〜1）は現在走査
中の鍵すなわち時分割多重化キーデータTDMに
対応する鍵を表わすコード信号すなわちキーコー
ドである。しかし、カウンタ１３のカウント
値3〜1をそのまま用いたキーコードは高
音鍵ほどその値が小さく、低音鍵ほどその値が大
きい。キーコードの下位２ビツトを下位桁に無限
に繰返し付加してキーコードを周波数情報に変換
する場合、高音鍵になるほどキーコードの値が大
きくならないと不都合が生じるので、カウンタ１
３から出力されるキーコードを反転したもの
を正式なキーコードKCとしてキーアサイナ１４
Ａ，１４Ｂで用いるようにしている。正式なキー
コードKCと各鍵との関係は例えば次表のように
なつている。キーコードKCは上位３ビツトのオ
クターブコードB3，B2，B1と下位４ビツトのノ
ートコードN4，N3，N2，N1とから成る。

【表】尚、シフトレジスタ２５の第７乃至最終ステー
ジ内に記された表示は第１及び第17タイムスロツ
トのときの各ステージの重みを示している。すな
わち、このとき第10乃至最終ステージ（Q10〜
Q16）には前述の通りカウント値の下位７ビツト
B3〜1が入つている。また、第７乃至第９ステ
ージ（Q7〜Q9）には、時間表示にして約8ms、
約4ms及び約2msの重みのビツトが入つている。
これらの時間表示はカウンタ１３がリセツトされ
たときからそれらのビツトに“１”が立つまでの
時間を示している。後述のように、カウンタ１３
をタイマとして用いるときこれらの時間表示ビツ
トを利用する。これらの時間表示ビツトはキーコ
ード3〜1と共にラツチ回路２７にラツチされ
る。第４図において、単音キーアサイナ１４Ａは第
９タイムスロツトを起点にして各鍵の時分割多重
化キーデータTDMに関する処理を行なうように
している。そのため、第３図のマルチプレクサ３
０から出力された時分割多重化キーデータTDM
は第４図のラツチ回路３４に入力され、信号９ｙ
３２によつて第９タイムスロツトに同期してラツ
チされる。従つてラツチ回路３４からはキーデー
タTDMを８タイムスロツト遅延したものが出力
される。一方、第１タイムスロツトのときにシフ
トレジスタ２５（第３図）の最終ステージ
（Q16）から出力されるキーコードの最下位ビ
ツト1は、８タイムスロツト後の第９タイムス
ロツトでは第８ステージ（Q8）にシフトされて
きている。そこで、ラツチ回路３４（第４図）に
おけるキーデータTDMの遅延に同期させるた
め、シフトレジスタ２５（第３図）の第８ステー
ジ（Q8）の出力をシリアルキーコード（９
〜）として取り出し、第４図の単音キーアサイナ
１４Ａに供給するようにしている。このキーコー
ド（９〜）は第９タイムスロツトから第15タ
イムスロツトまでの間で下位ビツトから順番に各
ビツト1，2，3，4，1，2，3が並ん
でいる。このキーコード（９〜）は第４図の
インバータ３５で反転され、前述の通りの正式の
キーコードがシリアル形式で該インバータ３
５から出力される。第４図において、単音キーアサイナ１４Ａは主
に次の３つの機能を実行する。その１つは、最高
押圧鍵のキーコードKCを選択することであり、
もう１つは、新たな押鍵を検出することであり、
もう１つは、新たな押鍵が検出されたとき一定時
間の間新たな押圧鍵に関する処理を禁止しその間
でイニシヤルタツチの検出を可能にすることであ
る。新たな押鍵の検出は、全べての鍵が離鍵され
ている状態から初めて何らかの鍵が押圧された場
合（これをエニーニユーキーオンという）と、何
らかの鍵が押圧されている状態からレガート形式
で新たな押圧鍵に変更された場合（これをレガー
トニユーキーオンという）とを区別して行なうよ
うになつている。エニーニユーキーオンが検出さ
れた場合はフリツプフロツプAKQがセツトされ、
レガートニユーキーオンが検出された場合はフリ
ツプフロツプNKQがセツトされる。ニユーキー
オン検出によつてフリツプフロツプAKQまたは
NKQがセツトされたとき第３図のカウンタ１３
をタイマとして動作させ、一定時間（約10ms）
の間イニシヤルセンシング信号ISを出力する。こ
の間新たな押圧鍵に関する処理を禁止し、前記一
定時間が終了したときアタツクピツチスタート信
号ASあるいはスラースタート信号SSを発生して
アタツクピツチあるいはスラーの制御を開始させ
る。最高押圧鍵キーコードレジスタ３６は最高押
圧鍵のキーコードXKCを暫定的に記憶するため
のものであり、単音キーコードレジスタ３７は単
音モードで発音する押圧鍵のキーコードMKCを
記憶するためのものである。前記一定時間が終了
したときレジスタ３６のキーコードXKCがレジ
スタ３７にロードされるようになつている。従つ
て、新たな押鍵があつたとき直ちに単音モード用
の押圧鍵キーコードMKCが変化するのではなく、
前記一定時間の後に変化する。各フリツプフロツプXKQ，MK１，MK２，
AKQ，NKQ，TM６はタイミング信号６ｙ８
（第５図参照）によつて入力信号をロードし、信
号１ｙ８（第５図）に同期して出力を切換える。
従つて、ロードした信号は信号１ｙ８の発生タイ
ムスロツト（第１または第９または第17または第
25タイムスロツト）から８タイムスロツトの間持
続的に出力される。フリツプフロツプXKQは、１走査サイクルに
おいて何らかの押圧鍵が検出されたことを示すた
めのものである。ラツチ回路３４から出力される
キーデータTDMが“１”のとき、アンド回路３
８及びオア回路４０を介してこのフリツプフロツ
プXKQに“１”がロードされる。このフリツプ
フロツプXKQの“１”はアンド回路３９及びオ
ア回路４０を介してホールドされる。１走査サイ
クルが終了したときインバータ４１の出力が
“０”となり、アンド回路３９が動作不能となつ
てフリツプフロツプXKQがリセツトされる。第
３図のラツチ回路２７から出力されるカウント値
の下位３ビツト3，2，1がアンド回路４２
に入力され、上位４ビツト3，2，1，4が
アンド回路４３に入力されている。アンド回路４
２の出力信号Ｎ７及びアンド回路４３の出力信号
Ｂ１５が第４図のアンド回路４４に入力される。
１走査サイクルの終了時にはカウント値3〜1
の全ビツトが“１”となり、信号Ｎ７及びＢ１５
が共に“１”となつてアンド回路４４の条件が成
立する。アンド回路４４の他の入力にはタイミン
グ信号９Ｔ１６（第５図参照）が入力されてい
る。従つて、１走査サイクル終了時の第９から第
16タイムスロツトまでの間アンド回路４４の出力
が“１”となる。このアンド回路４４の出力信号
“１”が走査終了信号SCEであり、インバータ４
１ではこの信号SCEを反転する。従つて、何らか
の鍵が押圧されている場合、１走査サイクルにお
いてキーデータTDMが最初に“１”となる鍵走
査タイミングすなわち最高押圧鍵の走査タイミン
グから走査終了時までのフリツプフロツプXKQ
の出力が“１”となる。何も鍵が押されていない
ときはXKQは常に“０”である。フリツプフロツプXKQの出力を反転した信号
とラツチ回路３４から出力されるキーデータ
TDMとが入力されたアンド回路４５は最高押圧
鍵を検出するためのものである。すなわち、フリ
ツプフロツプXKQにおける入力と出力の８タイ
ムスロツトの遅れにより、１走査サイクルにおい
て最初に最高押圧鍵のキーデータTDMが“１”
に立上るとき、キーデータTDMの立上りの８タ
イムスロツトつまり第９乃至第16タイムスロツト
までの間はフリツプフロツプXKQの出力はまだ
“０”であり、その反転信号は“１”となつてい
る。従つて、最高押圧鍵のキーデータTDMの立
上りの第９乃至第16タイムスロツト（合計８タイ
ムスロツト）の間でのみアンド回路４５の条件が
成立し、その出力信号XSが“１”となる。この
信号XSの“１”によつてアンド回路４６を可能
にし、インバータ３５から与えられる最高押圧鍵
のキーコードKCをアンド回路４６及びオア回路
４７を介してレジスタ３６にロードする。前述の通り、インバータ３５から出力されるキ
ーコードKCとラツチ回路３４から出力されるキ
ーデータTDMとは同期しており、信号XSが
“１”となる第９乃至第16タイムスロツトの間で、
最高押圧鍵のキーコードKCが下位ビツトから順
にレジスタ３６にロードされる。キーコードKC
の全ビツトN1〜B3は第９乃至第15タイムスロツ
トの間でレジスタ３６にロードされ、第16タイム
スロツトにおいてはキーコードKCに無関係なカ
ウントデータがあらわれる。そのため、タイミン
グ信号１６ｙ３２を反転した信号をアンド回路４
６に加え、第16タイムスロツトにおいては強制的
に“０”がロードされるようにしている。レジス
タ３６にロードされた最高押圧鍵キーコード
XKCはアンド回路４８を介して自己保持される。
アンド回路４８の他の入力には信号XSをインバ
ータ４９で反転した信号が加わり、アンド回路４
６を可能にしてキーコードKCをレジスタ３６に
ロードするときは自己保持をクリアするようにし
ている。レジスタ３６及びこのレジスタ３６の内容
XKCが転送されるレジスタ３７は８ステージ／
１ビツトのシフトレジスタであり、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される。
従つて、レジスタ３６及び３７の内容は８タイム
スロツト毎に循環する。図においては、第９ある
いは第17あるいは第25あるいは第１タイムスロツ
トのときのレジスタ３６及び３７の各ステージの
重みが示されている。フリツプフロツプMK１は、前回の走査サイク
ルにおいて何らかの押圧鍵が検出されたことを示
すためのものである。１サイクル分の走査が終了
したときにすなわち走査終了信号SCEが“１”の
ときにフリツプフロツプXKQに“１”が記憶さ
れていることを条件にアンド回路５０が“１”を
出力し、オア回路５２を介して該フリツプフロツ
プMK１に“１”をロードする。このフリツプフ
ロツプMK１の“１”はアンド回路５１及びオア
回路５２を介して１走査サイクルの間保持され、
走査終了信号SCEによつてリセツトされる。フリツプフロツプMK２は、前々回の走査サイ
クルにおいて何らかの押圧鍵が検出されたことを
示すためのものである。走査終了信号SCEの発生
時に、フリツプフロツプMK１の出力をアンド回
路５３及びオア回路５５を介してフリツプフロツ
プMK２にロードする。アンド回路５４はフリツ
プフロツプMK２の記憶を１走査サイクルの間保
持するためのもので、走査終了信号SCEが発生す
るとき動作不能となつてフリツプフロツプMK２
をリセツトする。これらの３つのフリツプフロツ
プXKQ，MK１，MK２は、単音モードにおけ
る鍵の押圧及び離鍵をチヤタリングを排除して検
出するのに役立つ。フリツプフロツプAKQは、前述のエニーニユ
ーキーオンが検出されたことを示すためのもので
ある。アンド回路５６には、フリツプフロツプ
XKQの出力、フリツプフロツプMK１，MK２，
AKQ，NKQの反転出力、及び走査終了信号SCE
が与えられており、エニーニユーキーオンのとき
条件が成立して走査終了信号SCEのタイミングで
“１”を出力する。つまり、アンド回路５６にお
いては、前回及び前々回の走査サイクルでは鍵が
全く押圧されていず（MK１，MK２が共に
“０”）、かつ今回の走査サイクルで初めて鍵押圧
が検出された（XKQが“１”）ことを条件にエニ
ーニユーキーオンを検出する。AKQ及びNKQの
反転出力がアンド回路５６に加えられている理由
は、AKQまたはNKQに“１”が記憶されている
ときはアンド回路５６の条件が成立しないように
するためであり、後述のタイマが何度もスタート
状態にリセツトされないようにするためである。
アンド回路５６の出力信号“１”はオア回路５８
を介してフリツプフロツプAKQにロードされる。
このフリツプフロツプAKQの“１”はアンド回
路５７、オア回路５８を介して一定時間の間ホー
ルドされる。アンド回路５６の出力信号“１”すなわちエニ
ーニユーキーオン検出信号はタイマスタート信号
としても利用される。この出力信号“１”がオア
回路５９を介して２段のフリツプフロツプ６０，
６１に入力される。これらのフリツプフロツプ６
０，６１はフリツプフロツプXKQと同様にタイ
ミング信号６ｙ８，１ｙ８によつて制御される。
両フリツプフロツプ６０，６１の出力がオア回路
６２に加わり、更にインバータ６３で反転され、
信号Ｚ１として第３図のアンド回路３３に入力さ
れる。アンド回路５６から出力されるエニーニユ
ーキーオン検出信号は走査終了信号SCEに同期し
て第９から第16タイムスロツトまでの８タイムス
ロツトの間“１”となる。これをフリツプフロツ
プ６０，６１及びオア回路６２で16タイムスロツ
ト幅に拡張し、16タイムスロツトの間インバータ
６３の出力信号Ｚ１を“０”にする。それ以外の
ときは信号Ｚ１は常に“１”であり、カウンタ１
３（第３図）におけるカウント動作を可能にして
いる。信号Ｚ１が“０”になる16タイムスロツト
の間、アンド回路３３（第３図）が動作不能にな
り、シフトレジスタ２５の全16ステージの内容を
すべて“０”にクリアする。こうして、カウンタ
１３はカウント値オール“０”からのカウント動
作を開始し、タイマ機能がスタートする。第３図のラツチ回路２７にラツチしたカウント
値のうち時間表示にして約8msの重みをもつビツ
トがアンド回路６４に入力され、約4ms及び約
2msの重みをもつビツトが夫々反転されてアンド
回路６４の他の入力に加わる。このアンド回路６
４の出力信号TM５は第４図のアンド回路６５に
与えられる。アンド回路６５には第３図のアンド
回路４２及び４３から信号Ｎ７及びＢ１５が入力
され、更にタイミング信号９Ｔ１６とオア回路６
６の出力が加わる。オア回路６６にはフリツプフ
ロツプAKQ及びNKQの出力が加わる。アンド回
路６５の出力はタイマ終了信号QRとして利用さ
れる。フリツプフロツプAKQまたはNKQの出力
をアンド回路６５に入力する理由は、これらのフ
リツプフロツプがセツトされたときのみつまりニ
ユーキーオンのときのみタイマ機能を働らかせる
ためである。カウンタ１３の下位10ビツトのカウント値が
“1001111111”となつたとき、すなわち信号Ｚ１
によつてクリアされたときから約10ms経過した
とき、アンド回路４２，４３，６４（第３図）の
条件がすべて成立し、第４図のアンド回路６５に
加えられる信号Ｎ７，Ｂ１５，TM５がすべて
“１”となる。このとき信号９Ｔ１６に対応して
第９乃至第16タイムスロツトの間アンド回路６５
の出力信号QRが“１”となる。尚、図において
信号線の傍に記した９〜１６なる表示はこの信号
が第９タイムスロツトから第16タイムスロツトま
での間発生することを意味している。このタイマ終了信号QRはインバータ６７で反
転されてアンド回路５７に加わる。従つて、フリ
ツプフロツプAKQの“１”はタイマ終了信号QR
が発生するまでの約10msの間ホールドされるが、
このタイマ終了信号QRが発生したときにクリア
される。詳しくは、タイマ終了信号QRが第17タ
イムスロツトで立下るときにフリツプフロツプ
AKQの出力も“０”に立下る。タイマ終了信号QRが発生したときフリツプフ
ロツプXKQに“１”がセツトされていること
（鍵押圧中であること）を条件にアンド回路６８
の出力信号KSが“１”となる。この信号KSによ
つてアンド回路６９を可能にし、レジスタ３６の
最高押圧鍵キーコードXKC（これは新たな押圧鍵
を示している）を該アンド回路６９及びオア回路
７０を介してレジスタ３７にロードする。レジス
タ３７にロードされた新たな最高押圧鍵のキーコ
ードは単音モード用の押圧鍵キーコードMKCと
してキーアサイナ１４Ａから出力されると共にア
ンド回路７１を介してレジスタ３７を循環する。
前記信号KSによつて新たなキーコードXKCをロ
ードするときアンド回路７１が動作不能となり、
古いキーコードMKCがクリアされる。アンド回路７２，７３，７４、オア回路７５及
び遅延フリツプフロツプ７６は、レジスタ３６と
３７のキーコードXKC，MKCを比較するための
ものである。キーコードMKCの反転信号とキー
コードXKCとがアンド回路７２に入力され、キ
ーコードXKCの反転信号とキーコードMKCとが
アンド回路７３に入力される。キーコードXKC
及びMKCは同じ重みのビツトN1〜B3が同期し
てレジスタ３６，３７から夫々出力される。両キ
ーコードMKC，XKCの値が１ビツトでも異なる
とアンド回路７２または７３の条件が成立し、フ
リツプフロツプ７６に“１”がロードされる。こ
のフリツプフロツプ７６の“１”はアンド回路７
４を介して自己保持される。最高押圧鍵検出信号
XSをインバータ４９で反転した信号が各アンド
回路７２，７３，７４に加わるようになつてお
り、各走査サイクルにおいて最高押圧鍵が検出さ
れる毎にフリツプフロツプ７６の記憶がクリアさ
れる。フリツプフロツプNKQは、前述のレガートニ
ユーキーオンが検出されたことを示すためのもの
である。アンド回路７７はレガートニユーキーオ
ンを検出するためのもので、前記フリツプフロツ
プ７６の出力信号NEQ、単音モード選択信号
MONO、フリツプフロツプXKQ、MK１，MK
２の出力信号、フリツプフロツプAKQ及びNKQ
の出力を反転した信号、及び走査終了信号SCEが
入力される。単音モード選択信号MONOは単音
モードのときのみレガートニユーキーオンの検出
を可能にするために入力されている。前述の通
り、レジスタ３６と３７のキーコードXKC，
MKCが異なるとき、フリツプフロツプ７６の出
力信号NEQが“１”となる。この信号NEQの
“１”は、新たな押鍵があつたことを示している。
この新たな押鍵がエニーニユーキーオンに該当す
るものであれば、前述の如くアンド回路５６の条
件が成立し、フリツプフロツプAKQがセツトさ
れるので、その反転信号が“０”となり、アンド
回路７７の条件は成立しない。この新たな押鍵が
レガートニユーキーオンに該当するものであれ
ば、フリツプフロツプAKQがセツトされていず、
かつ各フリツプフロツプXKQ，MK１，MK２
の出力が“１”であり、何らかの鍵が持続的に押
圧されていることを示している。従つて、レガー
トニユーキーオンのときは走査終了信号SCEのタ
イミングでアンド回路７７の条件が成立し、オア
回路７９を介してフリツプフロツプNKQに“１”
がロードされる。このフリツプフロツプNKQの
“１”はアンド回路７８を介して自己保持される。一方、アンド回路７７から出力されたレガート
ニユーキーオン検出信号は、エニーニユーキーオ
ン検出信号と同様に、オア回路５９を介して遅延
フリツプフロツプ６０に与えられ、タイマスター
ト信号として利用される。従つて、レガートニユ
ーキーオン検出にもとづき第３図のカウンタ１３
が前述と同様にタイマとして機能し、約10ms後
にアンド回路６５（第４図）からタイマ終了信号
QRが出力される。このタイマ終了信号QRによ
つてアンド回路７８が動作不能となり、フリツプ
フロツプNKQがリセツトされる。従つて、レガ
ートニユーキーオン検出時から約10msの間フリ
ツプフロツプNKQが“１”をホールドする。ま
た、前述と同様に、タイマ終了信号QRにもとづ
きアンド回路６８から信号KSが出力され、レジ
スタ３６に記憶されている新たな最高押圧鍵キー
コードXKCがレジスタ３７にロードされる。フリツプフロツプTM６は、複音モードのとき
のアタツクピツチスタート信号を形成するために
エニーニユーキーオンによる約10msの時間待ち
が終了したことを示すためのものである。タイマ
終了信号QRがアンド回路８０、オア回路８２を
介してフリツプフロツプTM６に入力されるよう
になつており、エニーニユーキーオンにもとづく
約10msの時間待ちが終了したときこのタイマ終
了信号QRによつて該フリツプフロツプTM６に
“１”がセツトされる。このフリツプフロツプ
TM６の“１”はアンド回路８１を介して自己保
持され、走査終了信号SCEによつてリセツトされ
る。従つて、フリツプフロツプTM６の“１”は
１走査サイクルの間だけホールドされる。尚、複
音モードのときはレガートニユーキーオンの検出
は行なわれないため、単音モード時にレガートニ
ユーキーオンにもとづくタイマ終了信号QRによ
つてフリツプフロツプTM６がセツトされたとし
ても何の影響も及ぼさない。アンド回路８３，８４，８５は単音モード用の
キーオフ信号MKOFを形成するためのものであ
る。各回路８３，８４，８５には単音モード選択
信号MONOが与えられており、単音モードのと
き動作可能となる。アンド回路８５にはフリツプ
フロツプMK１，MK２，MKQの反転信号が入
力されており、２走査サイクル続けて全鍵の離鍵
が検出されていることを条件に“１”を出力す
る。このアンド回路８５の出力“１”は通常のキ
ーオフを示している。MK１，MK２が共に
“０”であることを条件にしたのはチヤタリング
対策のためである。アンド回路８３にはフリツプ
フロツプAKQの出力が入力されており、エニー
ニユーキーオン検出時の約10msの待ち時間の間
“１”を出力する。アンド回路８４にはフリツプ
フロツプNKQの出力及びスラーオン信号SLON
をインバータ８６で反転した信号が加わり、スラ
ー効果が選択されていないことを条件に、レガー
トニユーキーオン検出時の約10msの待ち時間の
間“１”を出力する。各アンド回路８３，８４，８５の出力はオア回
路８７に入力され、単音モード用のキーオフ信号
MKOFとして利用される。このキーオフ信号
MKOFをインバータ８８で反転したものが単音
モード用のキーオン信号MKONである。楽音信
号発生部２１（第２図）において、単音モード用
の押圧鍵キーコードMKCに対応する楽音信号を
発生する際にこのキーオン信号MKONにもとづ
いて振幅エンベロープを制御するようにすればよ
い。単音モードにおいてエニーニユーキーオンが
検出された場合あるいはスラー効果が選択されて
いないときにレガートニユーキーオンが検出され
た場合はアタツクピツチコントロールを行なうよ
うになつており、そのためのイニシヤルタツチ検
出を行なう前記一定の待ち時間（約10ms）の間
は、アンド回路８３または８４の出力“１”にも
とづき強制的にキーオフ状態としているのであ
る。そして、この待ち時間における強制的なキー
オフ状態のときに前音のサステインを除去するた
めに、アンド回路８３及び８４の出力がオア回路
８９を介して強制ダンプ信号FDMPとしてキー
アサイナ１４Ａから出力され、楽音信号発生部２
１（第２図）に与えられるようになつている。アンド回路８４の出力はオア回路９０にも与え
られる。また、フリツプフロツプAKQの出力が
アンド回路９１を介してオア回路９０に与えられ
る。尚、入力が１つしかないアンド回路３８，８
０，９１等は入力信号が単に通過するだけであ
り、特に必要ないが図示の都合上示した。オア回
路９０の出力はイニシヤルセンシング信号ISとし
てイニシヤルタツチ検出のために利用される。こ
のイニシヤルセンシング信号ISは、単音モードあ
るいは複音モードに係わりなくエニーニユーキー
オンがあつた場合はフリツプフロツプAKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。また、単音モードでスラー効
果が選択されていないときにレガートニユーキー
オンがあつた場合もフリツプフロツプNKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。単音モードでスラー効果が選
択されているときはレガートニユーキーオンがあ
つてもイニシヤルセンシング信号ISは発生されな
い。アンド回路９２は単音モード用のアタツクピツ
チスタート信号MASを発生するためのものであ
り、オア回路８７からのキーオフ信号MKOF、
フリツプフロツプXKQの出力信号及びタイマ終
了信号QRが入力される。ニユーキーオン検出に
もとづく約10msの待ち時間の間アンド回路８３
あるいは８４の出力信号によつてキーオフ信号
MKOFが“１”となり、アンド回路９２が動作
可能となる。待ち時間が終了したとき、鍵が押圧
されていることを条件に（XKQが“１”）タイマ
終了信号QRに対応する第９乃至第16タイムスロ
ツトの間アンド回路９２の出力信号MASが“１”
となる。この信号MASはオア回路９３を介して
遅延フリツプフロツプ９４に入力される。このフ
リツプフロツプ９４はタイミング信号１３ｙ３２
で入力信号をロードし、信号１７Ｔ２４に同期し
て出力を切換える。従つて、第９乃至第16タイム
スロツトで発生する信号MASの“１”は第13タ
イムスロツトでフリツプフロツプ９４にロードさ
れ、第17タイムスロツトから次の第16タイムスロ
ツトまでの１キータイム（32タイムスロツト）の
間アタツクピツチスタート信号ASとして出力さ
れる。アンド回路９５は複音モード用のアタツクピツ
チスタート信号EASを発生するためのものであ
り、フリツプフロツプTM６の出力、フリツプフ
ロツプXKQの出力の反転信号、単音モード選択
信号MONOをインバータ９６で反転した信号、
及びラツチ回路３４からのキーデータTDMが入
力される。複音モードのとき、インバータ９６の
出力“１”によつてアンド回路９５が動作可能と
なる。前述の通り、エニーニユーキーオン検出に
もとづく約10msの時間待ちの終了直後の１走査
サイクルの間フリツプフロツプTM６の出力が
“１”となり、このサイクルにおける最高押圧鍵
のキーデータTDMの立上りの第９乃至第16タイ
ムスロツトの間アンド回路９５の条件が成立す
る。第９乃至第16タイムスロツトの間で“１”と
なるアンド回路９５の出力信号EASはオア回路
９３を介してフリツプフロツプ９４に入力され、
前述と同様に、第17タイムスロツトから次の第16
タイムスロツトまでの１キータイムの間アタツク
ピツチスタート信号ASとして出力される。アンド回路９７はスラースタート信号SSを発
生するためのものであり、タイマ終了信号QR、
フリツプフロツプXKQの出力、単音モード選択
信号MONO、単音モード用キーオン信号
MKON、及びキーコードの不一致を示す信号
NEQが入力される。レジスタ３６及び３７のキ
ーコードXKC，MKCが一致していないときは
（NEQが“１”）、待ち時間中であり（AKQまた
はNKQが“１”）、かつこのときアンド回路８３
及び８４の条件が成立していなければ（MKON
が“１”）、スラー効果が選択されておりかつレガ
ートニユーキーオンであつたことを意味する。従
つて、スラー効果が選択されかつレガートニユー
キーオンがあつたとき、このレガートニユーキー
オンにもとづく待ち時間の終了時に発生するタイ
マ終了信号QRに対応して、現在鍵が押圧されて
いること（XKQが“１”）を条件に、アンド回路
９７の出力が第９乃至第16タイムスロツトの間
“１”となる。この出力“１”はフリツプフロツ
プ９４に入力され、前述と同様に第17タイムスロ
ツトから次の第16タイムスロツトまでの１キータ
イムの間スラースタート信号SSとして出力され
る。以上の通り、アタツクピツチスタート信号AS
及びスラースタート信号SSは、約10msの待ち時
間の終了後に発生されるものである。そして、ア
タツクピツチスタート信号ASは、単音モードに
おいてはエニーニユーキーオンのときあるいはス
ラー非選択時のレガートニユーキーオンのときに
発生され、複音モードにおいてはエニーニユーキ
ーオンのときに発生される。また、スラースター
ト信号SSは、単音モードのスラー選択時におい
てレガートニユーキーオンがあつたときに発生さ
れる。アナログ電圧マルチプレクサ及びＡ／Ｄ変換部各種効果設定操作子群１５の詳細例は第６図に
示されている。Ａ／Ｄ変換部１７は図示の都合
上、Ａ／Ｄ変換器１８の部分が第６図に、制御及
び記憶部１９の部分が第７図に示されている。第６図において、各種効果設定操作子群１５は
各種効果の制御要素に対応する制御量をアナログ
電圧で設定するためのボリユームＶ１〜Ｖ８を具
えている。Ｖ１はビブラートスピード（周波数）、
Ｖ２はビブラートデイプス（深さ）、Ｖ４はデイ
レイビブラートの時間、Ｖ５はスラー効果におけ
るピツチ変化の速度（スラースピード）、Ｖ７は
振幅エンベロープのサステイン部分の減衰速度
（サステインスピード）、を夫々設定するためのも
のである。Ｖ３，Ｖ６，Ｖ８はタツチセンサ１１
の出力信号の感度調整用ボリユームである。Ｖ３
はアフタータツチビブラートの深さ設定用の鍵タ
ツチ検出信号を感度調整するもの、Ｖ６はアフタ
ータツチレベルコントロールのレベル設定用の鍵
タツチ検出信号を感度調整するもの、Ｖ８はイニ
シヤルタツチ検出信号を感度調整するものであ
る。ボリユームＶ８で感度調整されたイニシヤル
タツチ検出信号は２つの用途で使われる。１つは
アタツクピツチコントロールの初期値設定のた
め、もう１つはイニシヤルタツチレベルコントロ
ールのレベル設定のためである。タツチセンサ１１としては各鍵共通のアフター
タツチセンサ１１Ａが使用される。アフタータツ
チセンサ１１Ａは鍵押圧持続時において鍵タツチ
を検出し得るものであれば如何なるものでもよ
く、例えば、押圧速度あるいは押圧深さあるいは
押圧力あるいは強さ等のいずれに応答して鍵タツ
チを検出するものであつてもよい。アフタータツ
チセンサ１１Ａの出力信号は増幅器９８を介して
イニシヤルタツチ感度調整用ボリユームＶ８に加
わると共にローパスフイルタ９９に加わる。ロー
パスフイルタ９９の出力はアフタータツチビブラ
ート用感度調整ボリユームＶ３とアフタータツチ
レベル用感度調整ボリユームＶ６に加えられる。
ローパスフイルタ９９はアフタータツチ制御に用
いるタツチ検出信号の急激な変動を抑えるための
ものである。アフタータツチセンサ１１Ａはイニシヤルタツ
チ検出及びアフタータツチ検出の両方に共用され
る。例えば、アフタータツチセンサ１１Ａから出
力されるタツチ検出信号が第８図ａのようである
とすると、単音キーアサイナ１４Ａ（第４図）か
らイニシヤルセンシング信号IS（第８図ｂ）が与
えられる約10msの間においてこのタツチ検出信
号のピーク値を検出し、このピーク値をホールド
してイニシヤルタツチ検出信号として用いる。前
述の通り、イニシヤルセンシング信号ISが立下つ
てから（ピーク値検出終了後に）発音が開始す
る。また、ピーク値検出を行なつているときの
（IS発生時の）アフタータツチセンサ出力信号は
アフタータツチ検出信号として用いず、それ以外
のときのセンサ出力信号をアフタータツチ検出信
号として用いる。このようにすることにより、イ
ニシヤルタツチセンサとアフタータツチセンサを
別々に設ける必要がなくなり、経済的であると共
に鍵下方に設けるセンサ装置が簡略化される。ボリユームＶ１〜Ｖ８で設定もしくは調整され
た８個のアナログ電圧は１個のＡ／Ｄ変換器１８
を用いてデイジタルデータに変換される。そのた
めにアナログ電圧マルチプレクサ１６が設けられ
ており、各ボリユームＶ１〜Ｖ８のアナログ電圧
を時分割多重化してＡ／Ｄ変換器１８に送る。ま
た、Ａ／Ｄ変換器１８に関連して第７図に示す制
御及び記憶部１９が設けられており、Ａ／Ｄ変換
器１８における時分割的なＡ／Ｄ変換動作及びこ
のＡ／Ｄ変換によつて得たデイジタルデータのデ
マルチプレクス動作を制御する。このようなＡ／
Ｄ変換操作によつて回路構成をかなり簡略化する
ことができる。第７図に示す制御及び記憶部１９は、各ボリユ
ームＶ１〜Ｖ８に対応する記憶手段としてレジス
タ１０１〜１０８を含んでいる。各レジスタ１０
１〜１０８の近傍に記したＶ１〜Ｖ８は夫々に対
応するボリユームＶ１〜Ｖ８を示している。これ
らのレジスタ１０１〜１０８には、各々に対応す
るボリユームＶ１〜Ｖ８の出力電圧をデイジタル
変換したデイジタルデータが夫々記憶される。こ
れらのレジスタ１０１〜１０８は、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される８
ステージ／１ビツトの循環型シフトレジスタから
成る。各レジスタ１０１〜１０８の各ステージの
ブロツク内に記した数字は、第１、第９、第17及
び第25タイムスロツトのときの各ステージ内のデ
ータの重みを一として示すものである。夫々のレ
ジスタ１０１〜１０８における重み数値の単位
は、各出力データ表示の近傍に記されているよう
に、夫々の制御要素の性質に応じて（Hz」（周波
数）、「セント」（ピツチずれの深さを示すセント
値）、「ms」（時間）、「dB」（レベル）である。こ
れらの重み表示はあくまでも一例として示したに
すぎず、回路動作の面ではあまり重要ではなく、
ただ、シリアルデータとして送り出されるときに
各ビツトの重みとタイムスロツトとの関係を明ら
かにする面で役立つ。第７図の制御及び記憶部１９には、各レジスタ
１０１〜１０８に対応してマルチプレクス及びデ
マルチプレクス制御回路１１１〜１１８が設けら
れている。回路１１２〜１１７は同一構成である
ため、回路１１２のみ詳細を示し、回路１１３〜
１１７は省略してある。このマルチプレクス及び
デマルチプレクス制御回路１１１〜１１７は、ア
ナログ電圧マルチプレクサ１６（第６図）におけ
る時分割多重化操作に対応して各レジスタ１０１
〜１０７のデイジタルデータをマルチプレクスし
てＡ／Ｄ変換器１８（第６図）に送り、時分割的
なＡ／Ｄ変換操作に利用させると共に、その結果
得られるデイジタルデータをＡ／Ｄ変換器１８か
ら受け入れてデマルチプレクスし、対応するレジ
スタ１０１〜１０７にロードする機能をもつ。但
し、イニシヤルタツチ検出データ記憶用のレジス
タ１０８に対応する制御回路１１８はマルチプレ
クス機能（レジスタ１０８のデータをＡ／Ｄ変換
器１８に送り出す機能）をもたない。第６図において、アナログ電圧マルチプレクサ
１６の制御入力には第３図のデコーダ２９から８
本の出力信号Ｈ０〜Ｈ７が与えられると共に第４
図のオア回路９０からイニシヤルセンシング信号
ISが与えられる。デコーダ２９はカウンタ１３
（第３図）のカウント値のうちビツト2，1，
N4の値をデコードしたものを信号Ｈ０〜Ｈ７と
して出力する。各信号Ｈ０〜Ｈ７は第９図ａに示
す順で順次“１”となる。１つの信号Ｈ０〜Ｈ７
が“１”を持続している時間は８キータイムであ
り、１走査サイクルの間で各信号Ｈ０〜Ｈ７が２
巡する。マルチプレクサ１６は、常時は信号Ｈ１〜Ｈ７
に応じてボリユームＶ１〜Ｖ７のアナログ電圧を
第９図ｂに示すように順次サンプリングし、多重
化して出力する。イニシヤルセンシング信号ISが
“１”のときは、上述の信号Ｈ１〜Ｈ７によるＶ
１〜Ｖ７のサンプリングを禁止し、イニシヤルタ
ツチ感度調整用ボリユームＶ８からのアナログ電
圧を持続的に選択して出力する。マルチプレクサ
１６の出力電圧はＡ／Ｄ変換器１８内のアナログ
比較器１１０の入力Ｂに供給される。まず、通常
のＡ／Ｄ変換について説明し、次にイニシヤルタ
ツチ検出信号のＡ／Ｄ変換について説明する。Ａ／Ｄ変換器１８は、システムクロツクパルス
φ₁，φ₂によつてシフト制御される８ステージ／
１ビツトの循環型シフトレジスタから成るデータ
レジスタ１００を含んでいる。Ａ／Ｄ変換器１８
における通常のＡ／Ｄ変換操作はマルチプレクサ
１６による各アナログ電圧の時分割的サンプリン
グに対応して時分割で行なわれる。初め、データ
レジスタ１００には前回のＡ／Ｄ変換によるデイ
ジタルデータが取り込まれる。この前回データを
デイジタル／アナログ変換（以下Ｄ／Ａ変換とい
う）回路１１９でアナログ電圧に変換し、これを
比較器１１０の入力Ａに加えてマルチプレクサ１
６からのアナログ電圧と比較し、この比較結果に
応じてデータレジスタ１００の内容をカウントア
ツプまたはダウンすることによりＡ／Ｄ変換を行
なう。前回のＡ／Ｄ変換によるデイジタルデータはサ
ンプリングタイミングの直前に第７図のレジスタ
１０１乃至１０７の１つからデータレジスタ１０
０に取り込まれる。そのため制御信号として信号
Ｎ７，２５Ｔ３２が第３図のアンド回路１２０か
ら第７図の各制御回路１１１〜１１７内のアンド
回路１２１，１２２，１２３に入力される。第３
図において、アンド回路１２０にはアンド回路４
２の出力とタイミング信号２５Ｔ３２が与えられ
る。アンド回路４２はカウンタ１３のカウント値
の下位３ビツト3，2，1が“111”のとき条
件が成立する。これはサンブリング用の各信号Ｈ
０〜Ｈ７における最後の１キータイムを示す。信
号２５Ｔ３２は１キータイムにおける第25から第
32タイムスロツトまでのタイムスロツトの間
“１”となるものである。従つて、信号Ｎ７，２
５Ｔ３２は各信号Ｈ０〜Ｈ７の最後の８タイムス
ロツトにおいて“１”となる。第７図において、制御回路１１１〜１１７には
デコーダ２９（第３図）の出力信号Ｈ０〜Ｈ７が
供給されており、この信号Ｈ０〜Ｈ７と前記信号
Ｎ７，２５Ｔ３２にもとづいてマルチプレクスと
デマルチプレクスを同時に制御する。各制御回路
１１１〜１１７はマルチプレクス用アンド回路１
２４，１２５、デマルチプレクス用アンド回路１
２６，１２７、及びホールド用アンド回路１２
８，１２９を含んでいる。或るサンプリングタイ
ミングの最後の８タイムスロツトにおいて、その
次のサンプリングタイミングに対応するレジスタ
（１０１〜１０７のうち１つ）の記憶データがマ
ルチプレクス用アンド回路１２４，１２５を介し
て選択されてＡ／Ｄ変換器１８のデータレジスタ
１００（第６図）に供給されると同時に、そのサ
ンプリングタイミングでＡ／Ｄ変換したデータが
デマルチプレクス用アンド回路１２６，１２７を
介してそのサンプリングタミングに対応するレジ
スタ（１０１〜１０７のうち１つ）に取り込まれ
る。このようなレジスタ１０１〜１０７に対する
デマルチプレクス及びマルチプレクス制御は、イ
ニシヤルタツチ検出のための約10msの待ち時間
以外のときに実行される。そのために、制御回路
１１１〜１１７内の各アンド回路１２１，１２
２，１２３にはイニシヤルセンシング信号ISの反
転信号がインバータ１３０から与えられ、ISが
“０”のときに可能化されるようになつている。
また、各アンド回路１２１，１２２，１２３には
信号Ｎ７，２５Ｔ３２が共通に入力される。各ア
ンド回路１２１，１２２，１２３には信号Ｈ０，
Ｈ１，Ｈ２が各別に入力され、更に各制御回路１
１３〜１１７のアンド回路１２３と同等のアンド
回路には信号Ｈ３〜Ｈ７が各別に入力される。信号Ｈ０が“１”のとき、第９図に示すように
アナログ電圧マルチプレクサ１６（第６図）はど
のボリユームＶ１〜Ｖ８の電圧もサンプリングし
ない。従つて、このときはＡ／Ｄ変換器１８では
Ａ／Ｄ変換動作を行なわない。信号Ｈ０の最後の
８タイムスロツトにおいて信号Ｎ７，２５Ｔ３２
が“１”となると、アンド回路１２１（第７図）
の条件が成立し、このアンド回路１２１からアン
ド回路１２４及びオア回路１３１に対して“１”
が与えられる。従つて、オア回路１３１の出力信
号TiMは第１０図ｂのように発生する。同図ａ
は信号Ｈ０からＨ１へ変化するタイミングを拡大
して示したものである。尚、オア回路１３１の他
の入力には各制御回路１１１〜１１７におけるア
ンド回路１２１と同等のアンド回路１２２，１２
３の出力が夫々与えられる。尚、第１０図、その
他のタイミングチヤートにおいて、パルス中に記
す「25〜32」等の数字はタイムスロツトの順位を
示す。アンド回路１２４の他の入力にはレジスタ１０
１の最終ステージから出力されるシリアルな８ビ
ツトデイジタルデータが与えられる。このシリア
ルデイジタルデータは、第２５乃至第32タイムス
ロツトの間では最下位ビツト（以下LSBという）
から最上位ビツト（以下MSBという）まで順次
に並んでいる。アンド回路１２４が第１０図ｂに
示す信号TiMと同じ８タイムスロツトの間可能
化されることによりレジスタ１０１に記憶してい
る８ビツトデイジタルデータはこの信号TiMに
同期してアンド回路１２４でサンプリングされ、
オア回路１３２に与えられる。オア回路１３２の
出力ODD（オールドデイジタルデータ）は第６図
のＡ／Ｄ変換器１８に供給され、オア回路１３３
及び加算器１３４を経由してデータレジスタ１０
０にロードされる。従つて、次のサンプリング信
号Ｈ１が“１”に立上るときにはデータレジスタ
１００にはレジスタ１０１のデータ（これを
VBRで示す）が転送されてきている。尚、オア
回路１３２（第７図）には各制御回路１１１〜１
１７のマルチプレクス用アンド回路１２４，１２
５の出力が夫々印加される。各レジスタ１０１〜
１０７のデータをVBR，VBD，KVBD，DVER
（またはDEL）、SRM及びSRE，ATL，STRで
示すとすると、各サンプリングタイミングの冒頭
でデータレジスタ１００から出力されるデータは
第９図ｃのようになる。すなわち、第９図ｂに示
すようにサンプリングされる各ボリユームＶ１〜
Ｖ７のアナログ電圧の前回サンプリングタイミン
グにおけるデイジタル変換結果が、同じボリユー
ムＶ１〜Ｖ７の今回サンプリングタイミングに対
応してデータレジスタ１００から出力される。一方、第７図のオア回路１３１から出力された
信号TiMは第６図のＡ／Ｄ変換器１８に与えら
れる。この信号TiMはインバータ１３５で反転
され、アンド回路１３６を動作不能にする。アン
ド回路１３６はデータレジスタ１００のデータを
ホールドするためのもので、オールドデータ
ODDをロードするとき信号TiMによつてレジス
タ１００のホールドを禁止する。信号TiMは３
段の遅延フリツプフロツプ（シフトレジスタ）１
３７に入力される。このフリツプフロツプ１３７
はタイミング信号６ｙ８で入力信号をロードし、
信号１ｙ８に同期して出力を切換える。従つて、
その第１ステージの出力信号TiM１は第１０図
ｃに示すように信号Ｈ１の立上りの第１乃至第８
タイムスロツトの間で“１”となり、その第２及
び第３ステージ出力をオア回路１３８でまとめた
信号TiM2＋３は第１０図ｄのように信号TiM１
の立下り直後の第９乃至第24タイムスロツトの間
で“１”となる。第６図において、データレジスタ１００は１ビ
ツト分の全加算器１３４と共に８ビツトのシリア
ルカウンタを構成している。ラツチ回路１３９は
信号１ｙ８Ｓのタイミングでレジスタ１００の各
ステージの出力（すなわちカウント値）を並列的
にラツチするためのものである。信号１ｙ８Ｓが
発生する第１、第９、第17、第25タイムスロツト
においてレジスタ１００の第１ステージ乃至第８
ステージにはMSBからLSBまでのデータが順に
並んでおり、これがラツチ回路１３９にラツチさ
れる。第１０図ｅに示すように、信号Ｈ１の立上
りの８タイムスロツトにおいては、ラツチ回路１
３９の内容はレジスタ１０１（第７図）のデータ
VBRを示している。このラツチ回路１３９の内
容は、カウント値（レジスタ１００の内容）の変
化に応じて８タイムスロツト毎に変化する。ラツチ回路１３９の出力はＤ／Ａ変換回路１１
９に与えられ、アナログ電圧に変換される。比較
器１１０は入力ＡとＢを比較し、Ｂ≧Ａのとき、
つまりマルチプレクサ１６から入力Ｂに与えられ
るアナログ電圧の値がデータレジスタ１００のデ
ータの値と同じかそれよりも大きいとき、“１”
を出力する。この比較器１０の出力は遅延フリツ
プフロツプ１４０に与えられ、信号１ｙ８に同期
して８タイムスロツト遅延して出力される。この
フリツプフロツプ１４０の出力はインバータ１４
１で反転され、ダウンカウント用のアンド回路１
４２に印加される。また、フリツプフロツプ１４
０の出力はイニシヤルタツチ検出時におけるアツ
プカウント用のアンド回路１４３に印加される。
アンド回路１４４は通常のＡ／Ｄ変換動作時にお
けるアツプカウント用である。第７図のインバータ１３０から第６図のＡ／Ｄ
変換器１８にイニシヤルセンシング信号ISの反転
信号が与えられている。この信号はアンド回
路１４２及び１４４に加えられ、イニシヤルタツ
チ検出時以外のときつまり通常のＡ／Ｄ変換動作
時にこれらの回路１４２，１４４を動作可能にす
る。信号をインバータ１４５で反転した信号IS
がアンド回路１４３に印加されており、イニシヤ
ルタツチ検出時にこの回路１４３を可能にする。通常のＡ／Ｄ変換動作時は、比較器１１０の比
較結果に無関係に、信号TiM１のタイミングで
データレジスタ１００の内容を１カウントアツプ
する。すなわち、信号TiM１と信号１ｙ８がア
ンド回路１４４に入力されており、信号TiM１
が立上る第１タイムスロツトにおいて該アンド回
路１４４の出力が“１”となる。アンド回路１４
４の出力“１”はオア回路１４６を介して加算器
１３４の入力Ａに加わる。信号TiM１が“１”
のとき信号TiMは“０”であり、データレジス
タ１００の出力がアンド回路１３６、オア回路１
３３を介して加算器１３４の入力Ｂに加わる。信
号１ｙ８のタイミングではレジスタ１００にロー
ドしたデータVBRの最下位ビツトが加算器１３
４の入力Ｂに加わる。従つて、最下位ビツトに
“１”が加算される。キヤリイアウト信号がある
場合は１タイムスロツト遅れてキヤリイアウト出
力C₀＋１から“１”が出力され、アンド回路１
４７を介して入力Ciに加わる。最下位ビツトのタ
イミングでキヤリイアウト信号が加算されること
のないようにするために、信号１ｙ８によつてア
ンド回路１４７を動作不能にするようになつてい
る。こうして、第１０図ｆに示すTiM１の区間
で前回のデータVBRに１が加算される。この加
算結果「VBR＋１」が次のTiM２の区間の間ラ
ツチ回路１３９にラツチされる（第１０図ｅ）。第１０図ｆのTiM２の区間では、データ
「VBR＋１」のアナログ電圧(A)とボリユームＶ１
の現在のアナログ電圧(B)とを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわず「VBR＋１」をレジスタ１００で保持す
る。他方、「Ｂ≧Ａ」が成立しないときつまり
「Ａ＞Ｂ」のときは、データ「VBR＋１」から１
を減算する。「Ａ＞Ｂ」ときは遅延フリツプフロ
ツプ１４０の出力が“０”であり、インバータ１
４１からアンド回路１４２に“１”が与えられ
る。このアンド回路１４２にはオア回路１３８か
ら信号TiM２＋３が与えられており、区間TiM
２及びTiM３（第１０図ｆ参照）のとき動作可
能となる。区間TiM２においてアンド回路１４
２の条件が成立すると、区間TiM２の間中（８
タイムスロツトの間）アンド回路１４２の出力が
“１”となる。このアンド回路１４２の出力“１”
はオア回路１４６を介して加算器１３４の入力Ａ
に与えられる。従つて、レジスタ１００のデータ
「VBR＋１」の全ビツトに“１”が加算され、事
実上の１カウントダウンが行なわれる。従つて、
区間TiM２の演算によつてレジスタ１００に得
られるデータの値は「VBR＋１」または「VBR
（＝VBR＋１−１）」のどちらかであり、このデ
ータは区間TiM３においてラツチ回路１３９に
ラツチされる（第１０図ｅ参照）。区間TiM３ではラツチ回路１３９のデータ
「VBR＋１」または「VBR」とボリユームＶ１
の現在のアナログ電圧とを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわずにレジスタ１００の現在値「VBR＋１」
または「VBR」を保持する。他方、「Ａ＞Ｂ」の
ときは前述と同様にアンド回路１４２から“１”
を出力し、レジスタ１００のデータから１を減算
する。この２度目の減算によつてレジスタ１００
のデータは「VBR−１（＝VBR＋１−１−１）」
となる。区間TiM３が終了すると、信号TiM2＋３が立
下り、アンド回路１４２が動作不能となる。従つ
て、以後のカウント動作は停止する。こうして、
Ａ／Ｄ変換動作はサンプリング信号Ｈ１の立上り
の３区間TiM１〜TiM３（24タイムスロツト）
の間でのみ行なわれる。前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)と今回サンピリングされたボリユームＶ１
の設定値(B)とが一致している場合、区間TiM１
における１加算によつてレジスタ１００の内容が
「VBR＋１」となることにより、区間TiM２にお
ける比較ではＡ＞Ｂが成立し、１減算されてレジ
スタ１００の内容が「VBR」となる。区間TiM
３における比較ではＡ＝Ｂが成立し、１減算は行
なわれない。従つて、最終的には前回と同じデー
タ「VBR」がデータレジスタ１００にホールド
される。前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が大きい場合、区間TiM１
における１加算によつてレジスタ１００の内容が
「VBR＋１」となつても比較器１１０ではＢ＝Ａ
またはＢ＞Ａのどちらかが成立するだけである。
従つて、区間TiM２及びTiM３で減算は行なわ
れず、最終的には「VBR＋１」がレジスタ１０
０にホールドされる。前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が小さい場合、区間TiM２
及びTiM３では常にＡ＞Ｂが成立する。従つて、
１加算の後に１減算が２度行なわれ、最終的には
「VBR−１」がレジスタ１００にホールドされ
る。上述のように、１サンプリング周期（約1ms）
におけるデイジタルデータの最大変化量は±１に
限定されている。これは、ボリユームＶ１〜Ｖ７
によるアナログ設定値が急激に変更されたときこ
れにそのまま応答したのではクリツク等不快な雑
音をもたらす原因となるのでこれを防止するた
め、及び、雑音等によつてアナログ設定値が一時
的に急激に変化したときこれに反応しないように
するため、等の理由による。１サンプリング周期
におけるデイジタルデータの最大変化量は±１に
限らず、要するに滑らかなＡ／Ｄ変換が行なえる
程度であればよい。また、１回のＡ／Ｄ変換動作において３つの区
間TiM１，TiM２，TiM３で加減算を行なうよ
うにしているが、これはノイズ等によつて比較器
１１０の出力が不安定な場合にデイジタルデータ
が乱りに変動することを防止するのに役立つ。例
えば、区間TiM２でＢ≧Ａが成立したのに区間
TiM３では成立しないような場合、区間TiM１
にける「＋１」と区間TiM３における「−１」
によつて最終的にはデイジタルデータは変化しな
い。尚、ラツチ回路１３９の全出力を入力したアン
ド回路１４８とノア回路１４９（第６図）は最大
カウント値と最小カウント値を夫々検出するため
のものである。最大カウント値になつたときアン
ド回路１４８の出力によつてアンド回路１４３，
１４４を動作不能にし、アツプカウントを禁止す
る。最小カウント値になつたときはノア回路１４
９の出力によつてアンド回路１４２を動作不能に
し、ダウンカウントを禁止する。サンプリング信号Ｈ１が発生しているときの説
明に戻ると、区間TiM３の終了後はＡ／Ｄ変換
結果であるデイジタルデータがアンド回路１３
６、オア回路１３３、加算器１３４の入力Ｂを介
してデータレジスタ１００で循環してホールドさ
れる。このレジスタ１００のデータはニユーデイ
ジタルデータNDDとして第７図の各制御回路１
１１〜１１７のデマルチプレクス用アンド回路１
２６，１２７に供給される。信号Ｈ１が“１”の
ときは制御回路１１１のアンド回路１２２が動作
可能であるが、信号Ｎ７，２５Ｔ３２が“０”の
間は条件が成立せず、このアンド回路１２２の出
力は“０”となつている。アンド回路１２２の出
力“０”はインバータ１５０で反転され、ホール
ド用のアンド回路１２８に与えられる。レジスタ
１０１のデータVBRはこのアンド回路１２８及
びオア回路１５１を介して循環保持される。信号Ｈ１の最後の８タイムスロツトにおいて信
号Ｎ７，２５Ｔ３２が“１”となると、アンド回
路１２２の条件が成立し、このアンド回路１２２
からアンド回路１２６に“１”が与えられる。同
時に、アンド回路１２２の出力“１”は、次のサ
ンプリング信号Ｈ２に対応する制御回路１１２の
マルチプレクス用アンド回路１２５に加えられる
と共にオア回路１３１に与えられる。制御回路１
１１では、アンド回路１２２の出力“１”によつ
てホールド用アンド回路１２８が動作不能とな
り、アンド回路１２６が動作可能となる。従つ
て、信号Ｈ１のタイミングでＡ／Ｄ変換されたボ
リユームＶ１の設定値を示すニユーデイジタルデ
ータNDDがアンド回路１２６で選択され、オア
回路１５１を介してレジスタ１０１にロードされ
る。アンド回路１２２は第25から第32タイムスロ
ツトの間“１”を出力し、この間にデータレジス
タ１００（第６図）から出力されるデータNDD
は丁度下位ビツトから最上位ビツトまでの８ビツ
トがシリアルに順番に並んでいる。従つて、第25
タイムスロツトから第32タイムスロツトの間でニ
ユーデイジタルデータNDDがレジスタ１０１に
順番にロードされことになり、第１タイムスロツ
トにおけるレジスタ１０１の各ステージの重みは
図中に示すように第１ステージが最上位ビツト
（16/3Hz）であり、ステージが進むにつれて下位
ビツトに移り、第８ステージが最下位ビツト（1/
２４Hz）である。一方、アンド回路１２２の出力“１”に対応し
てオア回路１３１から信号TiMが出力され、か
つアンド回路１２５及びオア回路１３２を介して
レジスタ１０２のデータVBDがオールドデイジ
タルデータODDとしてＡ／Ｄ変換器１８（第６
図）に与えられる。そして、サンプリング信号が
Ｈ２に切換わると、前述と同様の手順で、ボリユ
ームＶ２に関するＡ／Ｄ変換が行なわれる。以
下、信号Ｈ２〜Ｈ７に対応して制御回路１１２〜
１１７が前述と同様に動作し、各ボリユームＶ３
〜Ｖ７に関するＡ／Ｄ変換が順次行なわれる。こ
うして、各レジスタ１０１〜１０７には、各ボリ
ユームＶ１〜Ｖ７の出力に対応するデイジタルデ
ータが夫々記憶される。尚、デイレイビブラート（ボリユームＶ４）に
対応するレジスタ１０４のデータ表示がDVER
とDELの２通り有る理由は、ボリユームＶ４を
デイレイビブラートの開始時間設定とデイレイビ
ブラート深さ変化のエンベロープの傾き設定の両
方に兼用しているためである。DVERはデイレ
イビブラートにおける深さの時間的変化の速度を
設定するためのデイレイビブラートエンベロープ
レートデータであり、その重みはレジスタ１０４
の各ステージブロツク内の下側に示されている。
この重みの単位が（Hz）である理由は、エンベロ
ープ変化レートを周波数に換算した速さで示した
ためである。すなわち、エンベロープの開始時か
ら終了時までの時間が周波数表示の1/4周期に対
応している。DELはデイレイビブラート開始時
間データであり、その重みはレジスタ１０４の各
ステージブロツク内の上側に示されている。この
２つのデータDVER，DELは勿論真理値が異な
つているわけではなく、利用する側での重みづけ
が異なつているだけである。スラースピード（ボリユームＶ５）に対応する
レジスタ１０５のデータ表示がSRMとSREの２
通り有る理由は、ダイナミツクレンジを広くとる
ために８ビツトのデータを仮数部と指数部に分け
て利用するためである。最下位ビツトは利用せ
ず、下位２ビツト目から５ビツト目までを仮数部
Ｍ１，Ｍ２，Ｍ３，Ｍ４とし、上位３ビツトを指
数部Ｅ１，Ｅ２，Ｅ３とする。SRMはスラーレ
ート仮数部のデータ表示であり、SREはスラー
レートの指数部のデータ表示である。第４図のオア回路９０から出力されたイニシヤ
ルセンシング信号ISは第７図の遅延フリツプフロ
ツプ１５２に入力される。２段の遅延フリツプフ
ロツプ１５２は信号６ｙ８によつて入力信号をロ
ードし、信号１ｙ８に同期して出力状態を切換え
るものである。遅延フリツプフロツプ１５２の第
１ステージの出力がアンド回路１５３に加わり、
かつインバータ１５５で反転されてアンド回路１
５４に加わる。第２ステージの出力はアンド回路
１５４に加わり、かつインバータ１３０で反転さ
れてアンド回路１５３に加わる。このインバータ
１３０の出力が信号として第６図のＡ／Ｄ変換
器１８に与えられる。アンド回路１５３は信号IS
の立上りに対応して８タイムスロツト幅のパルス
を出力し、アンド回路１５４は信号ISの立下りに
対応して８タイムスロツト幅のパルスを出力す
る。アンド回路１５３及び１５４の出力はオア回
路１３１に加えられ、信号TiMとして第６図の
Ａ／Ｄ変換器１８に与えられる。信号ISに対応し
て発生する信号TiM及びの状態を第１１図に
示す。第６図において、信号ISの立上りに対応して信
号TiMが“１”となる８タイムスロツトの間で
アンド回路１３６が動作不能にされ、データレジ
スタ１００の全ビツトが“０”にクリアされる。
また、信号が“０”となることによつて第７図
の各制御回路１１１〜１１７が動作不能にされ、
各レジスタ１０１〜１０７はその記憶データを循
環保持する。かつ、第６図のアンド回路１４２及
び１４４が動作不能となり、アンド回路１４３が
動作可能となる。アンド回路１４３が可能化され
た最初の８タイムスロツトでは、信号TiMを８
タイムスロツト遅延した信号TiM１が“１”で
あり、インバータ１５６の出力“０”によつてア
ンド回路１４３の動作が禁止される。これは信号
ISの立上り時において各信号の状態が安定するの
を待つためであるが、この処理は特に行なわなく
てもよい。アンド回路１４３の他の入力には信号
１ｙ８と遅延フリツプフロツプ１４０の出力が加
えられる。従つて、比較器１１０で「Ｂ≧Ａ」が
成立すれば、信号１ｙ８のタイミングでアンド回
路１４３から“１”が出力され、オア回路１４６
を介して加算器１３４の入力Ａに与えられる。前
述の通り、この信号１ｙ８のタイミングはデータ
レジスタ１００のデータの最下位ビツトのタイミ
ングである。従つて、アンド回路１４３から信号
１ｙ８のタイミングで１パルス与えられる毎に
（約4μs毎に）データレジスタ１００の内容が１カ
ウントアツプされる。前述の通り、イニシヤルセンシング信号ISが発
生している間はマルチプレクサ１６でボリユーム
Ｖ８のアナログ電圧を持続して選択する。従つ
て、ボリユームＶ８で感度調整されたタツチ検出
信号が比較器１１０の入力Ｂに専ら与えられる。
データレジスタ１００は初めにオール“０”にク
リアされるので、初めは比較器１１０で「Ｂ≧
Ａ」が成立する。データレジスタ１００の値がタ
ツチ検出信号の値に一致するまで、信号１ｙ８が
発生する毎に急速に該レジスタ１００の内容がカ
ウントアツプされる。データレジスタ１００のカ
ウント値がタツチ検出信号の値に一致すると、比
較器１１０で「Ｂ＝Ａ」が成立する。これにもと
づきレジスタ１００の内容が更に１カウントアツ
プされた後、比較器１１０で「Ｂ＜Ａ」が成立
し、アンド回路１４３が動作不能にされ、カウン
トが停止する。その後、タツチ検出信号のレベル
が下がつたとしてもデータレジスタ１００のダウ
ンカウントは行なわれないので、ピーク値が保持
されることになる。また、タツチ検出信号がデー
タレジスタ１００の値よりも更に大きくなつた場
合は比較器１１０で「Ｂ≧Ａ」が成立し、追加の
カウントアツプが行なわれる。こうして、イニシ
ヤルセンシング信号ISが発生している間のタツチ
検出信号のピーク値に相当するデイジタルデータ
がデータレジスタ１００でホールドされる。この
データレジスタ１００にホールドされたピーク値
のデータはデータNDDのラインを介して第７図
の制御回路１１８内のアンド回路１５７に与えら
れる。鍵押圧開始時から約10msが経過してイニシヤ
ルセンシング信号ISが立下ると、第７図のアンド
回路１５４の出力が第25乃至第32タイムスロツト
に同期して８タイムスロツト間“１”となる。こ
のアンド回路１５４の出力“１”はアンド回路１
５８に与えられる。アンド回路１５８の他の入力
には、第４図のフリツプフロツプXKQの出力
XKQSが２段の遅延フリツプフロツプ１５９を
介して加えられる。この遅延フリツプフロツプ１
５９は遅延フリツプフロツプ１５２の出力タイミ
ングに同期させるためのものである。アンド回路
１５８はイニシヤルタツチ検出時間終了時に何ら
かの鍵が押圧されていること（XKQSば“１”）
を条件に８タイムスロツトの間“１”を出力す
る。このアンド回路１５８の出力“１”によつて
アンド回路１５７が動作可能となり、データレジ
スタ１００（第６図）にホールドされているタツ
チ検出信号のピーク値データ（NDD）を通過さ
せ、オア回路１６０を介してレジスタ１０８にロ
ードする。また、アンド回路１５４の出力“１”
に対応してオア回路１３１から第６図のインバー
タ１３５に与えられる信号TiMによつてデータ
レジスタ１００にホールドしていたピーク値デー
タがクリアされる。アンド回路１５４の出力が
“１”となる８タイムスロツトの間にレジスタ１
０８（第７図）に対応するピーク値データのロー
ドが完了し、該アンド回路１５４の出力が“０”
に立下るとアンド回路１５７に代わつてアンド回
路１６１が動作可能となる。レジスタ１０８にロ
ードされたタツチ検出信号のピーク値データはこ
のアンド回路１６１を介して以後ホールドされ
る。こうして、イニシヤルタツチ検出データがレ
ジスタ１０８にホールドされる。尚、レジスタ１０８のデータ表示がAPIとITL
の２通り有る理由は、同じイニシヤルタツチ検出
データをアタツクピツチコントロールとイニシヤ
ルタツチレベルコントロールの両方に使用するた
めである。APIは、アタツクピツチ初期値設定デ
ータであり、その重みはレジスタ１０８の各ステ
ージブロツク内の上側に記されている。下位３ビ
ツトは切捨てられ、上位５ビツトが約1.2セント
乃至約19セントのピツチずれに対応する。ITL
は、イニシヤルタツチレベル制御データである。第７図の各レジスタ１０１〜１０８に記憶され
たデータのうちピツチコントロール関係のデー
タ、すなわちビブラートレートデータVBR、ビ
ブラート深さデータVBD、アフタータツチビブ
ラート深さデータKVBD、デイレイビブラート
エンベロープレートデータDVER、デイレイビ
ブラート開始時間データDEL、スラーレート仮
数部データSRM、スラーレート指数部データ
SRE、アタツクピツチ初期値設定データAPIは効
果付与回路２０（第１２図の部分）に供給され
る。レベルコントロール関係のデータ、すなわち
アフタータツチレベル制御データATL、サステ
インレートデータSTR、イニシヤルタツチレベ
ル制御データITLは楽音信号発生部２１（第２
図）に供給される。効果付与回路の説明図示の都合上、効果付与回路２０の詳細例は３
つの部分に分けて第１２図、第１３図、第１４図
に示されている。各図は第２図の回路２０のブロ
ツク中に示されたように結合する。効果付与回路
２０では、アタツクピツチコントロール、デイレ
イビブラート、アフタータツチビブラート、及び
ノーマルビブラートのための変調信号を夫々形成
する処理、及びスラー効果のために単音モードの
押圧鍵キーコードMKCを変調する処理、を実行
す。まず、アタツクピツチ及びビブラートのため
の変調信号を形成する部分について説明する。効果付与回路２０は、第１３図に示す４つの演
算器CUL１，CUL２，CUL３，CUL４を含んで
いる。各演算器CUL１〜CUL４は、システムク
ロツクパルスφ₁，φ₂によつてシフト制御される
16ステージ／１ビツトの直列シフトレジスタ１６
２，１６３，１６４，１６５と、１ビツト分の全
加算器１６６，１６７，１６８，１６９と、演算
及び記憶動作制御用の論理回路１７０〜１９６
（アンド回路）、１９７〜２０４（オア回路）とを
夫々具えており、シリアル演算を行なう。演算器
CUL２は変調信号の瞬時値を示すデータVALを
求めるものである。演算器CUL１は変調信号の
周波数を示すデータを繰返し演算して演算器
CUL２における演算タイミングを示す信号を発
生するものである。演算器CUL３は変調信号の
エンベロープ（深さ）の瞬時値を示すデータ
ENVを求めるものである。このデータENVを所
定ビツトシフトして変調信号の変化幅を示す微小
値△ENVとして利用する。演算器CUL２におい
て、この変化幅△ENVを演算器CUL１からのタ
イミング信号に応じて繰返し演算することにより
変調信号の瞬時値を示すデータVALを求める。
演算器CUL４は、後述するように多目的に使用
される。第１５図ａは、アタツクピツチ、デイレイビブ
ラート、ノーマルビブラートにおける変調信号及
びそのエンベロープ（深さ）の一例を示すもので
ある。この図を参照して変調信号の形成法の概略
を説明する。第１５図ａの横軸は時間、たて軸は
正規周波数（０セント）からのピツチずれをセン
ト値によつて示す。アタツクピツチの初期値は負の値（正規周波数
の低音側のピツチずれ）「−APiS」である。この
アタツクピツチ初期値の絶対値「APiS」は、レ
ジスタ１０８（第７図）から与えられるアタツク
ピツチ初期値設定データAPIにROM２２（第２
図）から与えられる音色に対応したアタツクピツ
チ初期値係数APSを乗算したものである。前述
の通り、データAPIは鍵のイニシヤルタツチに対
応したものであるので、アタツクピツチ初期値
APiSはイニシヤルタツチに応じて制御されるこ
とになる。アタツクピツチにおけるエンベロープ
の初期値もアタツクピツチ初期値APiSと同じで
ある。演算器CUL３（第１３図）にエンベロー
プ瞬時値ENVの初期値としてAPiSをプリセツト
し、以後、この初期値APiSを下位桁にｎビツト
シフト（2^-n倍）した微小値△APiSを、ROM２
２（第２図）から与えられる音色に対応したアタ
ツクピツチエンベロープレートデータAPERに応
じた時間間隔で繰返し減算することにより、徐々
に減衰するエンベロープの瞬時値ENVが求めら
れる。演算器CUL４で上記エンベロープレート
データAPERを規則的にアキユムレートし、その
最上位ビツトからのキヤリイアウト信号の発生タ
イミングによつて演算器CUL３における上記減
算の繰返し時間間隔を定める。△APiSはイニシ
ヤルタツチに対応したものであるので、アタツク
ピツチのエンベロープもイニシヤルタツチに応じ
て制御されることになる。一方、演算器CUL２
では、変調信号瞬時値VALの初期値として「−
APiS」をプリセツトし、エンベロープ瞬時値
ENVを下位桁にｎビツトシフト（2^-n倍）した微
小値△ENVを、ROM２２（第２図）から与えら
れる音色に対応したアタツクピツチレートデータ
APRに応じた時間間隔で繰返し加算もしくは減
算することにより、変調信号の瞬時値VALを求
める。VALの初期値は負の値「−APiS」である
ので、初めは加算を行ない、VALを徐々に大き
くする。値VALが値ENVに達したとき減算に切
換える。以後、加算と減算を交互に行ない、エン
ベロープ値ENVの範囲内で値VALが繰返し折返
すようにする。演算器CUL１で上記レートデー
タAPRを規則的にアキユムレートし、その最上
位ビツトからのキヤリイアウト信号の発生タイミ
ングによつて演算器CUL２における上記加算ま
たは減算の時間間隔を定める。エンベロープ値
ENVが０セントになつたときアタツクピツチコ
ントロールが終了する。アタツクピツチあるいはスラーが終了したとき
演算器CUL４でデイレイビブラート開始までの
時間がカウントされる。このカウント時間が、レ
ジスタ１０４（第７図）に記憶されたデイレイビ
ブラート開始時間DELに一致すると、デイレイ
ビブラートが開始する。。デイレイビブラートにおけるエンベロープ（深
さ）は０セントから始まり、レジスタ１０２（第
７図）から与えられるビブラート深さデータ
VBDに対応するセント値まで徐々に増大する。
演算器CUL３では、深さデータVBDを下位桁に
ｎビツトシフトした微小値△VBDを、レジスタ
１０４（第７図）から与えられるデイレイビブラ
ートエンベロープレートデータDVERに応じた
時間間隔で繰返し加算することにより、徐々に増
大するエンベロープ瞬時値ENVを求める。上記
エンベロープレートデータDVERに対応する値
が演算器CUL４でアキユムレートされ、そのキ
ヤリイアウト信号によつて演算器CUUL３におけ
る計算時間間隔が設定される。一方、演算器
CUL２では、エンベロープ瞬時値ENVをシフト
した微小値△ENVを、レジスタ１０１（第７図）
から与えられるビブラートレートデータVBRに
応じた時間間隔で繰返し加算または減算すること
により、変調信号の瞬時値VALを求める。上記
レートデータVBRは演算器CUL１でアキユムレ
ートされ、そのキヤリイアウト信号によつて演算
器CUL２における計算時間間隔が設定される。演算器CUL３のエンベロープ瞬時値ENVが深
さデータVBDに対応するセント値に達するとデ
イレイビブラートが終了し、ノーマルビブラート
に移行する。ノーマルビブラートにおいては、演
算器CUL３で深さデータVBDに対応する一定の
エンベロープ値ENVを保持し、演算器CUL１，
CUL２では上述のデイレイビブラートのときと
同じ処理を行なう。第１５図ａには示してない
が、アフタータツチビブラートにおいては、演算
器CUL３のエンベロープ値ENVをレジスタ１０
３（第７図）から与えられるアフタータツチビブ
ラート深さデータKVBDに対応する値とし、デ
イレイビブラートあるいはノーマルビブラートの
ときと同じように演算器CUL１，CUL２を動作
させる。尚、この実施例では、ノーマルビブラー
トあるいはアフタータツチビブラートが奏者によ
つて選択された場合はデイレイビブラートはかか
らないようになつている。また、この実施例で
は、第１５図ａに示されているように、デイレイ
ビブラート、ノーマルビブラート及びアフタータ
ツチビブラートのときのピツチずれの深さは高音
側と低音側とでは非対称になつている。すなわ
ち、高音側の深さVBDに対して低音側の深さは
１／２VBDとなつている。このような非対称の深さ
設定は、自然楽器に近い、好ましいビブラートを
もたらす。第１３図の各演算器CUL１〜CUL４において、
シリアル演算は第１乃至第16タイムスロツトの間
で行なわれる。各レジスタ１６２〜１６５内の16
ビツトのデータは第１乃至第16タイムスロツトの
間で最下位ビツトから順番に出力される。各ビツ
トのシリアル演算結果は第１乃至第16タイムスロ
ツトの間で加算器１６６〜１６９から出力され、
各レジスタ１６２〜１６５に取り込まれる。こう
してレジスタ１６２〜１６５内のデータは16タイ
ムスロツト毎に循環する。第16タイムスロツトに
おける最上位ビツトの演算によるキヤリイアウト
信号が第17タイムスロツトにあらわれる最下位ビ
ツトデータに加算されないようにするために、加
算器１６６〜１６９のキヤリイアウト出力C₀＋
１を入力Ciに与えるためのアンド回路１７０，１
７５，１８３，１９１に信号１７３２が加えら
れる。この信号１７３２は信号１７ｙ３２の反
転信号であり、第17タイムスロツトで“０”、そ
れ以外のタイムスロツトで“１”である。第１３図において、各シフトレジスタ１６２〜
１６５の各ステージ内に記された数字は、第１タ
イムスロツト及び第17タイムスロツトのときの各
ステージ内のデータの重みを示すものである。
夫々の重み表示の単位は、レジスタ１６２が
「Hz」、１６３及び１６４が「セント」、１６５の
上側が「Hz」、下側が「ms」である。レジスタ１
６２の上側の重み表示は、演算器CUL１をアタ
ツクピツチレートデータAPRのアキユムレート
に用いるときの重みを示す。例えば第７ステージ
の「１」は１Hzの重みを示す。レジスタ１６２の
下側の重み表示は、演算器CUL１をビブラート
レートデータVBRのアキユムレートに用いると
きの重みを示す。例えば第７ステージの「4/3」
は4/3Hzを示す。アタツクピツチのときとビブラ
ートのときとで重みが異なる理由は、ビブラート
のときは前述の非対称形の深さ設定を行なうため
である。レジスタ１６５の上側の重み表示は演算
器CUL４をエンベロープレートデータAPER，
DVER（更にSLR）のアキユムレートに用いると
きの重みを示す。下側の重み表示は演算器CUL
４をデイレイビブラート開始時間のカウントに用
いるときの重みを示す。レジスタ１６３の第１ス
テージの「Ｓ」はサインビツトを示す。変調信号
の瞬時値VALは負の値にもなるので、正負を区
別するためにサインビツトＳが存在する。尚、負
の値は２の補数で表わされる。次に各制御の詳細
を説明する。 (1) アタツクピツチコントロール第１３図の各演算器CUL１〜CUL４の動作を
制御するために第１４図に遅延フリツプフロツプ
２２２〜２２７が設けられている。これらのフリ
ツプフロツプ２２２〜２２７は、信号１Ｔ８（第
５図）のタイミングで入力信号を取り込み１７Ｔ
２４（第５図）のタイミングで出力状態を切換え
るものである。これらのフリツプフロツプのう
ち、２２２，２２３及び２２５がアタツクピツチ
コントロールのときに動作する。前述の通り、アタツクピツチコントロールを行
なうべき条件が成立したとき、イニシヤルセンシ
ング信号ISの立下りに対応してアタツクピツチス
タート信号ASが単音キーアサイナ１４Ａ（第４
図）から出力される。このアタツクピツチスター
ト信号ASは第１４図のアンド回路２１１に加わ
ると共にインバータ２１４で反転される。インバ
ータ２１４の出力はアンド回路２０５〜２０９，
２１２に加わる。第１６図に示すように、イニシ
ヤルセンシング信号ISは第16タイムスロツトで立
下り、アタツクピツチスタート信号ASはその直
後の第17タイムスロツトから次の第16タイムスロ
ツトまでの32タイムスロツトの間“１”となる。
信号ASに対応してアンド回路２１１の出力が
“１”となり、オア回路１，４，６及び７に与え
られる。オア回路４の出力はフリツプフロツプ２
２５に与えられる。信号ASが立上つたときから
32タイムスロツト後にフリツプフロツプ２２５の
出力が“１”に立上り、以後、アンド回路２１０
及びオア回路４を介して自己保持される。このフ
リツプフロツプ２２５の状態をAPQなる符号で
示す。オア回路４の出力がAPQ信号に相当する。
APQ信号が“１”のとき、効果付与回路２０
（第１２〜１４図）内の各回路に対してアタツク
ピツチコントロールを実行するように指示する。オア回路１の出力はフリツプフロツプ２２２で
32タイムスロツト遅延され、USET（アツプセツ
ト）信号として出力される。オア回路７の出力は
インバータ２２８で反転されて信号として
利用されると共に、遅延フリツプフロツプ２２３
で32タイムスロツト遅延される。このフリツプフ
ロツプ２２３の出力はインバータ２２９で反転さ
れ、信号として利用される。また、アンド
回路２１１の出力はAPSET信号として利用され
る。従つて、アタツクピツチスタート信号ASにも
とづいて発生される各信号APQ、USET、、
SETD、APSETの状態は第１６図のようになる。
また、第１５図ｂには上記各信号の状態を第１５
図ａのタイムスケールに合わせて示したものが示
されている。信号は第１３図のアンド回路１７４，１
７７〜１８０，１８２，１８４〜１８７，１９
０，１９６に加えられ、各演算器CUL１〜CUL
４の古いデータをクリアする。USET信号は第１
３図のオア回路２３０を介して遅延フリツプフロ
ツプ２３１に加えられる。このフリツプフロツプ
２３１は第１４図のフリツプフロツプ２２２〜２
２７と同様に信号１Ｔ８，１７Ｔ２４によつて制
御される。このフリツプフロツプ２３１の内容は
アンド回路２３２または２３３を介して自己保持
される。初めはアンド回路２３２が動作可能とな
つており、USET信号によつてフリツプフロツプ
２３１に取り込まれた“１”が該フリツプフロツ
プ２３１で自己保持される。このフリツプフロツ
プ２３１で保持している信号UPQは演算器CUL
２の加減算方向を指示するものであり、UPQが
“１”のときはアツプカウント（Ｕ）を指示し、
“０”のときはダウンカウント(D)を指示する。信号は第１３図における比較器COM１
の出力用アンド回路２３４，２３５及び第１４図
における比較器COM２の出力用アンド回路２３
６，２３７に入力される。第１４図の各フリツプ
フロツプ２２４〜２２７の状態切換えが比較器
COM１，COM２によつて制御されるようになつ
ているため、これらのフリツプフロツプ２２４〜
２２７に“１”をセツトしたばかりのときは比較
出力を禁止するためである。 APQ信号は第１４図のアンド回路２４０，２
４４及び第１３図のアンド回路１７１，１８４，
１８５，１８６，１９４，２１７に与えられる。
アタツクピツチの場合は、このAPQ信号が入力
されたこれらのアンド回路によつて演算器CUL
１〜CUL４及び比較器COM１，COM２が制御
される。 APSET信号は第１３図のアンド回路１７６，
１８１，１８８に入力される。このAPSET信号
は演算器CUL２及びCUL３にアタツクピツチ初
期値をロードするためのものである。尚、第１４
図のオア回路６にはアンド回路２０５〜２１３の
出力がすべて入力されており、アタツクピツチあ
るいはデイレイビブラートあるいはスラーの処理
をしている間は常に“１”を出力する。このオア
回路６の出力信号ANYQが第１３図のアンド回
路１９０に入力されており、演算器CUL３にお
ける時間的に変化するデータENVの演算を可能
にしている。前述の通り、第７図のレジスタ１０８では、イ
ニシヤルセンシング信号ISの立下り直後の第25乃
至第32タイムスロツトの間でイニシヤルタツチ検
出データをロードする。このレジスタ１０８の５
ステージ目からアタツクピツチ初期値設定データ
APIがとり出され、第１２図のアンド回路２４８
に与えられる。信号１T5y８のタイミングでアン
ド回路２４８を可能にすることにより1.2セント
乃至19セントの重みの５ビツト（第７図１０８参
照）だけを選択する。このデータAPIを２段の遅
延フリツプフロツプ２４９で２タイムスロツト遅
延したものをアンド回路２５０に入力し、１タイ
ムスロツト遅延したものをアンド回路２５１に入
力し、遅延していないものをアンド回路２５２に
入力する。ROM２２（第２図）から与えられる
係数データAPSは２ビツトAPS₁，APS₂であり、
これを第17タイムスロツトに同期してラツチ回路
２５３にラツチする。ラツチ回路２５３の２ビツ
ト出力はその値“11”または“10”または“01”
をデコードする形式で各アンド回路２５０〜２５
２に与えられ、３通りの状態のデータAPIのいず
れかを選択する。こうして、データAPIが係数デ
ータAPS₁，APS₂に応じてシフトされ、オア回路
２５４を介してアタツクピツチ初期値データ
APiSが得られる。このデータAPiSは第１６図に
示すように例えば第１乃至第８タイムスロツトの
間では第１乃至第７タイムスロツトの間の７タイ
ムスロツトにおいて有効値があらわれる。前述の
通り、係数データAPS（APS₁，APS₂）は音色に
対応するものである。従つて、データAPIをAPS
によつてスケーリングすることによりアタツクピ
ツチコントロールのかかり具合が選択された音色
に応じて制御されることになる。もしアタツクピ
ツチを付与しない音色が選択された場合はAPS₁，
APS₂が“00”であり、アンド回路２５０，２５
１，２５２がすべて不能化され、初期値データ
APiSはオール“０”となり、アタツクピツチが
禁止される。初期値データAPiSは第１３図のアンド回路１
８８に与えられると共に、インバータ２５５で反
転されてアンド回路１８１及び１８５に入力され
る。アンド回路１８８はAPSET信号発生時に信
号９Ｔ１６（第５図）のタイミングでデータ
APiSを通過し、オア回路２０３及び加算器１６
８の入力Ｂを介してシフトレジスタ１６４にロー
ドする。従つて、第17タイムスロツトにおけるレ
ジスタ１６４の各ステージの重みは図のようにな
る。APSET信号が立下るのと入れ替わりに
信号が立上り、アンド回路１９０を介してレジス
タ１６４の初期値APiSがホールドされる。こう
して、エンベロープ瞬時値データENVとしてア
タツクピツチ初期値APiSが演算器CUL３（レジ
スタ１６４）にプリセツトされる。アンド回路１８１はAPSET信号発生時に信号
９Ｔ１６のタイミングで反転データを通過
し、オア回路２００を介して加算器１６７の入力
Ｂに与える。APSET信号発生時は、信号９ｙ３
２のタイミングでアンド回路１７６から“１”が
出力され、オア回路１９８を介して加算器１６７
の入力Ciに与えられる。信号９ｙ３２は、信号９
Ｔ１６のタイミングで選択される反転データ
APiSの最下位ビツトのタイミングを示しており、
加算器１６７では反転データに「１」を加
算して、初期値データAPiSの２の補数を求める
演算を行なう。こうして２の補数で表わされた負
の初期値データ「−APiS」が変調信号瞬時値
VALとして演算器CUL２（レジスタ１６３）に
プリセツトされる。演算器CUL４では、ROM２２（第２図）から
与えられるアタツクピツチエンベロープレートデ
ータAPERがアンド回路１９４に入力される。こ
のデータAPERは第17タイムスロツト乃至第16タ
イムスロツトのシリアル演算１サイクルに同期し
てシリアルに与えられるものとする。APQ信号
の発生中は、このデータAPERがアンド回路１９
４、オア回路２０４を介して加算器１６９の入力
Ａに繰返し与えられる。また、加算器１６９の出
力Ｓを16タイムスロツト遅延させたシフトレジス
タ１６５の出力ERDTが信号の発生中は常
にアンド回路１９６を介して加算器１６９の入力
Ｂに与えられる。従つて、データAPERが演算器
CUL４で繰返し加算される。16ビツトの演算器
CUL４のモジユロ数は2¹⁶であり、2¹⁶／APER回
の加算が行なわれる毎に最上位ビツトからキヤリ
イアウト信号が発生する。加算器１６９のキヤリ
イアウト出力C₀＋１はラツチ回路２５６に入力
される。ラツチ回路２５６は信号１７ｙ３２Ｓに
よつてラツチ制御される。最上位ビツトの演算タ
イミングは第16タイムスロツトであるため、最上
位ビツトのキヤリイアウト信号は１タイムスロツ
ト遅れの第１７タイムスロツトで出力C₀＋１か
ら出力される。従つて、第17タイムスロツトで発
生する信号１７ｙ３２Ｓによつてラツチ制御する
ことにより、ラツチ回路２５６では演算器CUL
４の最上位ビツトのキヤリイアウト信号が32タイ
ムスロツトの間保持される。尚、演算器CUL１〜CUL４のシリアル演算タ
イミングは第１７図ａのようになつている。各レ
ジスタ１６２〜１６５にストアされる16ビツトデ
ータの最下位ビツト（LSB）から最上位ビツト
（MSB）までのシリアル演算が第１乃至第16タイ
ムスロツトで順次行なわれる。次の第17乃至第32
タイムスロツトでは演算は行なわれず、演算結果
が循環保持される。信号９Ｔ１６のタイミングで
選択された前述の初期値「−APiS」、「APiS」
は、第１７図ｂに示すように第９乃至第16タイム
スロツトにおいて上位８ビツトの重みで各演算器
CUL２，CUL３にロードされたことになる。ラツチ回路２５６で32タイムスロツト幅に拡大
されたキヤリイアウト信号は演算器CUL３のア
ンド回路１８４，１８５，１８６に入力される。
これらのアンド回路１８４，１８５，１８６は
APQ信号及び信号によつて可能化されてい。
アンド回路１８５はインバータ２５５から与えら
れるアタツクピツチ初期値APiSの反転データ
APiSを信号１Ｔ８のタイミングで選択し、オア
回路２０２を介して加算器１６８の入力Ａに与え
る（第１７図ｃ参照）。アンド回路１８４は信号
１ｙ３２のタイミングでオア回路２０１を介して
加算器１６８の入力Ciに“１”を与える（第１７
図ｃ参照）。その結果、信号１Ｔ８のタイミング
で選択した反転データの最下位ビツト（第
１タイムスロツトのタイミング）に１が加算さ
れ、APiSの２の補数すなわち−APiSが求まる
（第１７図ｃ参照）。アンド回路１８６は信号９Ｔ
１６のタイミングでオア回路２０２を介して加算
器１６８の入力Ａに“１”を与える（第１７図
ｃ）。その結果、第１乃至第８タイムスロツトの
「−APiS」に対して第９乃至第16タイムスロツト
でオール“１”が追加され、APiSを８ビツト下
位にシフトした（2^-8倍した）微小値△APiSの２
の補数「−△APiS」が求まる。アンド回路１９０、オア回路２０３及び加算器
１６８の入力Ｂを介して循環するシフトレジスタ
１６４のデータENVに対して上記微小値「−△
APiS」が加算される（△APiSが減算される）。
この加算は演算器CUL４の最上位ビツトからキ
ヤリイアウト信号が１回発生する毎に１回の割合
いで実行される。当初、データENVとしてはア
タツクピツチ初期値APiSがプリセツトされる。
従つて、演算器CUL４のキヤリイアウト信号が
発生する毎にAPiSから△APiSを順次減算してい
つたものがデータENVの現在値である。△APiS
を１回減算する時間間隔は演算器CUL４でアキ
ユムレートするデータAPERの値に応じて定ま
る。前述の通り、演算器CUL４で2¹⁶／APER回
の加算が行なわれる毎にキヤリイアウト信号がラ
ツチ回路２５６にラツチされるので、演算器
CUL３で△APiSを１回減算する時間間隔は
「16μs／×2¹⁶／APER」である。例えば、データ
APERの値をHzで示せば、CUL４のモジユロ数
2¹⁶のHz表示が64（＝2¹⁶×1/1024）Hzであるため、
64（Hz）／APER（Hz）回の加算が行なわれる毎に演算器 CUL４からキヤリイアウト信号が発生し、△
APiSの計算周期は「16μs×64（Hz）／APER
（Hz）」と表わせる。以上のようにして、第１５図
ａのアタツクピツチ部分に示すように徐々に減少
するエンベロープデータENVが演算器CUL３で
求まる。一方、演算器CUL１のアンド回路１７１には
ROM２２（第２図）からアタツクピツチレート
データAPRが与えられており、APQ信号の発生
中はこのデータAPRが加算器１６６の入力Ａに
常に加えられる。前述のデータAPERと同様に、
このデータAPRも、第17乃至第16タイムスロツ
トのシリアル演算１サイクルに同期してシリアル
に与えられるものである。また、信号の発
生中は、加算器１６６の出力Ｓを16タイムスロツ
ト遅延したシフトレジスタ１６２の出力がアンド
回路１７４を介して加算器１６６の入力Ｂに常に
与えられる。従つて、データAPRが演算器CUL
１で16μs（32タイムスロツト）毎にアキユムレー
トされる。このアキユムレートによつて生じる最
上位ビツトのキヤリイアウト信号は信号１７ｙ３
２Ｓのタイミングでラツチ回路２５７にラツチさ
れ、32タイムスロツト幅に拡張される。演算器
CUL１の最上位ビツトからキヤリイアウト信号
が発生する時間間隔は前述と同様に「16μs×
2¹⁶／APR」である。APRをHz表示に置換えれ
ば、モジユロ数2¹⁶のHz表示が128（＝2¹⁶×1/512）
Hzのため「16μs×128（Hz）／APR（Hz）」と表わ
せる。ラツチ回路２５７の出力は演算器CUL２のア
ンド回路１７７〜１８０に与えられる。これらの
アンド回路１７７〜１８０は信号によつて
可能化される。アンド回路１７７〜１７９はダウ
ンカウント（減算）用であり、UPQ信号をイン
バータ２５８で反転した信号が与えられる。アン
ド回路１８０はアツプカウンント用であり、
UPQ信号が与えられる。前述の通り、初めは
USET信号によつてUPQ信号が“１”にセツト
されており、アンド回路１８０が動作可能となつ
ている。アンド回路１８０にはシフトレジスタ１
６４の９ステージ目の出力△ENVが与えられて
おり、これを信号１Ｔ８のタイミングで選択し、
オア回路１９９を介して加算器１６７の入力Ａに
与える。第１タイムスロツトのときレジスタ１６４の各
ステージの重みは図中に示すようになつているの
で、信号１Ｔ８によつて第１乃至第８タイムスロ
ツトの間でレジスタ１６４の第９ステージの出力
△ENVを選択することにより、データENVの８
ビツト目から15ビツト目までの重みのデータを７
ビツト下位にシフトしたものを選択することがで
きる。すなわち、第１乃至第８タイムスロツトの
間でアンド回路１８０で選択されるデータ△
ENVは演算器CUL３のエンベロープデータENV
を７ビツト下位にシフトした（2^-7倍した）微小
値である。このシフト状態を図に示すと第１７図
ｄのようになる。すなわち、演算器CUL３では
第８乃至第15タイムスロツトのタイミングでシリ
アル演算される重みをもつているデータENVの
上位８ビツト部分が、７タイムスロツト早く取り
出されることにより７ビツト下位の第１乃至第８
タイムスロツトの演算タイミングにシフトされて
微小値データ△ENVとなる。演算器CUL２のデータVALは、アンド回路１
８２、オア回路２００、加算器１６７の入力Ｂ及
びシフトレジスタ１６３を介して循環しており、
このデータVALに対して上記微小値△ENVが加
算される。この加算は演算器CUL１の最上位ビ
ツトからキヤリイアウト信号が１回発生する毎に
１回の割合いで行なわれる。当初、データVAL
としては負のアタツクピツチ初期値「−APiS」
がプリセツトされている。従つて、この「−
APiS」に対して△ENVが順次加算され、第１５
図ａのアタツクピツチ部分に示すようにデータ
VALの値が徐々に上昇する。△ENVを繰返し演
算する時間間隔は、演算器CUL１のキヤリイア
ウト信号の発生間隔「16μs×2¹⁶／APR」であ
り、レートデータAPRによつて定まる。データVALは信号１Ｔ１６のタイミングでア
ンド回路２１５を介して比較器COM１の入力Ａ
に与えられる。演算器CUL２でアツプカウント
を行なつているときは、UPQ信号の“１”によ
つてアンド回路２１６が可能化される。アンド回
路２１６は信号１Ｔ１６のタイミングでエンベロ
ープデータENVを選択し、オア回路２２１を介
して比較器COM１の入力Ｂに与える。アツプカ
ウント状態において、VALがENVよりも小さい
とき、すなわち変調信号瞬時値VALがエンベロ
ープ瞬時値ENVに向つて上昇中のとき、比較器
COM１では「Ａ＜Ｂ」が成立し、アンド回路２
３５に出力“１”が与えられ、アンド回路２３４
には出力“０”が与えられる。尚、アンド回路２
３４，２３５の他の入力に与えられる信号
は通常は“１”である。アンド回路２３４の出力
“０”はインバータ２５９で反転され、アンド回
路２３２に“１”が与えられる。アツプカウント
状態では遅延フリツプフロツプ２３１の出力は
“１”であり、この出力“１”がアンド回路２３
２、オア回路２３０を介してフリツプフロツプ２
３１でホールドされている。VALがENVに到達
し、比較器COM１で「Ａ＞Ｂ」が成立すると、
アンド回路２３４から“１”が出力され、インバ
ータ２５９の出力“０”によつてアンド回路２３
２が動作不能となる。これによりフリツプフロツ
プ２３１がリセツトされ、UPQ信号が“０”と
なり、演算器CUL２がダウンカウントモードと
なる。尚、比較器COM１（及び第１４図のCOM
２）は信号１７ｙ３２に同期して出力状態が切換
わるようになつている。ダウンカウントモードにおいては、UPQ信号
を反転したインバータ２５８の出力“１”によつ
てアンド回路１７７，１７８，１７９が動作可能
となる。これらのアンド回路１７７，１７８，１
７９は、演算器CUL２で利用する加数△ENVを
２の補数に変換する働きをする。データ△ENV
をインバータ２６０で反転したもの（△）
がアンド回路１７９に与えられ、信号1T8のタイ
ミングで加算器１６７の入力Ａに与えられる。信
号1T8は前述の通り、データENVを７ビツトシ
フトした微小値△ENVを得るために寄与する。
アンド回路１７７は信号1y32のタイミングで加
算器１６７の入力Ciに“１”を与え、反転データ
△ENVの最下位ビツトに１を加算するためのも
のである。アンド回路１７８は、信号9T16のタ
イミングで加算器１６７の入力Ａに８タイムスロ
ツト分の“１”を与えるためのものである。こう
して、第１乃至第16タイムスロツトにおいて微小
値△ENVの２の補数「−△ENV」が得られる
（第１７図ｅ参照）。ダウンカウントモードにおいては、演算器
CUL１の最上位ビツトのキヤリイアウト信号が
発生する毎に、演算器CUL２においてデータ
VALに「−△ENV」を加算することにより、事
実上、VALから△ENVを減算する。従つて、第
１５図ａに示すように、データVALはエンベロ
ープデータENVに対応する頂点に達した後、上
昇時と同じレートで徐々に下降する。ダウンカウントモードでは、アンド回路２１６
が動作不能となり、アンド回路２１７，２１８，
２１９が動作可能となる。アタツクピツチの場合
は、アンド２１７，２１８，２１９のうち２１７
だけがAPQ信号によつて可能化される。演算器
CUL３のレジスタ１６４から出力されるエンベ
ロープデータENVが信号1T16のタイミングでア
ンド回路２１７を通過し、オア回路２２０を介し
て補数回路２６１に与えられる。変調信号瞬時値
VALが下降しているときは負の領域でこのVAL
が折返すので、エンベロープデータENVを負の
値に変換するためにこの補数回路２６１が設けら
れている。補数回路２６１は、信号1T16のタイ
ミング（第１乃至第16タイムスロツト）で送り込
まれるエンベロープデータENVの２の補数を求
め、これをオア回路２２１を介して比較器COM
１の入力Ｂに与える。データVALの下降中は、
「VAL＞−ENV」であるため比較器COM１の
「Ａ＜Ｂ」は成立せず、ダウンカウントモードが
保持される。データVALがデータENVの負の値
（−ENV）に到達すると、比較器COM１では
「Ａ＜Ｂ」が成立し、アンド回路２３５に“１”
が与えられる。このアンド回路２３５の出力
“１”はアンド回路２３３に与えられる。ダウン
カウントモードのときは、遅延フリツプフロツプ
２３１の出力“０”を反転したインバータ２６２
の出力“１”によつてアンド回路２３３が可能化
されている。従つて、比較器COM１で「Ａ＜Ｂ」
が成立したときアンド回路２３３から“１”が出
力され、フリツプフロツプ２３１にロードされ
る。また、比較器COM１の「Ａ＞Ｂ」出力は
“０”となり、インバータ２５９からアンド回路
２３２に“１”が与えられる。従つて、フリツプ
フロツプ２３１の出力“１”はアンド回路２３２
を介して自己保持される。こうして、UPQ信号
が“１”となり、演算器CUL２はアツプカウン
トモードに切換わる。以上のようにして、データVALはデータENV
によつて示されたエンベロープの範囲内で上昇と
下降を繰返し、第１５図ａのアタツクピツチ部分
に示すように徐々に減衰する変調信号（VAL）
が得られる。一方、演算器CUL３のエンベロープデータ
ENVは第１４図のアンド回路２３８及び２４０
に供給される。比較器COM２の制御用アンド回
路のうち２４０と２４４にAPQ信号が与えられ
ており、データENVはアンド回路２４０及びオ
ア回路２４６を介して入力Ａに与えられる。アン
ド回路２４４の他の入力にはタイミング信号
8y32が与えられており、第８タイムスロツト毎
に比較器COM２の入力Ｂに“１”が与えられる。
第１３図に示すレジスタ１６４の重み表示から明
らかなように、エンベロープデータENVにおけ
る第８タイムスロツトの重みは0.6セントである。
従つて、第８タイムスロツトに対応して“１”を
入力することは、比較器COM２の入力Ｂに0.6セ
ントを示すデータを入力することを意味する。従
つて、比較器COM２ではエンベロープの現在の
セント値を示すデータENV（入力Ａ）と0.6セン
ト（入力Ｂ）とを比較する。尚、当初にレジスタ
１６４（第１３図）にロードされるデータAPiS
の最下位ビツトの重みが1.2セントであるため、
0.6セントとはこの回路では事実上の０セントを
意味する。データENVがまだ0.6セントに達していないと
きは、比較器COM２では「Ａ＞Ｂ」が成立し
「Ａ≦Ｂ」の出力は“０”である。この出力“０”
がアンド回路２３７からインバータ２６３に与え
られ、インバータ２６３の出力“１”によつてア
ンド回路２１０が可能化され、APQ信号がホー
ルドされている。データENVが0.6セント以下（すなわち０セン
ト）になると、比較器COM２で「Ａ≦Ｂ」が成
立し、アンド回路２３７の出力が“１”となる。
これは、アタツクピツチのための深さ設定用エン
ベロープが０セントになつたこと、すなわちアタ
ツクピツチが終了したこと、を意味する。アンド
回路２３７の出力“１”によりインバータ２６３
の出力が“０”となり、アンド回路２１０が動作
不能となる。従つて、APQ信号が“０”となり、
アタツクピツチコントロールが終了する。尚、デ
ータENVは初期値APiSを８ビツト下位シフトし
た値△APiSをこの初期値APiSから順次減算した
ものであるので、2⁸回減算したとき丁度０とな
る。 (2) デイレイビブラートアンド回路２３７の出力はアンド回路２０８に
も与えられる。アンド回路２０８は、フリツプフ
ロツプ２２５の出力（APQ）によつてアタツク
ピツチ制御中可能化されており、アタツクピツチ
終了時に前記アンド回路２３７の出力が“１”と
なつたとき条件が成立して“１”を出力する。こ
のアンド回路２０８の出力“１”はオア回路３，
６，７に入力される。オア回路３の出力“１”に
よつてフリツプフロツプ２２６に“１”がロード
される。このフリツプフロツプ２２６の“１”は
アンド回路２０７、オア回路３を介してホールド
される。このフリツプフロツプ２２６の状態を
DELQなる符号で示す。オア回路３の出力が
DELQ信号である。DELQ信号が“１”のときデ
イレイビブラート開始時間のカウントを行なう。
このDELQ信号を第１５図ａに対応したタイムス
ケールで第１５図ｂに示す。アンド回路２０８の出力がオア回路７に与えら
れているので、前述のAPQ信号の立上りのとき
と同様に（第１６図参照）、DELQ信号の立上り
の32タイムスロツトにおいて信号が“０”
となり、その次の32タイムスロツトにおいて
SETD信号が“０”となる。尚、アフタータツチビブラート選択スイツチ
KVBS及びノーマルビブラート選択スイツチ
NVBSの出力がオア回路２６４を介してラツチ
回路２６５にラツチされ、その出力をインバータ
２６６で反転した信号＋がデイレイビブラー
ト用のアンド回路２０５〜２０９に与えられる。
従つて、アフタータツチビブラートあるいはノー
マルビブラートが選択されている場合は信号＋
Ｎが“０”となり、アンド回路２０５〜２０９が
すべて不能化され、デイレイビブラートが禁止さ
れる。また、後述のスラー制御が終了したときアンド
回路２０９の条件が成立し、前述のアンド回路２
０８の条件が成立したときと全く同様にDELQ信
号がセツトされる。すなわち、アタツクピツチ終
了時及びスラー終了時にDELQ信号がセツトされ
る。 DELQ信号は第１３図の演算器CUL４のアン
ド回路１９３に入力される。このCUL４のレジ
スタ１６５の古いデータは信号の“０”に
よつて予じめクリアされる。DELQ信号の発生中
は演算器CUL４はタイマとして機能する。すな
わち、レジスタ１６５の各ステージの重みは下側
に示すように512ms、256ms等の時間に対応して
いる。アンド回路193の他の入力には信号1y32が
与えられており、この信号1y32にもとづき第１
タイムスロツトにおいて繰返し（16μs毎に）１が
加算される。従つて、第１タイムスロツトあるい
は第17タイムスロツトにおいてレジスタ１６５の
第16ステージから出力されるデータの重みが16μs
であり、また第10ステージに来ているデータの重
みが約1ms（詳しくは1024μs）である。こうして、
DELQ信号の立上り時点からの時間経過に対応し
て演算器CUL４の内容ERDTが逐次増加する。
この演算器CUL４のカウントデータERDTは第
１４図のアンド回路２３９に入力される。アンド
回路２３９は、DELQ信号発生中の信号1T16の
タイミングでデータERDTを選択し、比較器
COM２の入力Ａに与える。一方、第７図のレジスタ１０４の第８ステージ
から取り出されるデイレイビブラート開始時間デ
ータDELは、第１２図，第１３図を経由して第
１４図のアンド回路２４３に与えられる。アンド
回路２４３は、DELQ信号発生中の信号9T16の
タイミングでデータDELを選択し、比較器COM
２の入力Ｂに与える。８ビツトのデータDELが
16タイムスロツトの演算タイミングのうち上位の
重みの第９乃至16タイムスロツトで選択されるこ
とにより、これらのデータDELは第７図のレジ
スタ１０４に示したような大きな重みをもつこと
になる。データERDTの値がデータDELよりも
小さいときは、比較器COM２で「Ａ＜Ｂ」が成
立し、「Ａ≧Ｂ」の出力は“０”であり、アンド
回路２３６からインバータ２６７に“０”が与え
られ、インバータ２６７の出力“１”がアンド回
路２０７に与えられる。従つてフリツプフロツプ
２２６のDELQ信号がアンド回路２０７を介して
ホールドされる。データDELによつて設定された開始時間が到
来すると、ERDT≧DELとなり、比較器COM２
の「Ａ≧Ｂ」が成立し、アンド回路２３６から
“１”が出力される。インバータ２６７の出力は
“０”となり、アンド回路２０７が動作不能にさ
れ、DELQ信号が立下る。こうして、デイレイビ
ブラート開始までの時間待ちが終了する。アンド回路２３６の出力はアンド回路２０６に
与えられる。アンド回路２０６はフリツプフロツ
プ２２６の出力（DELQ）によつて上記時間待ち
の間可能化されており、上記時間待ち終了時に前
記アンド回路２３６の出力“１”に対応して
“１”を出力する。このアンド回路２０６の出力
はオア回路１，２，６，７に入力される。オア回
路２の出力にもとづきフリツプフロツプ２２７に
“１”がロードされる。このフリツプフロツプ２
２７の“１”はアンド回路２０５、オア回路２を
介してホールドされる。このフリツプフロツプ２
２７の状態をDVBQなる符号で示す。オア回路
２の出力がDVBQ信号である。DVBQ信号が
“１”のときデイレイビブラート用の変調信号を
形成する。このDVBQ信号を第１５図ａに対応
するタイムスケールで第１５図ｂに示す。アンド回路２０６の出力がオア回路１及び７に
加えられているので、前述のAPQ信号の立上り
のときと同様に（第１６図参照）、DVBQ信号の
立上りの32タイムスロツトにおいて信号が
“０”となり、その次の32タイムスロツトにおい
て信号が“０”となり、かつUSET信号が
“１”となる。USET信号の“１”により、第１
３図のフリツプフロツプ２３１（UPQ信号）が
“１”にセツトされる。従つて、演算器CUL２は
初めはアツプカウントモードに設定される。ま
た、信号“０”により第１３図の各演算器
CUL１〜CUL４がクリアされる。デイレイビブラートにおける変調信号データ
VALの形成手順はアタツクピツチの場合とほぼ
同様に行なわれる。そこにおいて演算に使用され
るデータがアタツクピツチの場合と異なる。エンベロープデータ（ENV）計算のための計
算時間間隔を設定する演算器CUL４では、アン
ド回路１９２に与えられるデイレイビブラートエ
ンベロープレートデータDVER′をアキユムレー
トする。このデータDVER′は第７図のレジスタ
１０４の第１ステージから出力されるデータ
DVERにもとづき第１２図の回路で形成される。第１２図において、データDVERはインバー
タ２６８で反転され、ラツチ回路２６９及びアン
ド回路２７０に入力される。アンド回路２７０の
出力及び信号9y32がオア回路２７１で合成され
て、データDVER′が得られる。これらの回路２
６８〜２７１は、データDVERに対して逆特性
のデータDVER′を作るためのものである。この
実施例では１個のデイレイビブラート用ボリユー
ムＶ４（第６図）によつてデイレイビブラート開
始時間（DEL）とデイレイビブラートエンベロ
ープレート（DVER）の両方を設定するように
している。そのため、ボリユームＶ４の設定値を
そのまま用いると、開始時間（DEL）が長くな
るほどエンベロープの傾きが急になりデイレイビ
ブラートの期間が短くなつてしまう。これは自然
なデイレイビブラートに反する。そのため、デイ
レイビブラート開始時間データDELはボリユー
ムＶ４の設定値をそのまま用いるが、エンベロー
プレートデータDVER′はボリユームＶ４の設定
値（DVER）を逆特性で変換したものを用い、
開始時間（DEL）が長くなるほどエンベロープ
の傾きを緩やかにしてデイレイビブラート期間が
長くなるようにするのである。データDVERは第７図のレジスタ１０４の第
１ステージから取り出されるため、第１タイムス
ロツト乃至第８タイムスロツトにおけるこのデー
タDVERの重みは第１８図のようになる。すな
わち、第１タイムスロツトで最上位ビツト（1/4
Hzの重み）があらわれ、第２乃至第８タイムスロ
ツトで最下位ビツト（1/512）から７ビツト目
（1/8）までがあらわれる。第１８図の重み表示は
第７図のレジスタ１０４の下側の重み表示に対応
している。第１２図において、ラツチ回路２６９
は信号1y32Sによつてラツチ制御されるものであ
り、第１タイムスロツトであらわれるデータ
DVERの最上位ビツトMSB（1/4Hzの重み）の反
転信号をラツチする。このラツチ回路２６９の出
力はアンド回路２７０に与えられる。アンド回路
２７０は、ラツチ回路２６９に“１”がラツチさ
れているときつまりデータDVERの最上位ビツ
トが“０”のとき可能化され、信号2T8のタイミ
ングでデータDVERの反転データのうち
最下位ビツト（1/512Hzの重み）から７ビツト目
（1/8Hzの重み）までのデータを選択する（第１８
図参照）。アンド回路２７０で選択されたデータ
はオア回路２７１を介して出力される。オア回路
２７１では、アンド回路２７０で選択されたデー
タの次に（上位に）第９タイムスロツトにおいて
信号9y32にもとづき“１”を追加する（第１８
図参図）。こうして、第２乃至第９タイムスロツ
トの間で最下位ビツトから最上位ビツトまでの順
で並んだデータDVER′が得られる。ラツチ回路２６９に“０”がラツチされている
ときつまりデータDVERの最上位ビツトが“１”
のときはアンド回路２７０が動作不能となり、第
２乃至第８タイムスロツトにおけるデータ
DVER′はオール“０”となる。この場合、信号
9y32のタイミングで“１”が与えられるだけで
あるので、データDVERが如何なる値であろう
と、データDVER′は常に“10000000”である
（第１８図参照）。データDVER（DEL）の変化に対応するデータ
DVER，DVER′の状態を上位３ビツトにつき次
表に示す。

【表】上記表から明らかなように、データDVERの
最上位ビツトが“０”のときはデータDVER′は
DVERの逆特性を示すが、最上位ビツトが“１”
のときは（つまりある程度以上大きくなると）デ
ータDVER′は一定値（最小値）を保持する。第
２表の値の欄にはDVER′の値が例示されている。
DVER′がオール“１”のときはデイレイビブラ
ートのエンベロープレートが約1/2Hzであり、
DVER′が“10000000”のときは1/4Hzである。つ
まり、デイレイビブラートのエンベロープレート
は約1/2Hzから1/4Hzの範囲で制御可能（設定可
能）である。約1/2Hzのエンベロープレートによ
るデイレイビブラート期間は約0.5秒であり、1/4
Hzのエンベロープレートによるデイレイビブラー
ト期間は１秒である。以上の制御によつて、ボリユームＶ４の設定値
とデイレイビブラート開始時間データDEL及び
デイレイビブラートエンベロープレートデータ
DVER′との関係、並びにボリユームＶ４の設定
値とデータDELにもとづく実際の開始時間及び
データDVER′にもとづく実際のデイレイビブラ
ート期間との関係は、第１９図のようになる。横
軸がボリユームＶ４の設定値、左たて軸データ
DEL，DVER′の値、右たて軸が時間長、を示す。
「DEL」のカーブはボリユームＶ４の設定値対デ
ータDELの関係を示し、「DELの時間」のカーブ
はボリユームＶ４の設定値対データDELにもと
づく実際の開始時間の関係を示し、両カーブは同
特性である。「DVER′」のカーブはボリユームＶ
４の設定値対データDVER′の値の関係を示し、
「DVER′の時間」のカーブはボリユームＶ４の設
定値対データDVER′にもとづく実際のデイレイ
ビブラート期間の関係を示す。第７図のレジスタ１０２の第６ステージから出
力されたビブラート深さデータVBDは第１２図
のアンド回路２７２に加わり、信号1T6y8（第５
図参照）のタイミングで該アンド回路２７２で選
択され、ライン２７３を介して第１３図のアンド
回路１８７に加わる。アンド回路２７２は、この
データVBDの有効値である1.2セントから38セン
トまでの重みの６ビツトデータ（第７図のレジス
タ１０２参照）だけを選択し、不要の２ビツトを
阻止するためのものである。第１３図のアンド回
路１８７はDVBQ信号及び信号によつて可
能化されており、演算器CUL４のキヤリイアウ
ト信号がラツチ回路２５６にラツチされたとき、
信号1T8のタイミングでデータVBDを選択し、
加算器１６８のＡ入力に与える。データVBDは、
下位の演算タイミングである第１乃至第８タイム
スロツトで選択されて、演算に利用されるので、
演算器CUL３では事実上下位６ビツトの重みに
対応する微小値△VBDを加算することになる。
すなわち、第７図のレジスタ１０２におけるデー
タVBDの重み表示（1.2セント乃至38セント）に
比較して８ビツト下位にシフトした（2^-8倍した）
微小値△VBDとして演算器CUL３で利用され
る。このデータ△VBDは演算器CUL４の最上位
ビツトからキヤリイアウト信号が発生する毎に演
算器CUL３で繰返し加算される。前述の通り、演算器CUL４の加算器１６９に
はアンド回路１９２を介してデータDVER′が第
２乃至第９タイムスロツトにおいて与えられる。
従つて、演算器CUL４では1/4Hzから1/512Hzま
での重みに対応する８ビツトのデータDVER′を
32タイムスロツト（16μs）毎にアキユムレートす
る。因みに、この演算器CUL４の最上位ビツト
はレジスタ１６５の上側の重み表示から明らかな
ように32Hzの重みをもつ。この演算器CUL４の
キヤリイアウト信号にもとづき、演算器CUL３
ではデータ△VBDをデータDVER′すなわち
DVERに対応する周期でアキユムレートする。
こうして、第１５図ａのデイレイビブラートの部
分に示すように、エンベロープデータENVが
徐々に増加する。第７図のレジスタ１０１の第４ステージから導
き出されたビブラートレートデータVBRは第１
２図のアンド回路２７４に与えられる。アンド回
路２７４は信号5T12（第１５図参照）にもとづき
第５乃至第12タイムスロツトの間でデータVBR
を選択し、ライン２７５を介して第１３図のアン
ド回路１７２に与える。第７図のレジスタ１０１
内の重み表示は第１タイムスロツトのときのもの
であり、第５タイムスロツトでは最下位の「1/24
Hz」の重みのデータが第４ステージから出力され
る。従つて、ライン２７５には、第５乃至第12タ
イムスロツトにおいて、最下位ビツトから順に並
んだ８ビツトのデータVBRが与えられる。アンド回路１７２はDVBQ信号によつてデイ
レイビブラート中可能化されており、データ
VBRは該回路１７２、オア回路１９７を介して
加算器１６６の入力Ａに与えられる。第５タイム
スロツトのときに加算器１６６からシフトレジス
タ１６２に与えられた重み「1/24Hz」のビツトは
第17（及び第１）タイムスロツトには該レジスタ
１６２の第12ステージまでシフトされる。従つて
ビブラートレートデータVBRをアキユムレート
するときのシフトレジスタ１６２内のデータの重
みは各ステージブロツク内の下側に示すようにな
る。演算器CUL１ではデータVBRを32タイムス
ロツト（16μs）毎にアキユムレートし、最上位ビ
ツトのキヤリイアウト信号をラツチ回路２５７に
ラツチする。データVBRをHz表示で示せば、演
算器CUL１の最上位ビツトからキヤリイアウト
信号が発生する周期は、「16μs×512／３（Hz）× １／VBR（Hz）」と表わせる。512／３（＝2¹⁶×１／384
） HzはCUL１のモジユロ数2¹⁶に対応するHz表示で
ある。ラツチ回路２５７に“１”がラツチされると、
アタツクピツチの場合と同様にアンド回路１７７
〜１８０が可能化される。アツプカウントモード
のときはアンド回路１８０を介してデータ△
ENVを選択し、演算器CUL２の内容VALに該デ
ータ△ENVを加算する。デイレイビブラートの
場合、初めはアツプカウントモードに設定されて
おり、かつ演算器CUL２の内容（VAL）はリセ
ツトされているので、データVALは０セントか
ら正方向に向つて上昇する。このデータVALの
１回の変化幅はエンベロープデータENVを７ビ
ツトシフトしたデータ△ENVであり、変化の時
間間隔すなわちデータ△ENVを演算器CUL２で
繰返し加算する周期はビブラートレートデータ
VBRに対応している。データVALの上昇中に演算器CUL２をアツプ
カウントモードからダウンカウントモードに切換
える制御は、アタツクピツチの場合と同様に行な
われる。すなわち、アンド回路２１５及び２１６
を介して比較器COM１の入力Ａ及びＢにデータ
VALとENVを夫々入力し、「Ａ＞Ｂ」が成立し
たときすなわちVALがENVに到達したとき、フ
リツプフロツプ２３１のUPQ信号をリセツトす
る。 UPQ信号が“０”となると、演算器CUL２の
アンド回路１７７，１７８，１７９が可能とな
り、アタツクピツチの場合と同様に、演算器
CUL１のキヤリイアウト信号がラツチ回路２５
７にラツチされる毎に「△ENV」を減算する
（△ENVの２の補数を加算する）。これに伴ない、
データVALが徐々に下降する。下降時のデータ
VALの変化幅及び時間間隔は上昇時と同様、△
ENV及びVBRによつて定まる。デイレイビブラートのダウンカウントモードに
おいては、DVBQ信号とインバータ２５８の出
力によつてアンド回路２１８が可能化される。こ
のアンド回路２１８にはシフトレジスタ１６４の
第15ステージの出力1/2ENVが与えられており、
信号1T16のタイミングで該データ1/2ENVを選
択する。このデータ1/2ENVは同じ信号1T16の
タイミング（第１〜第16タイムスロツト）でレジ
スタ１６４の第16ステージから出力されるエンベ
ロープデータENVの1/2の値である。こうして、
低域側（負のセント値）のエンベロープデータ
（すなわちビブラート深さ）として高域側（正）
のデータENVの1/2のデータ1/2ENVが用いられ
る。その結果、第１５図ａのデイレイビブラート
部分に示すように高域側のビブラート深さと低域
側のビブラート深さを非対称（２対１）とするこ
とができる。アンド回路２１８で選択されたデータ1/2ENV
は補数回路２６１で２の補数に変換され、負の値
となる。比較器COM１では下降中のデータVAL
（Ａ入力）とデータ「−1/2ENV」（Ｂ入力）とを
比較し、「Ａ＜Ｂ」が成立しときフリツプフロツ
プ２３１の状態UPQをアツプカウントモードに
切換える。以上のようにして、データVALはデータENV
及び「−1/2ENV」によつて示されたエンベロー
プの範囲内で上昇と下降を繰返し、第１５図ａの
デイレイビブラート部分に示すように徐々に深さ
が増す変調信号（VAL）が得られる。一方、第１４図の比較器COM２の入力Ａには
DVBQ信号によつて可能化されたアンド回路２
３８を介して信号1T16のタイミングでエンベロ
ープデータENVが与えられる。また、入力Ｂに
はDVBQ信号によつて可能化されたアンド回路
２４２を介して信号9T16のタイミングでライン
２７３（第１２図、第１３図）のビブラート深さ
データVBDが与えられる。この場合、比較器
COM２ではデータENVとVBDとが同じ重みで
比較される。前述の通り、データENVはデータ
VBDを８ビツト下位シフトした値△VBDを繰返
し加算したものであるので、2⁸回加算したとき
ENVはVBDに一致する。データENVがデータVBDの値にまだ到達して
いないときは、比較器COM２で「Ａ＜Ｂ」が成
立し、「Ａ≧Ｂ」の出力は“０”である。この出
力“０”がアンド回路２３６からインバータ２６
７に与えられ、インバータ２６７の出力“１”に
よつてアンド回路２０５が可能化され、DVBQ
信号がホールドされる。データENVがデータVBDの値に一致すると、
比較器COM２の「Ａ≧Ｂ」が成立し、アンド回
路２３６の出力が“１”となる。これによりイン
バータ２６７の出力が“０”となり、DVBQ信
号がリセツトされる。こうして、デイレイビブラ
ートが終了する。デイレイビブラートの終了後は自動的にノーマ
ルビブラートに移行する。 (3) ノーマルビブラートノーマルビブラートの始まり方には２通りあ
り、１つはデイレイビブラート終了後自動的に移
行する場合と、もう１つはスイツチNVBS（第１
４図）によつて積極的にノーマルビブラートを選
択し、デイレイビブラートを行なわずにノーマル
ビブラートのみを行なう場合である。ノーマルビブラート及び後述のアフタータツチ
ビブラートは、第１４図のアンド回路２０５〜２
１３の全出力を入力したオア回路６の出力信号
ANYQが“０”のとき実行される。このANYQ
信号は第１３図のアンド回路１９０に加わると共
にインバータ２７６で反転され、信号と
してアンド回路１７３，１８９，２１９に入力さ
れる。第１４図において、デイレイビブラート終了時
は、前述の通り、アンド回路２３６から“１”が
出力されるが、この出力はDVBQ信号をリセツ
トするためにのみ作用する。従つて、DVBQ信
号が“０”に立下ると同時にANYQ信号が“０”
となり、第１５図ｂに示すように信号が
立上る。従つて、デイレイビブラート終了後に自
動的にノーマルビブラートに移行する。スイツチ
NVBS（またはKVBS）によつて積極的にノーマ
ルビブラート（またはアフタータツチビブラー
ト）が選択されている場合は、＋信号の
“０”によつてデイレイビブラート関係のアンド
回路２０５〜２０９が常時動作不能にされる。そ
のため、アタツクピツチ（またはスラー）終了時
にアンド回路２０８（または２０９）が動作せ
ず、APQ信号（または後述のSLQ信号）の立下
りと同時に信号が立上る。従つて、その
場合はアタツクピツチ（スラー）終了後に直ちに
ノーマルビブラートに移行する。アタツクピツチ
あるいはスラーも行なわない場合は常にANYQ
信号が“０”、信号が“１”であり、初め
からノーマルビブラートが行なわれる。ノーマルビブラート（及びアフタータツチビブ
ラート）は第１３図の演算器CUL１，CUL２，
CUL３を使用して処理される。信号が立
上るとき信号は“０”にならないので、演
算器CUL１及びCUL２はクリアされず、変調信
号瞬時値データVALはそれまでの値を保持する。
また、USET信号も発生されないので、フリツプ
フロツプ２３１の状態UPQはそれまでの状態を
維持する。従つて、デイレイビブラートからノー
マルビブラートに移行する場合、デイレイビブラ
ートのときの変調信号が滑らかにノーマルビブラ
ートに移行する。演算器CUL１では、信号によつて可能
化されたアンド回路１７３を介してライン２７５
のビブラートレートデータVBRを加算器１６６
に受入れ、デイレイビブラートのときに同様に、
該データVBRを３２タイムスロツト（16μs）毎
にアキユムレートする。演算器CUL２では、
SET信号によつてアンド回路１７７〜１８０が
可能化され、デイレイビブラートのときと全く同
様に、演算器CUL１の最上位ビツトからキヤリ
イアウト信号が発生する毎に、演算器CUL３か
ら与えられるデータ△ENVを加算または減算す
る。演算器CUL３では、ANYQ信号の“０”によ
りアンド回路１９０が動作不能とされ、レジスタ
１６４のデータENVの循環が禁止される。他方、
ANYQ信号によつて可能化されたアンド回路１
８９を介してオア回路２７７から与えられる一定
のビブラート深さデータが選択され、このデータ
が加算器１６８を通過してレジスタ１６４に常に
入力される。第１４図のアフタータツチビブラー
ト選択スイツチKVBSの出力がラツチ回路２６
５に周期的にラツチされ、その出力信号KVBSS
が第１３図のアンド回路２７８に加わると共にイ
ンバータ２８０で反転されてアンド回路２７９に
加わる。アフタータツチビブラートが選択されて
いないとき、すなわちノーマルビブラートのと
き、信号KVBSSは常時“０”であり、アンド回
路２７８が動作不能、２７９が可能となる。アン
ド回路２７９は、ライン２７３のビブラート深さ
データVBDを信号9T16y16（第５図参照）のタイ
ミングで選択し、オア回路２７７を介してアンド
回路１８９に与える。第１２図のアンド回路２７２ではレジスタ１０
２（第７図）からのビブラート深さデータVBD
の有効ビツト（1.2セントの重みから38セントの
重みまでの６ビツト）を第１乃至第６及び第９乃
至第14及び第17乃至第22及び第25乃至第30タイム
スロツトの各区間で繰返し選択してライン２７３
に与える。第１３図のアンド回路２７９ではこの
ライン２７３のデータVBDを第９乃至第16及び
第25乃至32タイムスロツトの各区間（すなわち第
１７図ａに示す16タイムスロツト同期の演算タイ
ミングのうち上位８ビツトのタイムスロツト）で
選択する。従つて、第７図のレジスタ１０２のデ
ータVBDがその重みの通りのタイミングで演算
器CUL３内のシフトレジスタ１６４に繰返しロ
ードされる。その結果、演算器CUL３のエンベ
ロープデータENVは事実上一定の深さデータ
VBDを保持しているのと同じ状態になる。従つ
て、演算器CUL３から演算器CUL２に与えられ
るデータ△ENVは、深さデータVBDを７ビツト
下位にシフトした（2^-7倍した）データ△VBDで
ある。以上のように、ノーマルビブラートにおいては
エンベロープデータENVは常に一定のVBDであ
り、従つてデータVALの１計算時間間隔当りの
変化量△ENVは△VBDであり、第１５図ａのノ
ーマルビブラート部分に示すように一定の深さの
変調信号（VAL）が得られる。尚、低域側のエ
ンベロープデータはデイレイビブラートのときと
同様、データ1/2ENVすなわち1/2VBDであり、
高域側と低域側の深さが非対称形となる。すなわ
ち、信号によつてアンド回路２１９が可
能化され、レジスタ１６４の第15ステージの出力
１／２ENVがダウンカウントモード時の信号１Ｔ１
６の期間で選択され、補数回路２６１を介して比
較器COM１に与えられる。従つて、データVAL
が上昇しているときはVALが深さデータVBD
（すなわちENV）に到達した段階で下方向に（ダ
ウンカウントモードに）折返し、VALが下降中
はVALが−1/2ENVに到達した段階で上方向に
（アツプカウントモードに）折返す。 (4) アフタータツチビブラートアフタータツチビブラートは上述のノーマルビ
ブラートとほぼ同様に処理される。異なる点は、
エンベロープデータENVとして一定の深さデー
タVBDのみならずアフタータツチビブラート深
さデータKVBDも加味される点である。第７図
において、データKVBDはデータVBDと同様に
レジスタ１０３の第６ステージから取り出され
る。このデータKVBDは第１２図のアンド回路
２８１に与えられ、信号1T6y8のタイミングで有
効ビツト（1.2セントの重みから38セントの重み
までの６ビツト）が選択されて加算器２８２の入
力Ｂに与えられる。加算器２８２の入力Ａにはア
ンド回路２７２からデータVBDが与えられ、１
タイムスロツト遅れのキヤリイアウト出力C₀＋
１は入力Ciに与えられるようになつている。従つ
て、この加算器２８２で、ビブラート深さデータ
VBDとアフタータツチビブラート深さデータ
KVBDとがシリアルに加算される。その加算出
力「VBD＋KVBD」は第１３図のアンド回路２
７８に与えられる。前述の通り、アフタータツチビブラートが選択
されている場合は信号KVBSSが“１”であり、
アンド回路２７８が可能化され、279が動作不能
にされる。アフタータツチを加味した深さデータ
「VBD＋VBD」が信号9T16y16のタイミング
（上位８ビツトの重みの演算タイミング）でアン
ド回路２７８で選択され、オア回路２７７，アン
ド回路１８９，加算器１６８を介してシフトレジ
スタ１６４に繰返しロードされる。こうして、エ
ンベロープデータENVは一定のビブラート深さ
データVBDにアフタータツチビブラート深さデ
ータKVBDを加算した値となり、鍵タツチに応
じてビブラート深さが制御されることになる。 (5) アタツクピツチ及びビブラートの補足説明前
述の通り、アタツクピツチにおける時間的に変化
するエンベロープデータENVは、初期値APiSを
８ビツト下位にシフトした値△APiSをこの初期
値APiSから順次減算したものである。従つて、
初期値APiSがいかなる値であろうとも、演算器
CUL３で△APiSを2⁸＝256回減算すると、データ
ENVの値は丁度０になる。従つて、エンベロー
プデータENVが初期値APiSから０になるまでの
時間すなわちアタツクピツチがかかる時間は、初
期値APiSに無関係であり、演算器CUL４の最上
位ビツトキヤリイアウト信号の同期すなわちアタ
ツクピツチエンベロープレートデータAPERによ
つて決定される。換言すれば、データAPERが一
定（選択された音色に対応した所定値）であれ
ば、イニシヤルタツチに無関係に、一定時間の間
アタツクピツチがかかる。そして、アタツクピツ
チの深さ（初期値）がイニシヤルタツチに応じて
制御され、かつ選択された音色に応じてアタツク
ピツチのかかり具合（深さ）が更に制御される。
自然楽器における発音開始時の周波数変動でも同
様の現象が見られるので、上述のような態様のア
タツクピツチコントロールによつて自然楽器に近
い効果をあげることができる。データAPERが同
一のときの、異なる３つの初期値APiS１，APis
２，APiS３に夫々対応するエンベロープデータ
ENVの状態を模式的に第２０図ａに示す。デイレイビブラートにおけるエンベロープデー
タENVの変化に関しても上述と同様のことがい
える。この場合、到達目標値はビブラート深さデ
ータVBDであり、この目標値VBDを８ビツト下
位にシフトした値△VBDを順次加算したものが
データENVである。従つて、目標値VBDがいか
なる値であろうとも、演算器CUL３で△VBDを
2⁸＝256回加算すると、データENVは目標値
VBDに到達する。従つて、デイレイビブラート
がかかる時間は、目標値VBDの大きさに無関係
であり、演算器CUL４の最上位ビツトキヤリイ
アウト信号の周期すなわちデイレイビブラートエ
ンベロープレートデータDVER（DVER′）によつ
て決定される。データDVERが同一のときの、
異なる３つの目標値VBD１、VBD２、VBD３
に夫々対応するエンベロープデータENVの状を
模式的に第２０図ｂに示す。従つて、デイレイビ
ブラート時間を一定に保つための特別の演算調整
をビブラート深さの変化に応じて行なう必要がな
く、ボリユームＶ４（第６図）によつて設定した
通りのデイレイビブラート時間が常に実現され、
制御の容易化が図れる。ノーマルビブラート（及びこれに限らずアフタ
ータツチビブラート、デイレイビブラート、アタ
ツクピツチも同様）における変調信号形成には次
のような特徴がある。第１には、変調信号
（VAL）の周波数を可変設定するために電圧制御
型発振器のようなアログ回路を用いずに演算器
CUL１におけるデイジタルデータのアキユムレ
ートによつてこれを可能にしている点である。す
なわち、演算器CUL１でアキユムレートするデ
ータ（APR，VBR）の値に応じた周期でキヤリ
イアウト信号（計算タイミング制御信号）を発生
し、演算器CUL２においてこのキヤリイアウト
信号に対応する時間間隔で所定の変化幅データ△
ENVを繰返し加算もしくは減算しかつ目標値
（ENV）に到達する毎に加減算方向を切換えるこ
とにより、演算器CUL１でアキユムレートした
データ（APR、VBR）に対応する周波数の変調
信号データVALが演算器CUL２で得られる。第
２には、周波数及び深さの制御が容易であるとい
う点である。すなわち変化幅データ△ENVは目
標値（VALの折返し点）であるエンベロープデ
ータENVを７ビツト下位にシフトしたものであ
るので、目標値すなわちエンベロープデータ
ENV（もしくは深さデータVBD）がいかなる値
であつても、△ENVを2⁷＝128回加算するとデー
タVALは０から目標値ENVまで変化し、次に△
ENVを128回減算するとデータVALはENVから
０まで変化し、次に△ENVを64回減算すると
VALは０から−1/2ENVまで変化し、更に△
ENVを64回加算するとVALは−1/2ENVから０
まで変化する。従つて、変調信号VALの繰返し
周期はビブラート深さVBD（エンベロープENV）
に無関係であり、演算器CUL１から発生される
キヤリイアウト信号の周期すなわちレードデータ
VBRによつて決定される。レートデータVBRが
同一のときの、異なる２つの深さデータ（VBD）
すなわちエンベロープ瞬時値ENV１，ENV２に
夫々対応する変調信号VALの状態を模式的に第
２０図ｃに示す。この図からもレートデータ
VBRが一定でありさえすれば深さ（エンベロー
プ）に無関係に周波数が一定になることがわか
る。従つて、周波数と深さとを相互に調整する必
要がなく、両者を夫々独立に制御できるようにな
り、制御の容易化が図れる。 (6) スラー効果付与回路２０は、スラー効果のために第１
４図に示す２つの演算器CUL５，CUL６を含ん
でいる。各演算器CUL５，CUL６は、システム
クロツクパルスφ₁，φ₂によつてシフト制御され
る32ステージ／１ビツトの直列シフトレジスタ２
８３，２８４と、全加算器２８５，２８６と、演
算及び記憶動作制御用の論理回路２８７〜２９６
（アンド回路）、２９７〜３００（オア回路）とを
夫々具えており、シリアル演算及び記憶を行な
う。演算器CUL５は、単音モードにおいて発音
すべき楽音の周波数情報SKCを記憶するもので、
スラー制御時はこの情報SKCを前回押圧鍵に対
応する値から新押圧鍵に対応する値まで滑らかに
変化させる演算を行なう。第４図に示す単音キー
アサイナ１４Ａのレジスタ３７から第１４図の周
波数情報変換部３０１内のアンド回路３０２，３
０４に単音モード時の押圧鍵キーコードMKCが
与えられる。この周波数情報変換部３０１はキー
コードMKCに対応する周波数を対数形式で表わ
した周波数情報MKCLを出力する。演算器CUL
６は、スラー制御を開始するときに前回押圧鍵の
周波数情報SKCと新押圧鍵の周波数情報MKCL
との差KCDを求め、かつこの差KCDに対応する
微小値△KCDを出力する。演算器CUL５におい
て、前回押圧鍵の周波数情報SKCに対して前記
△KCDを繰返し加算または減算することにより、
このSKCを新周波数情報MKCLに徐々に近づけ、
最終的にSKC＝MKCLとなつたときスラー制御
を終了する。演算器CUL５における△KCDの繰
返し演算のタイミングは第１３図の演算器CUL
４から与えられるキヤリイアウト信号COTによ
つて設定される。演算器CUL４は第１２図のセレクタ３０６か
ら与えられるスラーレートデータSLRをアキユ
ムレートする。スラーレートデータSLRは第７
図のレジスタ１０５の第４ステージから出力され
るスラーレート指数部データSREと第８ステー
ジから出力される仮数部データSRMとにもとづ
き求められる。第１２図において指数部データ
SREは３ステージのシフトレジスタ３０７に入
力され、システムクロツクパルスφ₁、φ₂に従つ
てシフトされる。仮数部データSRMはアンド回
路３０８を介して信号２Ｔ５のタイミングで選択
され、オア回路３０９を介してシフトレジスタ３
１０に入力される。第７図のレジスタ１０５の各ステージの重み表
示から明らかなように、第１タイムスロツトにお
いてレジスタ１０５の第１乃至第３ステージには
指数部データSREの各ビツトＥ３，Ｅ２，Ｅ１
が有り、第４乃至第７ステージには仮数部データ
SRMの各ビツトＭ４，Ｍ３，Ｍ２，Ｍ１が有る。
従つて、信号２Ｔ５が発生する第２乃至第５タイ
ムスロツトではデータSRMとしてビツトＭ１，
Ｍ２，Ｍ３，Ｍ４が順次現われ、これらのビツト
Ｍ１，Ｍ２，Ｍ３，Ｍ４だけがアンド回路３０８
で選択されるシフトレジスタ３１０に入力され
る。シフトレジスタ３１０は入力されたデータＭ
１，Ｍ２，Ｍ３，Ｍ４をクロツクパルスφ₁，φ₂
に従つて順次シフトする。第６タイムスロツトで
は信号６ｙ３２がオア回路３０９を介してシフト
レジスタ３１０に入力される。従つてシフトレジ
スタ３１０にはデータＭ１，Ｍ２，Ｍ３，Ｍ４，
“１”が順次ロードされ、これらのデータがタイ
ムスロツトの進展に伴つてレジスタ３１０内を順
次シフトされていく。レジスタ３１０の各ステー
ジ内には第５タイムスロツトのときの重みが示さ
れている。すなわち、第２タイムスロツトのとき
にデータSRMとして出力されたビツトＭ１は、
その３タイムスロツト後の第５タイムスロツトで
はレジスタ３１０の第３ステージにシフトされて
きており、第２ステージ及び第１ステージにはビ
ツトＭ２，Ｍ３がきている。一方、指数部データSREとしては第２乃至第
４タイムスロツトの間でビツトＥ１，Ｅ１，Ｅ３
が現われ、これらがシフトレジスタ３０７でシフ
トされるので、第５タイムスロツトでは図示のよ
うにレジスタ３０７の第１ステージにＥ３，第２
ステージにE2、第３ステージにE1がシフトされ
る。このレジスタ３０７の３ステージ出力はラツ
チ回路３１１に並列的に入力される。ラツチ回路
３１１は信号５ｙ３２Ｓにもとづき第５タイムス
ロツトのときのレジスタ３０７の各ステージ出力
すなわち“Ｅ３，E2、E1”の指数部データSRE
をラツチする。このラツチ回路３１１にラツチさ
れたデータ“Ｅ３，Ｅ２，Ｅ１”はセレクタ３０
６の制御入力に与えられる。セレクタ３０６はラツチ回路３１１の３ビツト
データＥ３，Ｅ２，Ｅ１をデコードし、デコード
された値（10進数の０〜７のいずれか１つ）に対
応する番号の入力ライン（０〜７のいずれか１
つ）を選択する。セレクタ３０６の各入力ライン
には、番号の若い方から順にシフトレジスタ３１
０の第３乃至第10ステージの出力が与えられる。
シフトレジスタ３１０の各ステージの出力を見る
と、番号の若いステージほど、データＭ１，Ｍ
２，Ｍ３，Ｍ４，“１”が早いタイミングで現わ
れる。例えば、番号０に対応する第３ステージの
出力は、第５乃至第９タイムスロツトでＭ１，Ｍ
２，Ｍ３，Ｍ４，“１”が順に現われる。また、
番号７に対応する第10ステージの出力は第12乃至
第16タイムスロツトでＭ１，Ｍ２，Ｍ３，Ｍ４，
“１”が順に現われる。第１７図ａに示したよう
にシリアル演算においては第１タイムスロツトが
最下位ビツトであり、第16タイムスロツトが最上
位ビツトである。従つて、レジスタ３１０の第３
ステージ（番号０）から出力されるデータの重み
が最小であり、ステージが進むにつれてデータの
重みは２倍、４倍、８倍……と2ⁿ倍になる。こうして、シフトレジスタ３１０の第３乃至第
10ステージのうちいずれか１つのステージの出力
がラツチ回路３１１の出力に応じて選択され、ス
ラーレートデータSLRとして出力される。３ビ
ツト２進データＥ３，Ｅ２，Ｅ１の10進値をｅで
示し、５ビツト２進データ“１”、Ｍ４，Ｍ３，
Ｍ２，Ｍ１の10進値をｍで示すと、結局、「ｍ・
2^e」なる演算の結果がスラーレートデータSLRで
ある。このスラーレートデータSLRの有効タイ
ムスロツトは、最小重みのレジスタ３１０の第３
ステージ出力を選択した場合の最下位ビツトM1
のタイムスロツトである第５タイムスロツトから
最大重みのレジスタ３１０の第10ステージ出力を
選択した場合の最上位ビツト“１”のタイムスロ
ツトである第16タイムスロツトまでであり、合計
12ビツトである。他方、ボリユームＶ５（第６
図）によつて設定したスラースピードデータは
SRM，Ｍ１〜Ｍ４及びSRE，Ｅ１〜Ｅ３の７ビ
ツトである。従つて、上述のような処理によつて
スラースピード設定量のダイナミツクレンジを拡
大することができる。前述の通り、第４図のレジスタ３７では、タイ
マ終了信号QRが発生する第９乃至第16タイムス
ロツトの間で新たな押圧鍵のキーコードXKCが
ロードされる。従つて、レジスタ３７の出力は第
17タイムスロツトに同期して切換わる。このレジ
スタ３７から出力されるキーコードMKCの各タ
イムスロツトにおける状態は第２１図のようであ
る。すなわち、第17タイムスロツトから次の第16
タイムスロツトまでの32タイムスロツトの間で８
タイムスロツト毎にビツトＮ１乃至Ｂ３が４巡す
る。このキーコードMKCは第１４図のアンド回
路３０２及び３０４に加わる。信号１７Ｔ１８
（第５図参照）によつて第17及び第18タイムスロ
ツトにおいて可能化されたアンド回路３０４を介
してキーコードMKCの下位ビツトＮ１，Ｎ２が
選択され、オア回路３１３を介して２段のフリツ
プフロツプ３１４に入力される。フリツプフロツ
プ３１４で夫々２タイムスロツト遅延された２ビ
ツトＮ１，Ｎ２は、第19から次の第16タイムスロ
ツトまでの間可能化されるアンド回路３０５を介
してフリツプフロツプ３１４を循環する（第２１
図３１４Ｑ参照）。このフリツプフロツプ３１４
の出力は、信号２５Ｔ８（第５図）によつて可能
化されたアンド回路３０３を介して第25乃至第８
タイムスロツトの間選択され、オア回路３１５を
介してMKCLとして出力される。それに引き続
く第９乃至第16タイムスロツトでは信号９Ｔ１６
によつて可能化されたアンド回路３０２を介して
キーコードMKCが８ビツトすべて選択され、オ
ア回路３１５を介してMKCLとして出力される。
従つて、周波数情報MKCLは第２１図に示すよ
うに第25タイムスロツトから次の第16タイムスロ
ツトまで続く24ビツトのデータであり、上位８ビ
ツト（第16タイムスロツト〜第９タイムスロツ
ト）が“０”及びキーコードMKCのオクターブ
コードＢ３，Ｂ２，Ｂ１とノートコードＮ４，Ｎ
３，Ｎ２，Ｎ１から成り、下位16ビツトはノート
コードの下位２ビツトＮ２，Ｎ１を繰返し付加し
たものである。このような構成の周波数情報は、
例えば特開昭56−74298号公報で公知であり、キ
ーコードMKCに対応する楽音の周波数を２を底
とする対数（セント値）で表わしたものである。前述の通り、スラー制御を行なうべき条件が成
立したとき、約10msの時間待ち終了直後の第17
から第16タイムスロツトまでの32タイムスロツト
の間スラースタート信号SSが単音キアサイナ１
４Ａ（第４図）から出力される。このスラースタ
ート信号SSは第１４図のアンド回路２１３に与
えられる。また、単音キーアサイナ１４Ａでは、
スラースタート信号SSが立上る直前の第９乃至
第16タイムスロツトにおいてタイマ終了信号QR
が発生し、これにもとづきレジスタ３７に新たな
押圧鍵のキーコードMKCがロードされる。従つ
て、第２２図に示すように、レジスタ３７から出
力されるキーコードMKCはスラースタート信号
SSの立上りに対応して旧押圧鍵から新押圧鍵に
切換わる。第１４図において、スラースタート信号SSに
対応してアンド回路２１３の出力が“１”とな
り、オア回路５，６，７に与えられる。オア回路
５の出力はフリツプフロツプ２２４に与えられ
る。信号SSが立上つたときから32タイムスロツ
ト後にフリツプフロツプ２２４の出力が“１”に
立上り、以後、アンド回路２１２及びオア回路５
を介して自己保持される。このフリツプフロツプ
２２４の状態をSLQで示す。オア回路５の出力
がSLQ信号に相当する。このSLQ信号はスラー
制御を行なつている間中保持される。また、オア
回路７の出力にもとづき前述と同様に信号
及びが32タイムスロツトの間“０”になる
（第１６図参照）。また、アンド回路２１３の出力
はSLSET信号としてアンド回路２９３〜２９５
に与えられ、かつインバータで反転されてアンド
回路２９６に与えられる。オア回路５から出力されたSLQ信号はアンド
回路２８８，２８９，２９１に与えられると共
に、インバータ３１２で反転されてアンド回路２
９０に与えられる。スラースタート信号SSが発
生する以前はSLQ信号は“０”であり、演算器
CUL５ののアンド回路２９０が可能化され、２
８８，２８９，２９１が不能となつている。アン
ド回路２９０には押圧鍵キーコードMKCに対応
する周波数情報MKCLが与えられる。この周波
数情報MKCLは、アンド回路２９０、オア回路
２９８、加算器２８５を通過してシフトレジスタ
２８３に入力される。従つて、キーコードMKC
に対応する周波数情報MKCLがそのまま発音す
べき楽音の周波数情報SKCとなる。MKCLは第
２１図に示すように第25タイムスロツトから次の
第16タイムスロツトの間で発生するので、第17タ
イムスロツトにおいてレジスタ２８３の各ステー
ジに保有されるデータの重みは図中に示すように
なる。ノートコードの下位２ビツトN2，N1が繰
返す部分の重みはセント値で表示されている。す
なわち、キーコードを２を底とする対数表示の周
波数情報に変換した場合、その本来のノートコー
ドの最下位ビツトN1は75セントの重みを持つの
で、例えば、その１ビツト下位（第17タイムスロ
ツトにおけるレジスタ２８３の第９ステージ）は
約38セント、更に１ビツト下位は約19セントの重
みをもつ。 SLQ信号が“１”に立上ると、アンド回路２
９１が可能化され、２９０は不能となる。従つ
て、新しい押圧鍵に対応する周波数情報MKCL
は阻止され、その直前にレジスタ２８３にロード
された前回の押圧鍵に対応する周波数情報SKC
がアンド回路２９１を介してレジスタ２８３で循
環保持される。スラースタート信号SSに対応したSLSET信号
によつて演算器CUL６のアンド回路２９３〜２
９５が第17から次の第16タイムスロツトまでの32
タイムスロツトの間可能化される。第２１図と第
２２図を参照すれば明らかなように、SLSET信
号が発生する32タイムスロツトの内第25乃至第16
タイムスロツトで新たな押圧鍵の周波数情報
MKCLが出力され、アンド回路２９５及びオア
回路３００を介して加算器２８６の入力Ｂに与え
られる。同時に、レジスタ２８３の最終ステージ
から出力された前回押圧鍵の周波数情報SKCを
インバータ３１６で反転したものSKCがアンド
回路２９４を通り、加算器２８６の入力Ａに加わ
る。また、SKCの最下位ビツトに対応する第17
タイムスロツトにおいて、信号１７ｙ３２にもと
づきアンド回路２９３から“１”が出力され、加
算器２８６の入力Ciに与えられる。アンド回路２
９３，２９４及びインバータ３１６はSKCを２
の補数すなわち負の値「−SKC」に変換するた
めのものである。従つて、SLSET信号にもとづ
き、加算器２８６では新押圧鍵の周波数情報
MKCLから旧押圧鍵の周波数情報SKCを減算す
るシリアル演算「MKCL―SKC」を行ない、両
情報の差を求める。こうして求めた差のデータ
KCDがレジスタ２８４にロードされ、SLSET信
号が立下つた後可能化されるアンド回路２９６を
介してレジスタ２８４で循環保持される。差デー
タKCDが保持されるとき、アンド回路２９３〜
２９５は不能化されるので加算器２８６で演算は
行なわれない。一方、演算器CUL５では、SLSET信号にもと
づき演算器CUL６で差データKCDの演算を行な
つているときは、SET信号によつてアンド回路
２８８及び２８９が不能化されており、演算を行
なわずに前回押圧鍵の周波数情報SKCをアンド
回路２９１を介してホールドする。また、第１３
図の演算器CUL４では、SET信号によつてレジ
スタ１６５の古い内容をクリアすると共に、
SLQ信号によつて可能化されたアンド回路１９
５を介して前記スラーレートデータSLRを取り
込む。前述の通り、セレクタ３０６（第１２図）
から出力されるスラーレートデータSLRは第５
乃至第16タイムスロツトで有効なデータであり、
これが32タイムスロツト毎に繰返し与えられる。
演算CUL４では、このスラーレートデータSLR
を32タイムスロツト（16μs）毎に繰返し加算す
る。第17タイムスロツトにおいて最上位ビツトの
キヤリイアウト信号COTが演算器CUL４から出
力されると、信号１７ｙ３２Ｓによつて第１４図
のラツチ回路３１７に“１”がラツチされ、32タ
イムスロツトの間保持される。このラツチ回路３
１７の出力は演算器CUL５のアンド回路２８８
及び２８９に与えられる。レジスタ２８４の第24ステージからは差データ
KCDを８ビツト下位にシフトした（2^-8倍した）
データ△KCDが出力される。このデータ△KCD
はアンド回路２８９に与えられると共にラツチ回
路３１８に入力される。ラツチ回路３１８はデー
タ△KCDのサインビツトＳを拡張するためのも
のである。差データKCDは、負の値（２の補数）
にもなるため、最上位ビツトＢ３の１ビツト上が
サインビツトＳになつている。これを８ビツト下
位にシフトしてデータ△KCDを得るので、サイ
ンビツトＳが１ビツトだけでは不十分であり、更
にその上位にサインビツトを拡張する必要があ
る。レジスタ２８４の第24ステージから取り出さ
れるデータ△KCDにおいては、サインビツトＳ
は第８タイムスロツトで出現する。すなわちデー
タKCDでは第16タイムスロツトでサインビツト
Ｓが出現するので、これを８ビツト下位シフトし
たデータ△KCDでは第８タイムスロツトで出現
する。そこで、ラツチ回路３１８では信号８ｙ３
２Ｓ（第５図）によりサインビツトＳの値をラツ
チし、直流化する。このラツチ回路３１８の出力
はアンド回路２８８に与えられる。差データKCD（△KCDも同様）が正の値のと
き、すなわち、新押圧鍵が旧押圧鍵よりも高音の
とき、サインビツトＳは“０”であり、アンド回
路２８８は常時不能化される。この場合、演算器
CUL４からのキヤリイアウト信号COTに対応し
てアンド回路２８９だけが動作可能となる。デー
タ△KCDはアンド回路２８９及びオア回路２９
７を介して加算器２８５の入力Ａに与えられ、
SKCに加算される。データ△KCDはデータKCD
を８ビツト下位にシフトしたものであるため、上
位８ビツト分の演算タイミングすなわち第９乃至
第16タイムスロツトでは無意味なデータが現われ
る。この無意味なデータを阻止し、このビツトを
オール“０”にするために信号９Ｔ１６を反転し
た信号がアンド回路２８９に与えられている。演
算器CUL５では、周波数情報SKCに対して、ス
ラーレートデータSLRに対応する（演算器CUL
４のキヤリイアウト信号に対応する）時間間隔で
データ△KCDが順次加算され、このSKCが新押
圧鍵の周波数情報MKCLに徐々に近づく（第２
３図参照）。一方、差データKCD（△KCDも同様）が負の
とき、すなわち、新押圧鍵が旧押圧鍵よりも低音
のとき、サインビツドＳは“１”であり、アンド
回路２８８は常時可能化される。この場合、演算
器CUL４からのキヤリイアウト信号COTに対応
してアンド回路２８８及び２８９が共に動作可能
となる。データ△KCDは前述のように、アンド
回路２８９で第17乃至第８タイムスロツトで有効
ビツトが選択されて加算器２８５に与えられる。
この場合、データ△KCDは２の補数で表わされ
ている。アンド回路２８８には信号９Ｔ１６が入
力されており、データ△KCDを阻止した上位８
ビツト分の演算タイミングすなわち第９乃至第16
タイムスロツトでオール“１”を加算器２８５に
与える。こうして、２の補数で表わされたデータ
△KCDの上位８ビツトにサインビツトＳすなわ
ち“１”が拡張される。この場合、演算器CUL
５では、周波数情報SKCからスラーレートデー
タSLRに対応する時間間隔でデータ△KCDを順
次減算し、このSKCが新押圧鍵のMKCLに徐々
に近づく。スラー制御中はSLQ信号によつてアンド回路
２４１及び２４５が可能化され、これらの回路を
介して周波数情報SKCが比較器COM２の入力Ａ
に、MKCLが入力Ｂに、夫々与えられる。比較
器COM２は、演算器CUL５の周波数情報SKCが
目標値である新押圧鍵の周波数情報MKCLに到
達したか否かを検出する。前述の通り、新押圧鍵
が前回押圧鍵よりも高音のときはラツチ回路３１
８に“０”がラツチされ、低音のときは“１”が
ラツチされる。このラツチ回路３１８の出力はラ
ツチ回路３１９に与えられ、信号１７Ｔ２４によ
り第17タイムスロツトに同期してラツチされる。
このラツチ回路３１９の出力はアンド回路３２０
に加えられると共に、インバータ３２３で反転さ
れてアンド回路３２１に加えられる。新押圧鍵が前回押圧鍵よりも高音のときはラツ
チ回路３１９の出力は“０”であり、インバータ
３２３の出力“１”によりアンド回路３２１が可
能化される。この場合、SKCが目標値MKCLに
未だ到達していないときは、比較器COM２では
「Ａ＜Ｂ」が成立し、「Ａ≧Ｂ」の出力は“０であ
る。従つて、アンド回路２３６からアンド回路３
２１には“０”が与えられる。アンド回路３２１
の出力“０”はオア回路３２２を介してインバー
タ３２４で反転され、該インバータ３２４からア
ンド回路２１２に“１”が与えられる。従つてフ
リツプフロツプ２２４のSLQ信号がこのアンド
回路２１２を介してホールドされる。SKCが目
標値MKCLに到達すると、比較器COM２の「Ａ
≧Ｂ」の出力が“１”となり、アンド回路２３６
を介してアンド回路３２１に“１”が与えられ、
インバータ３２４の出力が“０”となる。これに
より、SLQ信号がリセツトされ、スラー制御が
終了する。他方、新押圧鍵が前回押圧鍵よりも低音のとき
はラツチ回路３１９の出力は“１”であり、アン
ド回路３２０が可能化される。SKCが目標値
MKCLに未だ到達していないときは比較器COM
２では「Ａ＞Ｂ」が成立し、「Ａ≦Ｂ」出力は
“０”である。従つて、アンド回路２３７からア
ンド回路３２０に“０”が与えられ、オア回路３
２２を介してインバータ３２４に“０”が与えら
れ、前述と同様にSLQ信号がホールドされる。
SKCが目標値MKCLに到達すると、比較器COM
２の「Ａ≦Ｂ」出力が“１”となり、アンド回路
２３７からアンド回路３２０に“１”が与えら
れ、インバータ３２４の出力“０”によつてアン
ド回路２１２が不能化されてSLQ信号がリセツ
トされる。 SLQ信号が立下ると演算器CUL５のアンド回
路２８８，２８９，２９１が不能化され、アンド
回路２９０が可能化される。従つて、以後は押圧
鍵の周波数情報MKCLがそのままSKCとしてレ
ジスタ２８３にロードされる。以上のようにし
て、レガートニユーキーオンがあつた場合は、発
音すべき楽音の周波数情報SKCが前回押圧鍵に
対応する値から新押圧鍵に対応する値まで一定の
レートで滑らかに変化し、スラー効果が実現され
る。尚、周波数情報SKCが変動する時間はボリ
ユームＶ５（第６図）によつて設定されたスラー
レートSLRによつて決定され、前回押圧鍵と今
回押圧鍵の周波数差とは無関係である。これは、
差データKCDを８ビツト下位シフトしたデータ
△KCDをスラーレートSLRに対応する時間間隔
で繰返し加算もしくは減算する構成によつて、差
データKCDが如何なる値でも△KCDの2⁸＝256回
の演算によりスラーが終了するからである。尚、
スラー終了時におけるオア回路３２２の出力
“１”によつてアンド回路２０９が可能化され、
デイレイビブラートのための制御を開始する条件
が成立する。 (7) 各種効果の整理効果付与回路２０において、アタツクピツチ、
スラー、ビブラート等の各種効果は上述のように
制御されるので、効果選択状態及び鍵演奏法に応
じて第２４図に示すような組合せで各種効果が付
与される。第２４図において、横欄は効果選択状
態を示し、DVBはデイレイビブラート、NVBは
ノーマルビブラート、KVBはアフタータツチビ
ブラートを夫々示す。“０”は選択されていない
ことを示す。“１”は選択されていることを示す。
デイレイビブラートDVBの選択はボリユームＶ
４（第６図）によつて行なわれる。このボリユー
ムＶ４の設定量が０のときは選択されていないこ
とを意味し、０以外のときは選択されていること
を示す。ノーマルビブラートNVB及びアフター
タツチビブラートKVBは夫々の選択スイツチ
NVBS，KVBS（第１４図）によつて選択され
る。尚、これらの選択スイツチNVBS，KVBS
は特別に設けずに、ボリユームＶ２，Ｖ３（第６
図）を利用してもよい。たて欄は、鍵演奏法を示
す。スタツカート演奏とは、前述の「エニーニユ
ーキーオン」が検出される演奏法であり、何も押
鍵されていない状態で新たな鍵を押圧することで
ある。この奏法のときは単音モード、複音モード
共通の効果組合せが得られる。何故なら、第４図
の単音キーアサイナ１４Ａでは、単音モード及び
複音モードのどちらが選択されている場合でも、
「エニーニユーキーオン」に応じてアタツクピツ
チスタート信号ASを発生するようになつている
ためである。レガート演奏とは、前述の「レガー
トニユーキーオン」が検出される奏法であり、以
前から押圧している鍵を離鍵する前に新たな鍵を
押圧することである。この奏法のときは単音モー
ドと複音モードとで可能な効果組合せが異なり、
更に単音モードの場合はスラーが選択されている
か否かで効果組合せが異なる。すなわち、前述の
通り、第４図の単音キーアサイナ１４Ａでは、レ
ガートニユーキーオンがあつた場合、単音モード
でスラーが選択されている（スラーオン）ときは
スラースタート信号SSを発生し、単音モードで
スラーが選択されていない（スラーオフ）ときは
アタツクピツチスタート信号ASを発生するよう
になつており、複音モードのときはレガートニユ
ーキーオンの検出そのものを行なわない（アンド
回路７７及びフリツプフロツプNKQ参照）よう
になつているためである。たて欄とよこ欄の交点に該当する効果組合せが
模式的に示されている。この模式図の意味すると
ころは第１５図ａから理解できると思われる。す
なわち、効果組合せを特徴づける変調信号VAL
及び深さエンベロープENVの変遷状態を誇張し
て示してある。組合わされる効果名を明瞭にする
ために、符号が添えられている。この符号は効果
付与回路２０における各フリツプフロツプ２２４
〜２２７（第１４図）の状態に対応するもので、
APQはアタツクピツチ、DELQはデイレイビラ
ート開始時間、DVBQはデイレイビブラート、
ANYQはノーマルビブラートあるいはアフター
タツチビブラートを示す。またSLQはスラーが
かかる部分を示している。また、VBDはノーマ
ルビブラートの深さを示し、KVBDはアフター
タツチビブラートの深さを示す。第２４図に示すような種々の効果組合せが可能
になる理由は、これまでの説明から明らかである
ので、ここで改めて説明することはしない。この
整理によつて明瞭となる１つの特徴的な事柄は、
鍵演奏法及び単音演奏、雑音演奏の区別に応じて
アタツクピツチ（APQ）を付与するか否かが自
動的に決定される点である。このような自動的な
アタツクピツチ付与は従来見られなかつたことで
ある。楽音信号発生部の説明第２５図は、楽音信号発生部２１（第２図）の
詳細例、特に該発生部２１に含まれる周波数情報
変更回路２１Ａの詳細、を示すものである。周波
数情報変更回路２１Ａは、効果付与回路２０のレ
ジスタ１６３（第１３図）から与えられる変調信
号瞬時値データVALに応じて発生すべき楽音の
周波数情報を変更し、ピツチコントロールされた
周波数情報を出力するものである。周波数情報変
更回路２１Ａは単音モードと複音モードとで共用
されるようになつており、どちらのモードが選択
されているかに応じて回路機能が幾分切換わる。単音モードが選択されている場合、周波数情報
変更回路２１Ａでは、第１４図の演算器CUL５
内のレジスタ２８３から与えられる単音周波数情
報SKCに対して第１３図の演算器CUL２内のレ
ジスタ１６３から与えられる変調信号瞬時値デー
タVALを加算する。前述の通り、周波数情報
SKCは対数表示（セント値）であり、かつデー
タVALもセント値で表現されている。従つて、
両データを加算（もしくは減算）することによ
り、単音周波数情報SKCのセント値をデータ
VALに対応するセント値だけ高域もしくは低域
側にずらした対数形式（セント表示）の周波数情
報log Ｆが得られる。単音周波数情報SKCは、上位７ビツトのキー
コード部分（B3〜N1）とそれよりも下位の38セ
ント乃至1.2セントの重みに対応するデータ部分
とに分けて演算で利用される。そのために、第１
４図のレジスタ２８３の第８ステージからライン
３２５を介して情報SKCが取り出されると共に、
その第14ステージからライン３２６を介して情報
SKCが取り出される。第２５図において、ライ
ン３２５の情報SKCは８ステージ／１ビツトの
シフトレジスタ３２９に入力され、システムクロ
ツクパルスφ₁、φ₂に従つて順次シフトされる。
シフトレジスタ３２９の第２乃至第８ステージの
出力（合計７ビツト）がラツチ回路３３０に与え
られており、タイミング信号２５ｙ３２（第５
図）によつて該レジスタ３２９の内容がラツチ回
路３３０に並列的にラツチされる。第17タイムス
ロツトにおけるシフトレジスタ２８３の各ステー
ジの重みは第１４図に示すようになつているた
め、第17乃至第24タイムスロツト（合計８タイム
スロツト）においては、情報SKCの上位８ビツ
トのデータ（すなわちキーコード部分）Ｎ１，Ｎ
２，Ｎ３，Ｎ４，B1、Ｂ２，Ｂ３，“０”がライ
ン３２５に順次現われ、これらが第２５図のシフ
トレジスタ３２９に順次ロードされる。従つて、
その次の第25タイムスロツトにおいては、シフト
レジスタ３２９の各ステージの重みは図中に示す
ようになり、このとき発生する信号２５ｙ３２に
よつてラツチ回路３３０にはSKCの上位７ビツ
トのキーコード部分B3〜N1がラツチされる。こ
うして、ラツチ回路３３０は、単音周波数情報
SKCのうちキーコード部分B3〜N1を常時出力す
る。ラツチ回路３３０の出力はセレクタ３３１のＢ
入力に入力される。単音モード選択スイツチ
MONO―SW（第２図）から出力された単音モー
ド選択信号MONOがセレクタ３３１のＢ選択制
御入力SBに与えられており、単音モードのとき
はラツチ回路３３０からＢ入力に与えられるデー
タB3〜N1がセレクタ３３１で選択される。一方、ライン３２６の情報SKCはアンド回路
３３２に与えられる。アンド回路３３２には単音
モード選択信号MONOとタイミング信号１７Ｔ
２２が与えられており、単音モードであることを
条件に第17乃至第22タイムスロツトの区間でライ
ン３２６のデータを選択する。第17タイムスロツ
トにおけるシフトレジスタ２８３の各ステージの
重みは第１４図に示すようであるため、第17乃至
第22タイムスロツト（合計６タイムスロツト）で
は情報SKCのうち1.2セント乃至38セントの重み
の６ビツトのデータ部分がライン３２６に順次現
われ、これらのシリアル６ビツトデータSKC（38
〜1.2）がアンド回路３３２で選択されて加算器
３３３の入力Ｂに与えられる（第２６図参照）。第１３図のレジスタ１６３に記憶された変調信
号データVALは第８ステージからライン３２７
を介して取り出されると共に第９ステージからラ
イン３２８を介して取り出される。第２５図にお
いて、ライン３２７の変調信号データVALはア
ンド回路３３４に与えられ、タイミング信号１７
Ｔ２４（第５図）によつて第17乃至第24タイムス
ロツトの区間で選択される。第17タイムスロツト
におけるシフトレジスタ１６３の各ステージの重
みは第１３図のようであるため、第17乃至第24タ
イムスロツト（合計８タイムスロツト）ではデー
タVALのうち上位８ビツトの1.2セント乃至75セ
ントの重みのデータ並びにサインビツトＳがライ
ン３２７に順次現われ、これらがアンド回路３３
４で選択される。アンド回路３３４の出力はオア
回路３３５を介して加算器３３３の入力Ａに与え
られる。従つて、加算器３３３の入力Ａには第17
乃至第24タイムスロツトにおいてデータVALの
上位８ビツト（1.2セント〜75セントの重みの７
ビツトのサインビツト）が第２６図に示すように
シリアルに入力される。第２６図から明らかなように、加算器３３３で
は、情報SKCの下位６ビツトデータSKC（32〜
1.2）とデータVALとを同じ重み同士で加算する
ことによりシリアル演算を実行する。或る重みの
ビツトの加算によつて生じたキヤリイアウト信号
はその次のタイムスロツトにおいてキヤリイアウ
ト出力C₀＋１から出力され、Ci入力に与えられ
て１ビツト上のデータに加算される。尚、データ
VALは負の値（２の補数）で表わされているこ
ともあるので、その場合は加算器３３３で実質的
には減算が行なわれる。加算器３３３の出力は８ステージ／１ビツトの
シフトレジスタ３３６に入力され、クロツクパル
スφ₁、φ₂に従つて順次シフトされる。シフトレ
ジスタ３３６及びラツチ回路３３７は、シフトレ
ジスタ３２９及びラツチ回路３３７と同様、シリ
アルな加算出力を並列データに置換えるためのも
のである。第17タイムスロツトにおいて加算器３
３３から出力される1.2セントの重みのビツトに
関する加算結果はその８タイムスロツト後の第25
タイムスロツトにおいてはシフトレジスタ３３６
の第８ステージまでシフトされてくる。従つて、
第25タイムスロツトにおいて、シフトレジスタ３
３６の各ステージの重みは図中に示すように1.2
セント乃至75セント及びサインビツトＳに対応す
るものとなり、これらの重みのデータがタイミン
グ信号２５ｙ３２によつてラツチ回路３３７に並
列的にラツチされる。ラツチ回路３３７にラツチされた1.2セント乃
至75セントの重み及びサインビツトに対応する８
ビツトデータは８ビツトの並列加算器３３８の入
力Ａに与えられる。加算器３３８の上位２ビツト
の入力Ｂにはセレクタ３３１から出力されるキー
コードの下位２ビツトＮ１，N2が夫々入力され
る。また、加算器３３８の下位６ビツトの入力Ｂ
にはデータNN１，NN2が入力されるようにな
つているが、これらは単音モードのときは常に
“０”である。従つて、加算器３３８では、ラツ
チ回路３３７から与えられる75セントの重みの加
算結果に対して情報SKCのキーコード部分の最
下位ビツトN1を加算し、ラツチ回路３３７から
与えられるサインビツトの重みの加算結果に対し
て前記キーコード部分のN2を加算する。この理
由は、加算器３３３では情報SKCのうち38セン
ト乃至1.2セントの重みのビツトとデータVALの
対応する重みのビツトとの加算が実質的に行なわ
れただけであり、情報SKCとデータVALとの演
算に関して75セント以上の重みのビツトに関する
加算はまだ行なわれていないためである。従つて
75セント以上の重みのビツトに関する加算を加算
器３３８及び３３９で行なうのである。加算器３３８の最上位ビツトのキヤリイアウト
出力C₀は加算器３３９の最下位ビツトのキヤリ
イイン入力Ciに与えられる。この加算器３３９は
５ビツトの並列加算器であり、セレクタ３３１か
ら出力された情報SKCのキーコード部分のうち
上位５ビツトＢ３，Ｂ２，B1、Ｎ４，N3が各入
力Ｂに与えられる。前述のような対数形式の周波
数情報SKCにあつては、キーコード部分の最下
位ビツトN1は75セントの重みに相当し、その上
のビツトN2は150セントの重みに相当する。従つ
て加算器３３８において、75セント及びその１ビ
ツト上の重みのラツチ回路３３７の出力とビツト
Ｎ１，N2とを夫々加算するのである。そして、
更に上の重みのビツトに関しては加算器３３９で
加算が行なわれる。ところで、この補数を用いた演算にあつては、
サインビツトを最上位まで拡張しなければならな
い。そのため、ラツチ回路３３７は拡張したサイ
ンビツト信号PSのためのラツチ位置を余分に含
み、このラツチ位置に加算器３３３の出力を入力
するようにしている。ライン３２８のデータ
VALがアンド回路３４０に与えられている。第
２６図に示すように第24タイムスロツトにおいて
ラツチ３２７に現われたデータVALのサインビ
ツトＳはその１タイムスロツト後の第25タイムス
ロツトにおいてライン３２８に現われる。アンド
回路３４０では、この１タイムスロツト遅れのサ
インビツトＳをタイミング信号２５ｙ３２によつ
てサンプリングし、オア回路３３５を介して加算
器３３３の入力Ａに与える。この遅延されたサイ
ンビツトＳに対応する加算出力がラツチ回路３３
７にラツチされ、拡張されたサインビツト信号
PSとして利用される。この信号PSは加算器３３
９の各入力Ａに与えられる。こうして、拡張した
サインビツト（オール“１”またはオール“０”）
が情報SKCの上位５ビツトB3〜N3に加算され
る。以上の構成によつて、結局、単音モードにおい
ては周波数情報変更回路２１Ａでは、単音周波数
情報SKCに対して変調信号データVALを双方の
重みを一致させて加算することを実行する。そし
て、データVALが負の値（２の補数）のときは
実質的な減算を行なう。こうして、周波数情報
SKCをデータVALのセント値に応じて高域また
は低域側にずらした周波数情報logFが加算器３
３９、３３８から出力される。この加算器３３
９、３３８の各ビツト出力の重みは図に示す通り
である。尚、ピツチずれが全く生じていない場合
は、38セント乃至1.2セントの重みの箇所にかつ
こ書きしたようにそれらの重みの各ビツトの真理
値はキーコード部分の下位２ビツトＮ２，N1を
繰返した値となる。周波数情報変更回路２１Ａから出力されたピツ
チコントロール済みの対数形式の周波数情報
logFは対数／リニア変換回路２１Ｂに入力され、
リニア形式の周波数情報Ｆに変換される。この周
波数情報Ｆは楽音発生回路２１Ｃに入力され、該
情報Ｆに対応する周波数の楽音信号が該回路２１
Ｃから発生される。この楽音発生回路２１Ｃにお
ける楽音発生方式は、周波数変調方式、高調波合
成方式、波形メモリ読み出し方式等如何なる方式
でもよく、その詳細は特に説明しない。複音モードが選択されている場合、周波数情報
変更回路２１Ａでは、複音モードにおける押圧鍵
のキーコードPKCにもとづき前述と同様の対数
形式の周波数情報を形成し、この周波数情報に対
して変調信号瞬時値データVALを加算する。複
音モードの場合、複数の各楽音発生チヤンネルに
割当てられた押圧鍵を示す複数のキーコード
PKCが各チヤンネル毎に時分割で複音キーアサ
イナ１４Ｂ（第２図）から出力され、周波数情報
変換回路２１Ａに与えられる。キーコードPKC
は前述同様にB3〜N1の７ビツトから成る。このキーコードPKCの各ビツトB3〜N1はセレ
クタ３３１のＡ入力に与えられる。単音モード選
択信号MONOは“０”であり、これを反転した
インバータ３４１の出力“１”によつてＡ選択制
御入力が可能化され、複音モード用のキーコード
PKCがセレクトされる。また、インバータ３４
１の出力“１”によつてアンド回路３４２，３４
３が可能化され、キーコードPKCの下位２ビツ
トＮ２，N1が選択されてデータNN２，NN1と
して加算器３３８の下位６ビツトの入力Ｂに交互
に入力される。こうして、キーコードPKCはそ
の下位２ビツトＮ２，N1を更に下位に繰返し付
加したものとなる（すなわち対数形式の周波数情
報に変換される）。一方、信号MONOの“０”によりアンド回路
３３２の不能化され、加算器３３３は変調信号デ
ータVALをそのまま出力する。従つて、ラツチ
回路３３７にはデータVALがそのままラツチさ
れ、かつそのサインビツト拡張信号PSがラツチ
される。従つて、加算器３３８，３３９では、キ
ーコードPKCに対応する対数形式の周波数情報
に対してデータVALを双方の重みを一致させて
加算（VALが負のときは減算）し、ピツチコン
トロール済みの対数形式の周波数情報logFを出
力する。楽音発生回路２１Ｃは、複数の楽音発生
チヤンネルを含み、時分割的に与えられる各チヤ
ンネルの周波数情報にもとづき夫々のチヤンネル
で楽音を発生する。勿論、楽音発生回路２１Ｃは単音モード及び複
音モードのどちらにでも対応して楽音信号を発生
し得る構成であり、例えば単音モード用の楽音発
生チヤンネルと複音モード用の楽音発生チヤンネ
ル（複数の楽音発生チヤンネル）とを含んでい
る。単音モード選択信号MONO及び単音キーア
サイナ１４Ａ（第４図）から出力された単音用キ
ーオン信号MKON及び複音キーアサイナ１４Ｂ
（後述の第２７図）から出力された複音用のキー
オン信号KONが楽音発生回路２１Ｃに与えられ
ている。単音モードが選択されている場合
（MONOが“１”の場合）、楽音発生回路２１Ｃ
では単音用キーオン信号MKONにもとづいて楽
音の振幅エンベロープを形成し、単音用の楽音発
生チヤンネルを使用してこの振幅エンベロープに
対応して楽音信号の発音を制御する。複音モード
が選択されている場合（MONOが“０”の場合）
は、複音用キーオン信号KONにもとづいて各チ
ヤンネル毎に楽音の振幅エンベロープを形成し、
この振幅エンベロープによつて各チヤンネルの楽
音の発音を制御する。また、楽音発生回路２１Ｃ
には第７図のインバータ１０６，１０７，１０８
からアフタータツチレベルデータATL、サステ
インスピードデータSTR、イニシヤルタツチレ
ベルデータITLが与えられており、これらのデー
タにもとづいて楽音の音量及び振幅エンベロープ
のサステイン時間が制御される。複音キーアサイナの説明第２７図において、複音キーアサイナ１４Ｂ
は、キーコードメモリ３４６、キーオンレジスタ
３４７、トランケート装置３４８及び割当て処理
を実行しこれらの回路装置３４６，３４７，３４
８を制御する制御装置（１４Ｂにおける３４６，
３４７，３４８以外の部分）を含んでおり、キー
スイツチのチヤタリングによる時分割多重化キー
データTDMの一時的な途切れに対処しつつ有効
な割当て動作を行なうことを特徴としている。押鍵検出部１２のマルチプレクサ３０（第３
図）から出力された時分割多重化キーデータ
TDMはライン３４９を介して第２７図のラツチ
回路３５０に与えられ、タイミング信号９ｙ３２
によつてラツチされる。また、キースイツチ走査
制御用のカウンタ１３に含まれるシフトレジスタ
２５（第３図）の最終ステージＱ１６から出力さ
れるシリアルキーコードKCがライン３５１を介
して第２―７図のキーアサイナ１４Ｂに与えられ
る。前述の通りこのキーコードKCは正式なキー
コードKCを反転したものに相当するので、イン
バータ３５２でこれを反転し、正式なキーコード
KCを求める。このシリアルキーコードKCは８ス
テージ／１ビツトのシフトレジスタ３５５に与え
られ、システムクロツクパルスφ₁，φ₂に従つて
順次シフトされる。シフトレジスタ３５３の第２
乃至第８ステージ出力がラツチ回路３５４に並列
に入力されており、信号９ｙ３２のタイミングで
これらがラツチされる。前述の通り、第１タイム
スロツトにおけるシフトレジスタ２５の各ステー
ジの重みは第３図のブロツク中に示すようになつ
ているため、その８タイムスロツト後の第９タイ
ムスロツトにおいてはシフトレジスタ３５３の第
２乃至第８ステージには第２７図のブロツク中に
示すようにキーコードKCの各ビツトB3〜N1が
シフトされてきている。従つて、ラツチ回路３５
４では、現在走査中の鍵を示すキーコードKCの
各ビツトB3〜N1が第９タイムスロツトから次の
第８タイムスロツトまでの32タイムスロツトの間
保持される。これに同期して、このラツチ回路３
５４にラツチされたキーコードKCに対応する鍵
の押圧または離鍵を示すキーデータTDMが第９
タイムスロツトから次の第８タイムスロツトまで
の32タイムスロツトの間ラツチ回路３５０で保持
される。すなわち、ラツチ回路３５０から出力さ
れるキーデータTDM（９〜）はキーデータTDM
を８タイムスロツト遅延したものである。１キー
分のキーデータTDM（９〜）の区間を第２８図
に示す。この区間でキーデータTDM（９〜）が
“１”のときキースイツチオンを示し、“０”のと
きキースイツチオフを示す。キーコードメモリ３４６は各チヤンネルに割当
てられた押圧鍵のキーコードPKCを夫々記憶す
るためのものである。このメモリ３４６は、８ス
テージ／１ビツトのシフトレジスタ３５５をキー
コードPKCの各ビツトB3〜N1に対応して夫々具
えており、８チヤンネル分のキーコードPKCの
時分割的に記憶する。シフトレジスタ３５５はシ
ステムクロツクパルスφ₁、φ₂によつてシフト制
御されるもので、その最終ステージの出力がアン
ド回路３５６及びオア回路３５７を介して循環保
持される。すなわち、常時は信号KSETが“１”
であり、アンド回路３５６が可能化されている。
３５８は書込み用のアンド回路である。キーコー
ドメモリ３４６を構成するこれらの回路３５５〜
３５８はビツトN1のみに関して図示したが、他
のビツトB3〜N2に関しても同様のものが設けら
れている。各チヤンネルの時分割タイミングを番
号１乃至８で示すと、１キータイム中の各タイム
スロツトに対して第２８図のような関係になる。
すなわち、32タイムスロツトにおいて各チヤンネ
ルタイミングが４巡する。また、キーコードメモ
リ３４６から時分割的に出力される各チヤンネル
のキーコードPKCは楽音信号発生部２１（第２
５図の周波数情報変更回路２１Ａ）に与えられ、
これらのキーコードPKCにもとづき各チヤンネ
ルで楽音信号が発生される。トランケート装置３４８は、各チヤンネルに対
する割当て可能性を順位づけるためのものであ
り、割当て可能性が最大値に順位づけられた１つ
のチヤンネルをトランケートチヤンネル（すなわ
ち古い割当て情報をトランケートし、そこに新た
な鍵が割当てられることを可能にするチヤンネ
ル）として指定する。このトランケート装置３４
８は、トランケートメモリ３５９、４ビツトの加
算器３６０、比較器３６１及び最大値メモリ３６
２を含んでいる。トランケートメモリ３５９は８
ステージ／１ビツトのシフトレジスタ３６３を４
個並列に具えており、各レジスタ３６３の入力側
にはクリア制御用のアンド回路３６４が設けられ
ている。このメモリ３５９は、各チヤンネルの割
当て可能性の順位（トランケート順位）を示すデ
ータTO₁、TO₂、TO₃、TO₄を並列４ビツト形式
で各チヤンネル毎に時分割で記憶するものであ
る。そのため、シフトレジスタ３６３はシステム
クロツクパルスφ₁、φ₂によつて、キーコードメ
モリ３４６の時分割チヤンネルタイミングに同期
して、シスト制御される。トランケートメモリ３
５９を構成するシフトレジスタ３６３及びアンド
回路３６４は、２進４ビツトのトランケート順位
データTO₁〜TO₄のうちビツトTO₁に対応するも
ののみ図示したが、他のビツトTO₂〜TO₄に関し
ても同様のものが設けられる。トランケートメモリ３５９における各レジスタ
３６３の出力TO₁〜TO₄は加算器３６０に入力さ
れる。加算器３６０ではキヤリイイン入力Ciに信
号“１”が与えられる毎にデータTO₁〜TO₄に１
を加算する。この４ビツト加算出力はトランケー
トメモリ３５９に与えられ、各ビツト毎にアンド
回路３６４を介してシフトレジスタ３６３に記憶
される。トランケートメモリ３５９から加算器３
６０に与えられるデータTO₁〜TO₄は各チヤンネ
ル毎に時分割化されており、入力Ciに加わるカウ
ント信号DCは各チヤンネル別にその時分割タイ
ミングに対応して与えられる。こうして、トラン
ケートメモリ３５９と加算器３６０は、カウント
信号DCを各チヤンネル別に時分割で計数するカ
ウンタを構成している。或るチヤンネルタイミン
グでカウント信号DCが与えられる毎にそのチヤ
ンネルに関するトランケート順位データTO₁〜
TO₄の値が増加する。また、トランケートメモリ
３５９の各アンド回路３６４には信号KSETが入
力されており、常時はこの信号KSETの“１”に
より加算器３６０の出力（すなわちTO₁〜TO₄）
がメモリ３５９でホールドされるが、或るチヤン
ネルタイミングでこの信号KSETが“０”になる
と、そのチヤンネルに関するトランケート順位デ
ータTO₁〜TO₄がオール“０”にクリアされる。トランケート順位データTO₁〜TO₄は、その値
が10進数の「０」（２進数の“0000”）のとき割当
て可能性ゼロ、（すなわち現在押圧中の鍵がその
チヤンネルに割当てられており、別の鍵をそのチ
ヤンネルに割当てることができないこと）を示
す。データTO₁〜TO₄の値が10進数の「１」（２
進数の“0001”）以上であつてその値が大きいほ
ど割当て可能性が増すのであるが、キースイツチ
のチヤタリング対策上、所定値以下の場合は事実
上割当て可能性ゼロと見なすようにしている。実
施例では、データTO₁〜TO₄の10進値が「１」の
ときは、そのチヤンネルに割当てられている鍵に
関するキーデータTDMが前走査サイクルで初め
て“０”になつたことを示しており、これはチヤ
タリングによる一時的なキーデータTDMの途切
れであるかもしれないので、真の離鍵とは見なさ
ず、割当て可能性ゼロ（鍵押圧が持続している）
と見なすようにしている。データTO₁〜TO₄の10
進値が「２」以上のときは、そのチヤンネルに割
当てられている鍵が離鍵されていることを示して
おり、割当て可能性が存在することを示す。「２」
以上のデータTO₁〜TO₄は、後から別の鍵が離鍵
される毎にカウントアツプされ、最も古く離鍵さ
れたチヤンネルのデータTO₁〜TO₄が最大値を示
すようになる。アンド回路３６５，３６６、オア回路３６７及
びインバータ３６８〜３７１は、トランケート順
位データTO₁〜TO₄を上記３つの状態に応じてデ
コードするためのものである。アンド回路３６５
には、データTO₁〜TO₄の全ビツトをインバータ
３６８〜３７１によつて反転した信号が与えられ
ており、その値が10進数の「０」のチヤンネルす
なわち現在押圧中の鍵が割当てられているチヤン
ネルに対応して出力信号TC０が“１”となる。
アンド回路３６６には、データTO₁及びデータ
TO₁〜TO₄をインバータ３６９〜３７１で反転し
た信号が加えられており、データTO₁〜TO₄の10
進値が「１」のチヤンネルすなわちキーデータ
TDMが前走査サイクルで初めて“０”になつた
鍵が割当てられているチヤンネルに対応して出力
信号TC１が“１”となる。オア回路３６７には
データTO₁〜TO₄の上位３ビツトTO₂〜TO₄が入
力されており、データTO₁〜TO₄の10進値が
「２」以上のチヤンネルすなわち既に離鍵された
鍵が割当てられているチヤンネルに対応してその
出力信号TC２―１５が“１”となる。最大値メモリ３６２は各チヤンネルのデータ
TO₁〜TO₄のうち最大値を記憶するためのもの
で、最大値データの各ビツトMT₁〜MT₄毎に遅
延フリツプフロツプ３７２、アンド回路３７３、
３７４及びオア回路３７５を夫々具えている。こ
れらの回路３７２〜３７５はビツトMT₁に関す
るもののみ図示したが、他のビツトMT₂〜MT₄
に関しても同様のものを具えている。比較器３６
１のＡ入力にはトランケートメモリ３５９に記憶
されている各チヤンネルの前記データTO₁〜TO₄
が時分割で与えられており、Ｂ入力には最大値メ
モリ３６２に記憶した最大値データMT₁〜MT₄
が入力される。「Ａ＞Ｂ」が成立したとき、すな
わちメモリ３６２に記憶しているデータMT₁〜
MT₄よりも大きな値のデータTO₁〜TO₄が与え
られたとき、比較器３６１からアンド回路３７６
に対して“１”が与えられる。アンド回路３７６
はタイミング信号９Ｔ１６によつて第９乃至第16
タイムスロツトの間可能化されるようになつてお
り、この間で比較器３６１の「Ａ＞Ｂ」出力が選
択され、DSET信号としてアンド回路３７３に与
えられる。各ビツトMT₁〜MT₄に対応するアン
ド回路３７３にはデータTO₁〜TO₄が夫々入力さ
れており、DSET信号が“１”のときこれらのデ
ータTO₁〜TO₄を選択してオア回路３７５を介し
て遅延フリツプフロツプ３７２にロードする。遅
延フリツプフロツプ３７２にロードされたデータ
TO₁〜TO₄は１タイムスロツト後に新たな最大値
データMT₁〜MT₄として出力されると共にアン
ド回路３７４を介してホールドされる。アンド回
路３７４はDSET信号が“０”のとき可能化さ
れ、“１”のとき動作不能となる。すなわち、比
較器３６１で「Ａ＞Ｂ」が成立したとき、古い最
大値データMT₁〜MT₄をクリアする。また、ア
ンド回路３７４にはタイミング信号２４ｙ３２を
インバータ４０２で反転した信号が加えられてお
り、第24タイムスロツトのとき該アンド回路３７
４を動作不能とし、メモリ３６２の記憶データ
MT₁〜MT₄をクリアする。従つて、信号９Ｔ１
６が立上る第９タイムスロツトにおいてデータ
MT₁〜MT₄はオール“０”である。こうして、信号９Ｔ１６によつてアンド回路３
７６が可能化される第９から第16タイムスロツト
までの８タイムスロツトの間で各チヤンネルのデ
ータTO₁〜TO₄が順次比較され、より大きな値の
データTO₁〜TO₄がデータMT₁〜MT₄としてメ
モリ３６２に記憶され、最終的に第16タイムスロ
ツトが終了したときメモリ３６２には各チヤンネ
ルのデータTO₁〜TO₄のうち最大値を示すデータ
MT₁〜MT₄が記憶されている。この比較期間は
第２８図のＡ期間に相当する。そして、この最大
値データMT₁〜MT₄は、信号２４ｙ３２によつ
てクリアされるまでの間、すなわち第17から第24
タイムスロツトまでの８タイムスロツトの間、メ
モリ３６２でホールドされる。この最大値データ
ホールド期間は第２８図のＢ期間に相当する。ま
た、比較器３６１は、「Ａ＝Ｂ」が成立したとき、
すなわちデータTO₁〜TO₄の値が最大値（MT₁
〜MT₄）であるチヤンネルのタイミングに対応
してトランケートチヤンネル指定信号TCHを発
生する（TCHを“１”にする）。上述から明らか
なように、このトランケートチヤンネル指定信号
TCHは第２８図のＢ期間（第17乃至24タイムス
ロツト）で有効な信号である。一方、一致検出回路３７７ではラツチ回路３５
４にラツチしたキーコードKCとキーコードメモ
リ３４６に記憶した各チヤンネルのキーコード
PKCとを比較し、現在走査中の鍵を示すキーコ
ードKCと同じものがキーコードメモリ３４６に
記憶されている場合そのチヤンネルタイミングに
対応してキーコード一致信号KCEQを出力する。
一致検出回路３７７は、ラツチ回路３５４に記憶
したキーコードKCとキーコードメモリ３４６の
各シフトレジスタ３５５から時分割的に出力され
るキーコードPKCとを各ビツトB3〜N1毎に比較
するための排他オア回路３７８と、各ビツトB3
〜N1に対応する排他オア回路３７８の出力を入
力したノア回路３７９とを含んでいる。図ではビ
ツトN1に対応する排他オア回路３７８のみ示し
たが、他のビツトB3〜N2に関しても同様のもの
が設けられる。現在走査中の鍵のキーコードKC
と或るチヤンネルのキーコードPKCとが一致し
ている場合、各ビツトB3〜N1の排他オア回路３
７８の出力が“０”となり、ノア回路３７９の出
力信号KCEQがそのチヤンネルタイミングに対応
して“１”となる。反対に、１ビツトでも異なつ
ていれば排他オア回路３７８からノア回路３７９
に“１”が入力され、その出力信号KCEQが
“０”となる。尚、キーコードPKCの全ビツトが
入力されたノア回路３８０が設けられており、そ
の出力がノア回路３７９に与えられている。これ
は、キーコードPKCがオール“０”のとき一致
信号KCEQが出ないようにするためである。システムクロツクパルスφ₁、φ₂によつて制御
される２つの遅延フリツプフロツプRG０、RG
１のうち一方のフリツプフロツプRG０は、既に
いずれかのチヤンネルに割当てられておりかつ前
走査サイクルまでは鍵押圧が検出されていた鍵に
関する今回走査サイクルにおける鍵走査タイミン
グが到来したことを記憶するためのものである。
他方のフリツプフロツプRG１は、既にいずれか
のチヤンネルに割当てられておりかつ前走査サイ
クルで初めて離鍵が検出された鍵に関する今回走
査サイクルにおける鍵走査タイミングが到来した
ことを記憶するためのものである。これらのフリ
ツプフロツプRG０、RG１の状態をセツトする
操作はアンド回路３８３及び３８４によつて第９
乃至第17タイムスロツトの間（第２８図のＡ期
間）で行なわれる。前述の通り、この第９乃至第
17タイムスロツトの期間（Ａ期間）は１キー分の
キーデータTDM（９〜）がラツチ回路３５０か
ら出力される最初の８タイムスロツトでありかつ
このキーデータTDM（９〜）に対応するキーコ
ードKCがラツチ回路３５４から出力される最初
の８タイムスロツトである。アンド回路３８３には、第９乃至第17タイムス
ロツトの期間を示すタイミング信号９Ｔ１６及び
一致検出回路３７７から出力されるキーコード一
致信号KCEQ及びアンド回路３６５から出力され
る信号TC０が与えられる。現在走査中の鍵が既
に或るチヤンネルに割当てられている場合、前述
の通り、そのチヤンネルのタイミングに対応して
一致信号KCEQが“１”となり、かつその鍵が現
在押圧中である（厳密には前走査サイクルまでは
鍵押圧中であることが検出されていた）場合はそ
のチヤンネルタイミングに対応して信号TC０が
“１”となり、アンド回路３８３の条件が成立す
る。アンド回路３８３の出力“１”はオア回路３
９０を介して遅延フリツプフロツプRG０にロー
ドされ、１タイムスロツト後に該フリツプフロツ
プRG０から出力される。このフリツプフロツプ
RG０の出力はアンド回路３８１及びオア回路３
９０を介して自己保持される。アンド回路３８４には、タイミング信号９Ｔ１
６及びキーコード一致信号KCEQ及びアンド回路
３６６から出力される信号TC１が与えられる。
現在走査中の鍵が既に或るチヤンネルに割当てら
れている場合は前述の通りそのチヤンネルタイミ
ングに対応してキーコード一致信号KCEQが
“１”となり、かつその鍵に対応するキーデータ
TDMが前走査サイクルで初めて“０”になつた
場合はそのチヤンネルタイミングに対応して信号
TC１が“１”となり、アンド回路３８４の条件
が成立する。アンド回路３８４の出力“１”はオ
ア回路３９１を介して遅延フリツプフロツプRG
１にロードされ、１タイムスロツト後にRG１か
ら出力される。このフリツプフロツプRG１の出
力はアンド回路３８２、オア回路３９１を介して
自己保持される。タイミング信号２４ｙ３２をインバータ３９２
で反転した信号がアンド回路３８１及び３８２に
与えられる。従つてフリツプフロツプRG０及び
RG１の状態は、第９乃至第16タイムスロツト
（第２８図のＡ期間）においてアンド回路３８３
及び３８４の出力によつてセツトされた後は第24
タイムスロツトまで保持され、第24タイムスロツ
トにおいて信号２４ｙ３２によつてリセツトされ
る。フリツプフロツプRG０及びRG１が有効な状
態を保持する第17乃至24タイムスロツトの間（第
２８図のＢ期間）において、アンド回路３８５〜
３８９を利用してキーコードメモリ３４６及びト
ランケート装置３４８に対する制御が実行され
る。そのため、アンド回路３８５〜３８９にはタ
イミング信号１７Ｔ２４が入力されており、Ｂ期
間において可能化される。また、信号ASiは通常
“０”であり、これをインバータ３９３で反転し
た信号ASiが各アンド回路３８５〜３８９に与え
られている。アンド回路３８６はニユーキーオン
（NEWKON）の処理を行なうためのものであ
る。ニユーキーオン（NEWKON）の処理とは、
新たに押圧された鍵をトランケートチヤンネル指
定信号TCHによつて指定されたチヤンネルに割
当てる処理である。このアンド回路３８６には、
上述の信号のほかに、キーデータTDM（９〜）、
トランケートチヤンネル指定信号TCH、オア回
路３６７の出力信号TC２―１５、フリツプフロ
ツプRG０及びRG１の出力をインバータ３９４
及び３９５で夫々反転した信号が加えられる。
TDM（９〜）が“１”とは現在走査中の鍵が押
圧されていることを示しており、RG０及びRG
１の状態が夫々“０”（インバータ３９４及び３
９５の出力が“１”）とはその鍵が未だどのチヤ
ンネルにも割当てられていないことを示してお
り、これらの条件が成立したとき新たな鍵が押圧
されたことを示す。また、前述の通り、信号TC
２―１５は既に離鍵された鍵が割当てられている
チヤンネルを示しており、信号TCHはトランケ
ート順位データTO₁〜TO₄が最大値のチヤンネル
を示している。従つて、キーデータTDMに対応
する鍵が新たに押圧された鍵である場合、最も古
く離鍵されたチヤンネル（TCHのチヤンネル）
のタイムスロツトに対応してアンド回路３８６の
条件が成立する。アンド回路３８６の出力“１”
はオア回路３９６を介してKSET信号としてキー
コードメモリ３４６に与えられる。 KSET信号が“１”のとき、メモリ３４６内の
各ビツト毎の書込み用アンド回路３５８が可能化
され、ラツチ回路３５４にラツチされている新た
な押圧鍵のキーコードKCがメモリ３４６（すな
わち各ビツト毎のシフトレジスタ３５５）にロー
ドされる。このとき、KSET信号をインバータ３
９７で反転しKSET信号は“０”であり、メモリ
３４６における当該チヤンネルの古い割当て鍵を
示すキーコードPKCがクリアされる。また、
KSET信号の“０”によりトランケートメモリ３
５９の各ビツト毎のアンド回路３６４が動作不能
となり、当該チヤンネルに関するデータTO₁〜
TO₄をオール“０”にする。こうして、新たな押
圧鍵の割当てが実行される。尚、最大値MT₁〜MT₄と同値のデータTO₁〜
TO₄を保有するチヤンネルが複数有る場合は、ア
ンド回路３８６が信号９Ｔ１６によつて可能化さ
れる８タイムスロツトの間に信号TCHが複数タ
イムスロツトで発生する。そこで、新たな押圧鍵
が複数チヤンネルに連続して割当てられることを
防止するために、アンド回路３８６の出力がオア
回路３９０を介して遅延フリツプフロツプRG０
に与えられるようになつており、１つのタイムス
ロツトでアンド回路３８６の条件が成立したとき
該フリツプフロツプRG０をセツトし、以後はア
ンド回路３８６の条件が成立しないようにしてい
る。従つて、KSET信号は１つのタイムスロツト
で１度だけ“１”となり、新たな押圧鍵は１つの
チヤンネルにのみ割当てられる。アンド回路３８７はプリニユーキーオフ
（NEWKOF1）の処理を行なうためのものであ
る。プリニユーキーオフ（NEWKOF1）の処理
とは、今まで押圧されていた鍵のキーデータ
TDMが今回の走査サイクルで初めて“０”にな
つたときに行なう処理であり、真の離鍵とチヤタ
リングとの区別をするための予備的な処理であ
る。アンド回路３８７には、前述の信号ASi、１
７Ｔ２４のほかに、キーデータTDM（９〜）を
インバータ３９８で反転した信号、キーコード一
致信号KCEQ、信号TC０及びフリツプフロツプ
RG０の出力信号が入力される。キーデータ
TDM（９〜）が“０”（インバータ３９８の出力
信号が“１”）とは現在走査中の鍵が離鍵されて
いることもしくはキースイツチチヤリングによつ
て一時的にスイツチオフとなつていることを示
し、RG０が“１”とはその鍵が今まで押圧され
ていたものでありかついずれかのチヤンネルに現
在割当てられていることを示しており、これらの
条件が成立したとき今まで押圧されていた鍵のキ
ーデータTDMが今回の走査サイクルで初めて
“０”となつたことを示す。これがプリニユーキ
ーオフ（NEWKOF1）の検出条件であり、この
条件が成立したとき、その鍵が割当てられている
チヤンネルタイミング（これは信号KCEQとTC
０によつて特定される）に対応してアンド回路３
８７の出力が“１”となる。アンド回路３８７の
出力“１”はオア回路３９９を介してカウント信
号DCとして加算器３６０に与えられる。これに
より、それまではオール“０”（TC0が“１”）で
あつた当該チヤンネルのトランケート順位データ
TO₁〜TO₄が“0001”（10進数の「１」）となり、
信号TC１が“１”となる。前述の通り、このプ
リニユーキーオフ（NEWKOF1）の処理によつ
てデータTO₁〜TO₄が「１」（10進数）となつた
だけではまだ真の離鍵とは判断しない。このプリニユーキーオフ（NEWKOF1）の処
理を行なつた走査サイクルの次の走査サイクルに
おける当該プリニユーキーオフ処理に係る鍵の走
査タイミングにおいて前述のフリツプフロツプ
RG１のセツトが行なわれる。すなわち、当該鍵
が割当てられているチヤンネルのタイミングに対
応して信号TC１が“１”となりかつ信号KCEQ
が“１”となるからである。前述の通り、このフ
リツプフロツプRG１のセツトはＡ期間（第２８
図）で行なわれる。その直後のＢ期間において、
このフリツプフロツプRG１の出力が“１”であ
ること（すなわち前走査サイクルでプリニユーキ
ーオフ処理を行なつたこと）を条件に、オールド
キーオン（OLDKON）あるいは真のニユーキー
オフ（NEWKOF2）及びキーオフインクリメン
ト（KOFINC）の処理を行なう。アンド回路３８５はオールドキーオン
（OLDKON）の処理を行なうためのものである。
オールドキーオン（OLDKON）の処理とは、前
走査サイクルにおいてプリニユーキーオフ処理さ
れた鍵のキーデータTDMが今回の走査サイクル
では“１”に復帰した場合に行なう処理である。
すなわち、このオールドキーオン（OLDKON）
が成立する場合は、前回のキーデータTDMの
“０”はキースイツチのチヤタリングによる一時
的な途切れであつたことを意味する。アンド回路
３８５には、前述の信号ASi、１７Ｔ２４のほか
に、キーデータTDM（９〜）、キーコード一致信
号KCEQ、信号TC１及びフリツプフロツプRG１
の出力信号が入力される。キーデータTDM（９
〜）が“１”とは現在走査中の鍵が押圧されてい
ることを示し、RG１が“１”とはその鍵に関し
て前走査サイクルでプリニユーキーオフ処理を行
なつたことすなわち前走査サイクルにおいてその
鍵のキーデータTDMが初めて“０”になつたこ
とを示しており、これらの条件が成立したとき前
走査サイクルにおけるキーデータTDMの“０”
はチヤタリングによる一時的な途切れであつたに
すぎないことを意味する。これがオールドキーオ
ン（OLDKON）の検出条件であり、この条件が
成立したとき、その鍵が割当てられているチヤン
ネルタイミング（これは信号KCEQとTC1によつ
て特定される）に対応してアンド回路３８５の出
力が“１”となる。このアンド回路３８５の出力“１”はオア回路
３９６を介してKSET信号として利用される。オ
ールドキーオン（OLDKON）処理における
KSET信号は、新たな割当てのためのものではな
く、トランケート順位データTO₁〜TO₄をプリニ
ユーキーオフ処理を行なう前の状態に（つまりオ
ール“０”に）戻すために利用される。すなわ
ち、KSET信号を反転したKSET信号によつて当
該チヤンネルにおけるデータTO₁〜TO₄の値
“0001”がクリアされ、“0000”に戻される。キー
コードメモリ３４６では、KSET信号によつてラ
ツチ回路３５４からのキーコードKCをロードす
るが、これは当該チヤンネルにおける古いキーコ
ードPKCと同じであるため実質的な変化はない。 “アンド回路３８８は真のニユーキーオフ
（NEWKOF2）の処理を行なうためのものであ
る。アンド回路３８８には、前述の信号ASi、１
７Ｔ２４のほかに、キーデータTDM（９〜）を
インバータ３９８で反転した信号、キーコード一
致信号KCEQ、信号TC１及びフリツプフロツプ
RG１の出力信号が入力される。キーデータ
TDM（９〜）が反転されている点だけが異なり、
他は前記アンド回路３８５と同じ信号が入力され
る。今まで押圧されていた鍵のキーデータTDM
が２走査サイクル連続して“０”のときこのアン
ド回路３８８の条件が成立し、該鍵が割当てられ
ているチヤンネルタイミングで“１”が出力され
る。このようにキーデータTDMが２走査サイク
ル続けて“０”になつたとき初めて新たな離鍵が
なされたと判断する。アンド回路３８８の出力
“１”はオア回路３９９を介して加算器３６０に
与えられる。これにより、前走査サイクルにおけ
るプリニユーキーオフ処理によつて“0001”とさ
れた当該チヤンネルのトランケート順位データ
TO₁〜TO₄が更に１カウントアツプされて
“0010”（10進数の「２」）となる。こうして、ト
ランケート順位データTO₁〜TO₄の10進値が
「２」以上のチヤンネルは離鍵状態となつている
ことを示している。アンド回路３８９はキーオフインクリメント
（KOFINC）の処理を行なうためのものである。
キーオフインクリメント（KOFINC）とは、上
述の真のニユーキーオフ（NEWKOF2）の条件
が成立したときすなわち新たな離鍵が検出された
とき、既に離鍵状態となつている他のチヤンネル
のトランケート順位データTO₁〜TO₄を夫々１カ
ウントアツプする処理である。アンド回路３８９
には、前記アンド回路３８８と同様に、キーデー
タTDM（９〜）の反転信号とフリツプフロツプ
RG１の出力信号が入力されており、新たな離鍵
が検出されたときすなわち前走査サイクルでプリ
ニユーキーオフ処理を行ない（RG1が“１”）か
つ今回走査サイクルでもキーデータTDM“０”
のとき、動作可能となる。アンド回路３８９には
更に信号TC２―１５が入力されている。従つて、
前記アンド回路３８８が新たな離鍵を検出したチ
ヤンネルのタイミングに対応して“１”を出力す
るのに対して、アンド回路３８９は新たな離鍵が
検出されたチヤンネルとは別の既に離鍵状態とな
つているチヤンネルのタイミングに対応して
“１”を出力する。アンド回路３８９の出力“１”
はオア回路３９９を介してカウント信号DCとし
て加算器３６０に与えられる。こうして、既に離
鍵状態となつているチヤンネルのデータTO₁〜
TO₄（10進値の「２」以上の値）が更に１カウン
トアツプされる。従つて、このキーオフインクリ
ント処理によつて、離鍵状態となつているチヤン
ネルのデータTO₁〜TO₄は新たな離鍵（真のニユ
ーキーオフNEWKOF2）がある毎に１カウント
アツプされることにより、結局最も古く離鍵され
たチヤンネルのデータTO₁〜TO₄が最大値を示す
ものとなる。尚、図示は省略したが、電源投入時
に全チヤンネルのデータTO₁〜TO₄を「２」以上
の所定値にプリセツトしておく必要があるのはい
うまでもない。トランケートメモリ３５９から出力されるデー
タTO₁〜TO₄のうち上位３ビツトTO₂，TO₃，
TO₄がオア回路４００に入力されており、このオ
ア回路４００からキーオフ信号KOFが得られる。
データTO₁〜TO₄の10進値が「２」以上のチヤン
ネル（すなわち離鍵状態となつているチヤンネ
ル）のタイミングに対応してキーオフ信号KOF
が“１”となる。キーオフ信号KOFが“０”の
チヤンネルは押鍵中のチヤンネルを示す。そこで
このキーオフ信号KOFをインバータ４０１で反
転してキーオン信号KONを作り、これを８ステ
ージ／１ビツトのシフトレジスタから成るキーオ
ンレジスタ３４７を経由させて出力するようにし
ている。レジスタ３４７から出力されるキーオン
信号KONはキーコードメモリ３４６から出力さ
れるキーコードPKCの時分割チヤンネルタイミ
ングに同期しており、押鍵中のチヤンネルで
“１”、離鍵されたチヤンネルで“０”となる。こ
のキーオン信号KONは楽音信号発生部２１（第
２５図の楽音発生回路２１Ｃ）に与えられ、各チ
ヤンネルで発生する楽音の発音を制御する。前述
のプリニユーキーオフ処理（NEWKOF1）の後
オールドキーオン処理（OLDKON）が行なわれ
た場合すなわちチヤタリングがあつた場合、キー
オン信号KONは全く途切れず、従つてチヤタリ
ングを除去することができる。尚、信号ASiは複音モードのときのイニシヤル
センシング信号ISに対応して第４図の単音キーア
サイナ１４Ａから与えられるものであり、イニシ
ヤルタツチ検出を行なう前記約10msの待ち時間
の間、複音キーアサイナ１４Ｂの割当て動作を禁
止するために利用される。第４図において、フリ
ツプフロツプAKQの出力がアンド回路９１を介
してオア回路３４５に与えられると共にアンド回
路３４４の出力がオア回路３４５に与えられてお
り、このオア回路３４５の出力が信号ASiとして
第２７図に与えられる。アンド回路３４４にはフ
リツプフロツプXKQの出力及びフリツプフロツ
プMK１，MK２の出力反転信号が入力されてい
る。前述の「エニーニユーキーオン」に相当する
キーデータTDMが与えられたとき、第17タイム
スロツトでフリツプフロツプXKQの出力が“１”
に立上り、その８タイムスロツト後の第25タイム
スロツトでフリツプフロツプAKQの出力が“１”
に立上り、その後約10msの間AKQの“１”が保
持される。そしてこのAKQの“１”に対応して
イニシヤルセンシング信号ISが“１”となり、前
述のイニシヤルタツチ検出処理が実行される。イ
ニシヤルタツチ検出期間中は発音を開始せず、そ
の期間終了後に発音開始しなければならないこと
は前述の通りであり、そのために信号ISに対応す
る信号ASiによつて複音キーアサイナ１４Ｂの割
当て動作特にアンド回路３８５〜３８９による処
理（OLDKON、NEWKON、NEWKOF1、
NEWKOF2、KOFINC）を禁止するのである。
信号ASiは信号ISよりもアンド回路３４４の出力
の分だけ早く“１”に立上る。これは、信号ISす
なわちフリツプフロツプAKQの出力は第25タイ
ムスロツトで立上るため、これだけでは「エニー
ニユーキーオン」検出のときの第17乃至第24タイ
ムスロツト（第２８図のＢ期間）をカバーするこ
とができないので、この期間でも確実に割当て動
作を禁止するためである。すなわち、アンド回路
３４４はフリツプフロツプAKQのセツト条件と
同じ条件で動作し、該フリツプフロツプAKQの
出力が“１”に立上る８タイムスロツト前の第17
タイムスロツトからその出力が“１”に立上る。上述のように第２７図の複音キーアサイナ１４
Ｂを用いれば、トランケート装置３４８を利用し
てキースイツチのチヤタリングを除去することが
できるので、押鍵検出部１２（第２図、第３図）
の側に特別のチヤタリング除去回路を設ける必要
がなくなり、回路構成を簡単化することができ
る。尚、上記実施例では、キーデータTDMが１
走査サイクル（約2ms）だけ途切れた場合をチヤ
タリングと見なし、２走査サイクル以上続けて途
切れた場合は離鍵と判断するようにしているが、
チヤタリングと見なすキーデータTDMの途切れ
期間は１走査サイクルに限らず任意に設定でき
る。すなわち、前記プリニユーキーオフ
（NEWKOF1）処理が所定走査サイクル連続して
行なわれるように構成すればよく、そのためには
前記トランケート順位データTO₁〜TO₄の値が
「１」乃至所定値のとき前記信号TC１を発生しか
つデータTO₁〜TO₄の値が該所定値を越えている
とき前記信号TC２―１５を発生するように構成
すればよい。尚、押鍵検出部１２は第３図に示すような時分
割多重化キーデータTDMを発生する方式に限ら
ず、如何なる押鍵検出方式を用いてもよい。ま
た、上記実施例では単音モードと複音モードが選
択可能であるが、どちらか一方のみであつてもよ
い。アタツクピツチコントロールに鍵タツチ検出信
号を利用する場合、タツチセンサ１０はアナログ
出力を生じるものに限らずデイジタル出力を生じ
るものを用いてもよい。また、アタツクピツチコ
ントロールに鍵タツチ検出信号を利用する場合、
タツチセンサ１０は必らずしもアフタータツチセ
ンサである必要はなく、イニシヤルタツチ検出専
用のセンサであつてもよい。また、アタツクピツ
チの初期深さに限らずアタツクピツチのかかる期
間（エンベロープレート）をイニシヤルタツチに
応じて制御するようにしてもよい。また、上記実施例ではタツチセンサ１１は全鍵
共通であるが、各鍵毎にもしくは半オクターブあ
るいはオクターブ等所定音域毎に夫々独立にタツ
チセンサを設けてもよい。また、アフタータツチ
センサ１１Ａの形状、材質等は特に限定されず、
要するに押鍵持続中においても鍵タツチに応じた
出力が得られるものであればよい。例えば、感圧
導電ゴムあるいは圧電素子、半導体圧力センサ、
光学方式を用いたもの、コイルを用いたもの、磁
気作用を用いたもの、等如何なる動作原理にもと
づくセンサを用いてもよい。「エニーニユーキーオン」あるいは「レガート
ニユーキーオン」にもとづきアフタータツチセン
サ１１Ａの出力信号のピーク値を所定期間内で検
出しこれをホールドする場合において、必ずしも
厳密なピーク値ホールドを行なわねばならないわ
けではなく、要するに演奏者が鍵押圧当初に鍵に
与えた力（イニシヤルタツチ）を前記所定期間内
で量的に検出するように構成されていればよい。
また、イニシヤルタツチ検出のための前記所定期
間は実施例では約10ms（ミリ秒）となつている
が、発音開始を遅らせてもさしつかえない程度な
らどの程度でもよい。上記実施例ではタツチ検出信号（ボリユームＶ
３，Ｖ６，Ｖ８の出力）と他の効果設定信号（ボ
リユームＶ１，Ｖ２，Ｖ４，Ｖ５，Ｖ７の出力）
とを共通のＡ／Ｄ変換部１７でＡ／Ｄ変換するよ
うにしているが、タツチ検出信号専用のＡ／Ｄ変
換装置を設けてもよい。第６図のＡ／Ｄ変換器１８においては、ボリユ
ームＶ１乃至Ｖ７に関するＡ／Ｄ変換に関して、
データの急激な変化を防ぐために１サンプリング
周期におけるデータ変化量は±１に限定されてい
る。しかし、１サンプリング周期におけるデータ
変化量を±Ｎ（Ｎは２以上の所定数）以内に限定
する、あるいはデータ変化量を全く限定しないよ
うにする、ことも可能である。後者の場合、第６
図のアツプカウント用のアンド回路１４４に遅延
フリツプフロツプ１４０の出力を入力し、かつア
ンド回路１４２，１４４から信号TiM2＋３、
TiM1を除去すればよい。また、前者の場合は、
上述と同様にアンド回路１４２，１４４の入力組
合せを変更した上で、遅延フリツプフロツプ１３
７の連結数（シフトステージ数）をＮに対応して
増加し、その各ステージからTiM信号の遅延信
号が出力されている間のみアンド回路１４２，１
４４を動作可能にすればよい。また、タツチ検出
信号に応じて音高、音量のみならず音色その他の
楽音要素を制御するようにしてもよいのは勿論で
ある。第１３図の演算器CUL２では演算器CUL３で
求めたエンベロープデータENV（到達目標値）を
所定ビツト下位シフトしたデータΔENVを変化
幅データとて用いているが、これに限らず、別途
適宜の変化幅データ発生手段で発生したデータを
演算に用いるようにしてもよい。また、演算器
CUL１〜CUL４更にはCUL５、CUL６はシリア
ル演算を行なうものに限らずパラレル演算器を用
いてもよい。また実施例では、演算器CUL２で
変化幅データΔENVの演算を行なうタイミング
は演算器CUL１の最上位ビツトのキヤリイアウ
ト信号の出力タイミングとなつているが、これに
限らず、演算器CUL１の内容が所定値になつた
ときに演算器CUL２で演算が行なわれるように
してもよい。そのためには、例えば演算器CUL
１の内容が所定値になつたことを検出する比較器
を設け、この比較器の出力によつて演算器CUL
２の演算タイミングを制御すればよい。また、ラ
ツチ回路２５７のラツチタイミングを変えること
によつても可能である。尚、アタツクピツチコントロールの態様は上記
実施例に示したようなビブラート型のものに限ら
ずいかなる態様でもよく、要するに音の出初めで
ピツチの乱れを実現し得る態様であればよい。以上説明したようにこの発明によれば、鍵タツ
チに応じたアタツクピツチコントロールが可能に
なるので、表現力豊かなアタツクピツチコントロ
ールを電子楽器において実現することができるよ
うになる。例えば、管楽器系音色における吹き始
めのピツチの乱れをアタツクピツチコントロール
によつて模倣する場合、吹き始めの息の強弱に応
じた微妙なピツチずれ幅の違いが表現できるよう
になる。また、鍵タツチに応じて音の出始めの最
大ピツチずれが制御されることにより、各種のア
タツク装飾音を付加する効果を鍵タツチに応じて
実現することもできる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図はこの発明のより詳細な実施例を示す
電子楽器全体構成ブロツク図、第３図は第２図の
押鍵検出部及びカウンタの詳細例を示す回路図、
第４図は第２図の単音キーアサイナの詳細例を示
す回路図、第５図は第２図各部で使用するタイミ
ング信号の一例を示すタイミングチヤート、第６
図は第２図のタツチセンサ、各種効果設定操作子
群、アナログ電圧マルチプレクサ及びＡ／Ｄ変換
器の部分の詳細例を示す回路図、第７図は第２図
のＡ／Ｄ変換部内の制御及び記憶部の詳細例を示
す回路図、第８図は第６図のアフタータツチセン
サの出力にもとづきイニシヤルタツチ及びアフタ
ータツチの両方を検出することを示すための信号
波形図、第９図は第６図及び第７図の回路による
アナログ／デイジタル変換のための時分割状態を
示すタイミングチヤート、第１０図は第６図の
Ａ／Ｄ変換器の通常の（イニシヤルタツチ検出時
以外のときの）動作例を示すタイミングチヤー
ト、第１１図は第６図及び第７図におけるイニシ
ヤルタツチ検出時の主な信号の発生状態を示すタ
イミングチヤート、第１２図及び第１３図及び第
１４図は第２図の効果付与回路の詳細例を３分割
して夫々示す回路図、第１５図ａはアタツクピツ
チ及びデイレイビブラート及びノーマルビブラー
トにおける変調信号及びそのエンベロープの一例
を示す図、第１５図ｂは第１３図及び第１４図に
おける各種制御信号の状態を同図ａに対応させて
示すタイミングチヤート、第１６図はアタツクピ
ツチコントロール開始時における第１２図乃至第
１４図の各種信号状態を示すタイミングチヤー
ト、第１７図は第１３図の演算器におけるシリア
ル演算を説明するためのタイミングチヤート、第
１８図は第１２図におけるデイレイビブラートエ
ンベロープレートデータの変換処理を説明するた
めのタイミングチヤート、第１９図はデイレイビ
ブラート用の制御データ設定ボリユームとデイレ
イビブラート開始時間データ及びデイレイビブラ
ートエンベロープレートデータとの関係並びにこ
れらのデータによつて決定されるデイレイビブラ
ート開始時間及びデイレイビブラート期間との関
係を示すグラフ、第２０図ａはアタツクピツチコ
ントロールにおける変調信号のエンベロープデー
タの変化を３つの異なる初期値に対応して夫々示
す図、同図ｂはデイレイビブラートにおける変調
信号のエンヘロープデータの変化を３つの異なる
目標値に対応して夫々示す図、同図ｃはビブラー
トにおける変調信号の変化を２つの異なる深さ
（エンベロープ瞬時値）に対応して夫々示す図、
第２１図は第１４図の周波数情報変換部において
単音モードの押圧鍵キーコードを対数形式の周波
数情報に変換する動作を示すタイミングチヤー
ト、第２２図はスラー制御開始時における第１４
図の各種信号状態を示すタイミングチヤート、第
２３図はスラー制御を行つたときの周波数情報の
変化を例示する図、第２４図は各種効果の選択状
態及び鍵演奏法に応じてこの実施例において実現
される各種効果の組合せを示す図、第２５図は第
２図の楽音信号発生部の詳細例を特に周波数情報
変更回路に関して示す回路図、第２６図は第２５
図における単音周波数情報の下位ビツトと変調信
号瞬時値データとの演算タイミングを示すタイミ
ングチヤート、第２７図は第２図の複音のキーア
サイナの詳細例を示す回路図、第２８図は第２７
図における各種処理の時間関係を示すタイミング
チヤート、である。４１０，１０……鍵盤、４１１……タツチ検出
装置、４１２……押鍵検出装置、４１３……楽音
発生装置、４１４……アタツクピツチ制御装置、
１１……タツチセンサ、１１Ａ……アフタータツ
チセンサ、１２……押鍵検出部、１３……鍵走査
用及び待ち時間設定用及びＡ／Ｄ変換時分割動作
制御用のカウンタ、１４……発音割当て回路、１
４Ａ……単音キーアサイナ、１４Ｂ……複音キー
アサイナ、２０……アタツクピツチ制御用の変調
信号発生手段を含む効果付与回路、２１……楽音
信号発生部、CUL２……変調信号形成用の演算
器、CUL３……エンベロープ信号形成用の演算
器、１７……タツチ検出信号をアナログ／デイジ
タル変換するためのＡ／Ｄ変換部、COM１……
変調信号形成用演算器の加減算切換え制御に関与
する比較器、５６，５７，AKQ……エニーニユ
ーキーオン検出に関与するアンド回路及び遅延フ
リツプフロツプ、７７，７８，NKQ……レガー
トニユーキーオン検出に関与するアンド回路及び
遅延フリツプフロツプＲ、MONO―SW……単
音モード選択スイツチ、２１０，２１１，２２５
……アタツクピツチ制御用の変調信号の発生動作
開始に関与するアンド回路及び遅延フリツプフロ
ツプ。

Claims

【特許請求の範囲】１複数の鍵を具える鍵盤と、この鍵盤で押圧された鍵を検出するための押鍵
検出手段と、この押鍵検出手段の出力にもとづき押圧鍵に対
応する楽音信号を発生する楽音発生手段と、前記鍵盤で押圧された鍵に関する押圧力あるい
は押圧速度あるいは押圧深さ等にもとづき鍵タツ
チを検出するタツチ検出手段と、前記押鍵検出手段の出力に応答して、押鍵時か
ら所定期間の間徐々に時間変化する変調制御信号
を発生し、この変調制御信号に応じて前記楽音発
生手段で発生する楽音信号のピツチを変調制御す
るアタツクピツチ変調制御信号発生手段と、前記タツチ検出手段の出力に応じて、前記アタ
ツクピツチ変調制御信号発生手段で発生する前記
変調制御信号の時間変化における最大値を制御す
る制御手段とを具える電子楽器。２前記押鍵検出手段は、前記鍵盤で押圧された
鍵を検出し、その押圧鍵を示す情報を出力する手
段と、この押圧鍵情報にもとづき１乃至複数の押
圧鍵のうち１鍵を前記楽音発生手段に割当てる単
音割当て手段と、前記押圧鍵情報にもとづき複数
の押圧鍵を前記楽音発生手段に割当てる複音割当
て手段と、前記単音割当て手段及び複音割当て手
段の一方の出力を前記楽音発生手段で利用させる
ための単音モード／複音モード選択手段と、何も
鍵が押圧されていない状態のとき初めていずれか
の鍵が押圧されたことを検出するエニーニユーキ
ーオン検出手段と、何か鍵が押圧されている状態
で別の鍵が新たに押圧されたことを検出するレガ
ートニユーキーオン検出手段とを含み、前記選択
手段で単音モードが選択されているときは前記エ
ニーニユーキーオン検出手段及びレガートニユー
キーオン検出手段の両方の出力に応答して前記ア
タツクピツチ変調制御信号発生手段における前記
変調制御信号の発生を開始させ、前記選択手段で
複音モードが選択されているときは前記エニーニ
ユーキーオン検出手段の出力に応答して前記アタ
ツクピツチ変調制御信号発生手段における前記変
調制御信号発生を開始させるようにした特許請求
の範囲第１項記載の電子楽器。