JPS635552A - バイポ−ラ／ｍｏｓデバイス - Google Patents
バイポ−ラ／ｍｏｓデバイスInfo
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- JPS635552A JPS635552A JP62158760A JP15876087A JPS635552A JP S635552 A JPS635552 A JP S635552A JP 62158760 A JP62158760 A JP 62158760A JP 15876087 A JP15876087 A JP 15876087A JP S635552 A JPS635552 A JP S635552A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般に集積回路素子に関し、特に、バイポーラ
コンポーネントおよびＭＯＳコンポーネントの両方を持
つ集積回路素子に関する。
コンポーネントおよびＭＯＳコンポーネントの両方を持
つ集積回路素子に関する。
集積回路の設計は通常、バイポーラテクノロジもしくは
ＭＯＳテクノロジのどちらかを基礎にしている。バイポ
ーラテクノロジを使えば一般にＭＯＳテクノロジによっ
て作られた素子よりも速い素子を製造できる。しかしな
がら、ＭＯＳテクノロジはより簡単に実現でき、−般に
ずっと低電力の素子を製造できる。
ＭＯＳテクノロジのどちらかを基礎にしている。バイポ
ーラテクノロジを使えば一般にＭＯＳテクノロジによっ
て作られた素子よりも速い素子を製造できる。しかしな
がら、ＭＯＳテクノロジはより簡単に実現でき、−般に
ずっと低電力の素子を製造できる。
集積回路素子内の個々の部分は基板上に形成され、導電
線によって相互接続される。通常、基板は軽くドープさ
れた半導体でふり、その上に連続して半導体層、絶縁層
、および導電層が沈積される。
線によって相互接続される。通常、基板は軽くドープさ
れた半導体でふり、その上に連続して半導体層、絶縁層
、および導電層が沈積される。
バルク半導体基板（バルクシリコン）上に電子コンポー
ネントを製造するための技術およびテクノロジがよく知
られておシ、簡単に実現できるが、バルクシリコン技術
によって製造された素子にはいくつかの望ましくない特
性がある。たとえば、バルクシリコン上に形成されたＭ
ＯＳ）ランジスタは望ましくない大きな寄生ソース容量
、およびドレン容量を持ち、ＭＯＳ）ランジスタの動作
をスローダウンし、消費電力を増加させる。
ネントを製造するための技術およびテクノロジがよく知
られておシ、簡単に実現できるが、バルクシリコン技術
によって製造された素子にはいくつかの望ましくない特
性がある。たとえば、バルクシリコン上に形成されたＭ
ＯＳ）ランジスタは望ましくない大きな寄生ソース容量
、およびドレン容量を持ち、ＭＯＳ）ランジスタの動作
をスローダウンし、消費電力を増加させる。
前述の寄生容量問題を減するための１つの方法はシリコ
ン−オン−インシュレータ（ＳＯＩ）技術（絶縁性基板
上への半導体結晶形成技術）を用いることである。ＳＯ
Ｉ技術を使い、二酸化シリコンのような絶縁基板の上に
活性半導体コンポーネントを形成し、コンポーネントお
よび下層の基板の間の容量性効果を大幅に減少する。
ン−オン−インシュレータ（ＳＯＩ）技術（絶縁性基板
上への半導体結晶形成技術）を用いることである。ＳＯ
Ｉ技術を使い、二酸化シリコンのような絶縁基板の上に
活性半導体コンポーネントを形成し、コンポーネントお
よび下層の基板の間の容量性効果を大幅に減少する。
ＳＯＩ技術を用いて、バイポーラトランジスタを形成す
ることが様々なエンジニアおよび研究者によって探究さ
れてきた。たとえば１９８３年６月のＩ ＥＥＥＥｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ第ＥＤＬ−
４巻、第６号のｌ” ５ｉｌｉｃｏｎ−ｏｎ−４ｎｓｕ
ｌａｔｏｒＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ
Ｊという論文の中で、Ｒｏｄｄｅｒ らは二酸化シリコ
ン基板上に作られた薄膜、ラテラル、ＮＰＮバイポーラ
トランジスタを教えている。Ｒｏｄｄｅｒ等はさらにＮ
ＰＮバイボ゛−ラトランジスタのベース領域に用いられ
る酸化層、および酸化物上に形成されたメタルゲートな
教えている。この構成によりトランジスタはＮ−チャン
ネルＭＯ８ＦＥＴとして動作し、さらに、ゲートバイア
ス電圧を変化させたときの特性の研究が可能になる。最
大ＤＣ電流利得値２．５は５ミクロンのベース幅で達成
され、約０．５の値は１０ミクロンのベース幅で達成さ
れた。
ることが様々なエンジニアおよび研究者によって探究さ
れてきた。たとえば１９８３年６月のＩ ＥＥＥＥｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ第ＥＤＬ−
４巻、第６号のｌ” ５ｉｌｉｃｏｎ−ｏｎ−４ｎｓｕ
ｌａｔｏｒＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ
Ｊという論文の中で、Ｒｏｄｄｅｒ らは二酸化シリコ
ン基板上に作られた薄膜、ラテラル、ＮＰＮバイポーラ
トランジスタを教えている。Ｒｏｄｄｅｒ等はさらにＮ
ＰＮバイボ゛−ラトランジスタのベース領域に用いられ
る酸化層、および酸化物上に形成されたメタルゲートな
教えている。この構成によりトランジスタはＮ−チャン
ネルＭＯ８ＦＥＴとして動作し、さらに、ゲートバイア
ス電圧を変化させたときの特性の研究が可能になる。最
大ＤＣ電流利得値２．５は５ミクロンのベース幅で達成
され、約０．５の値は１０ミクロンのベース幅で達成さ
れた。
Ｒｏｄｄｅｒ等のテスト素子はいくつかの理由のためＤ
Ｃ電流利得が非常に低い。その理由の１つのため、Ｒｏ
ｄｄｅｒ等はＭＯＳ−タイプゲート待った狭いベース幅
を有するＮＰＮバイポーラトランジスタを作ることがで
きなかった。またＲｏｄｄｅｒらのテスト素子はバイポ
ーラモードおよびＭＯＳモードの両方で同時に動作する
ことは決してない。
Ｃ電流利得が非常に低い。その理由の１つのため、Ｒｏ
ｄｄｅｒ等はＭＯＳ−タイプゲート待った狭いベース幅
を有するＮＰＮバイポーラトランジスタを作ることがで
きなかった。またＲｏｄｄｅｒらのテスト素子はバイポ
ーラモードおよびＭＯＳモードの両方で同時に動作する
ことは決してない。
言い換えればＲｏｄｄｅｒ等によるとテスト素子はＮＰ
ＮバイポーラトランジスタかあるいはＮ−チャンネルＭ
ＯＳＦＥＴトランジスタとして動作するが、両方が組み
合わさって動作することはない。
ＮバイポーラトランジスタかあるいはＮ−チャンネルＭ
ＯＳＦＥＴトランジスタとして動作するが、両方が組み
合わさって動作することはない。
しかしながら、たとえＲｏｄｄｅｒらがバイポーラ／Ｍ
Ｏ８の組み合わさった素子としてテスト素子を動作させ
たとしてもテスト素子のベース幅が広いため電流利得は
得られなかったであろう。
Ｏ８の組み合わさった素子としてテスト素子を動作させ
たとしてもテスト素子のベース幅が広いため電流利得は
得られなかったであろう。
１９８３年８月のＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅＬｅｔｔｅｒｓ第ＥＤＬ−４巻、第８号のＴ’５
ａｕｒ等による論文「Ｅｕ１ｌｙ ｌ５ｏｌａｔｅｄ
Ｌａｔｅｒａｌ ＢｉｐｏｌａｒＭＯ８Ｔｒａｎｓｉｓ
ｔｏｒｓ Ｆａｂｒｉｃａｔｅｄ ｉｎ Ｚｏｎｅ−Ｍ
ｅｌｔｉｎｇ−Ｒｅｃｒｙｓｔａｌｉｚｅｄ Ｓｉ Ｆ
ｉｌｍｓ ｏｎ ５ｉ０２ Ｊは絶縁基板上に形成され
たバイポーラおよびＭＯ８両トランジスタを含む他の集
積回路素子を教えている。Ｔｓａｕｒ等の発表において
、４端子素子が述べられておち１、該素子は選択的にＮ
ＰＮバイポーラトランジスタもしくは通常のＮ−チャン
ネルＭＯ８ＦＥＴとして動作させることができる。バイ
ポーラ動作ではエミッタ接地電流利得、約２０が観察さ
れている。’ｐ、ａｕｒ等のバイポーラトランジスタは
Ｒｏｄｄｅｒ等の電流利得よシ大きい電流利得を示すが
、通常のバイポーラテクノロジで達成される電流利得と
比べてむしろまだ低い。
ｉｃｅＬｅｔｔｅｒｓ第ＥＤＬ−４巻、第８号のＴ’５
ａｕｒ等による論文「Ｅｕ１ｌｙ ｌ５ｏｌａｔｅｄ
Ｌａｔｅｒａｌ ＢｉｐｏｌａｒＭＯ８Ｔｒａｎｓｉｓ
ｔｏｒｓ Ｆａｂｒｉｃａｔｅｄ ｉｎ Ｚｏｎｅ−Ｍ
ｅｌｔｉｎｇ−Ｒｅｃｒｙｓｔａｌｉｚｅｄ Ｓｉ Ｆ
ｉｌｍｓ ｏｎ ５ｉ０２ Ｊは絶縁基板上に形成され
たバイポーラおよびＭＯ８両トランジスタを含む他の集
積回路素子を教えている。Ｔｓａｕｒ等の発表において
、４端子素子が述べられておち１、該素子は選択的にＮ
ＰＮバイポーラトランジスタもしくは通常のＮ−チャン
ネルＭＯ８ＦＥＴとして動作させることができる。バイ
ポーラ動作ではエミッタ接地電流利得、約２０が観察さ
れている。’ｐ、ａｕｒ等のバイポーラトランジスタは
Ｒｏｄｄｅｒ等の電流利得よシ大きい電流利得を示すが
、通常のバイポーラテクノロジで達成される電流利得と
比べてむしろまだ低い。
本発明の目的は、高速動作、高い利得、低コストでの製
造、および低電力消費特性を有するトランジスタを提供
することである。
造、および低電力消費特性を有するトランジスタを提供
することである。
本発明の他の目的は従来のバイポーラトランジスタおよ
びＭＯＳトランジスタよシ高い利得を持つトランジスタ
デバイスを提供することである。
びＭＯＳトランジスタよシ高い利得を持つトランジスタ
デバイスを提供することである。
さらに、本発明の他の目的は特に高速インバータ回路に
対し好適に使用できるトランジスタデバイスを提供する
ことである。
対し好適に使用できるトランジスタデバイスを提供する
ことである。
簡単に言えば、本発明によるハイブリッドバイポーラ／
ＭＯＳデバイスはエミッタ、ベース、およびコレクタを
持つバイポーラトランジスタ部分と、ベース上に形成さ
れたゲート部分と、ベースにゲート部分をつなぐ電気的
接続から成る。ゲート部分はベース上に形成されたゲー
ト絶縁体、およびゲート絶縁体上に形成されたゲートコ
ンダクタから成る。アルミニウムあるいはグイ化物のよ
うな非常に導電性の高い物質によってゲート部分とベー
ス間を電気的接続する。なお、この電気的接続は低い導
電性物質によってなされてもよい。
ＭＯＳデバイスはエミッタ、ベース、およびコレクタを
持つバイポーラトランジスタ部分と、ベース上に形成さ
れたゲート部分と、ベースにゲート部分をつなぐ電気的
接続から成る。ゲート部分はベース上に形成されたゲー
ト絶縁体、およびゲート絶縁体上に形成されたゲートコ
ンダクタから成る。アルミニウムあるいはグイ化物のよ
うな非常に導電性の高い物質によってゲート部分とベー
ス間を電気的接続する。なお、この電気的接続は低い導
電性物質によってなされてもよい。
ハイブリッドバイポーラ／ＭＯＳデバイスが上述のよう
に構成されると、バイポーラエミッタはＭＯＳソースと
しても働き、またバイポーラコレクタはＭＯＳドレンと
しても働く。結果として本発明のハイブリッドデバイス
は、いくつかの点で、まるでバイポーラトランジスタが
ＭＯＳトランジスタに並列接続されたかのように動作す
る。
に構成されると、バイポーラエミッタはＭＯＳソースと
しても働き、またバイポーラコレクタはＭＯＳドレンと
しても働く。結果として本発明のハイブリッドデバイス
は、いくつかの点で、まるでバイポーラトランジスタが
ＭＯＳトランジスタに並列接続されたかのように動作す
る。
本発明のハイブリッドデバイスはＳＯＩ技術を用いて都
合よく絶縁基板上に製造される。これにより、寄生容量
問題を減少し、その結果、動作が速く、電力消費が低く
なる。
合よく絶縁基板上に製造される。これにより、寄生容量
問題を減少し、その結果、動作が速く、電力消費が低く
なる。
本発明によるハイブリッドバイポーラ／ＭＯＳインバー
タは、第１のタイプの第１ハイブリツドバイポーラ／Ｍ
ＯＳデバイスと、第２タイプの第２ハイブリツドバイポ
ーラ／ＭＯＳデバイスと、両ハイブリッドデバイスのベ
ース／ゲートニ接続された入力部と、デバイスのコレク
タ／ドレンに接続された出力部と、第１ハイブリツドデ
バイスのエミッタ／ソースと第２ハイブリツドデバイス
のエミッタ／ソー１間に接続された電源とから成る。本
発明の１実施例において、第１ハイブリツドデバイスは
ＰＮＰバイポーラトランジスタ部分を含み、第２ハイブ
リツド成分はＮＰＮバイポーラトランジスタ部分を含む
。結果としてのインバータは低い消費電力、高電流駆動
能力を持ち、高速で動作し、約Ｏ〜０．８ボルトの電圧
幅で動作する。
タは、第１のタイプの第１ハイブリツドバイポーラ／Ｍ
ＯＳデバイスと、第２タイプの第２ハイブリツドバイポ
ーラ／ＭＯＳデバイスと、両ハイブリッドデバイスのベ
ース／ゲートニ接続された入力部と、デバイスのコレク
タ／ドレンに接続された出力部と、第１ハイブリツドデ
バイスのエミッタ／ソースと第２ハイブリツドデバイス
のエミッタ／ソー１間に接続された電源とから成る。本
発明の１実施例において、第１ハイブリツドデバイスは
ＰＮＰバイポーラトランジスタ部分を含み、第２ハイブ
リツド成分はＮＰＮバイポーラトランジスタ部分を含む
。結果としてのインバータは低い消費電力、高電流駆動
能力を持ち、高速で動作し、約Ｏ〜０．８ボルトの電圧
幅で動作する。
本発明の長所はバイポーラテクノロジおよびＭｏＳテク
ノロジを基礎にしたトランジスタデバイスの最良の特徴
を結合したハイブリッドバイポーラ／ＭＯＳデバイスを
提供していることである。
ノロジを基礎にしたトランジスタデバイスの最良の特徴
を結合したハイブリッドバイポーラ／ＭＯＳデバイスを
提供していることである。
本発明の他の長所はハイブリッドバイポーラ／ＭＯＳデ
バイスが従来の技術を用いて、しかも非常に低いコスト
で製造できることである。
バイスが従来の技術を用いて、しかも非常に低いコスト
で製造できることである。
本発明のこれら、および他の目的、および長所は以下の
説明および図面によって明白になるであろう。
説明および図面によって明白になるであろう。
ここで、本発明の特徴的な実施例を詳しく参照する。そ
れは本発明を実施するために具現化されたベストモード
を図示している。
れは本発明を実施するために具現化されたベストモード
を図示している。
他の実施例についても応用できるように簡潔に述べる。
第１図において、不発明に従ったハイブリッドバイポー
ラ／ Ｍ ＯＳデバイス１０はバイポーラ部１２、ゲー
ト部１４、および接続部１６を含む。
ラ／ Ｍ ＯＳデバイス１０はバイポーラ部１２、ゲー
ト部１４、および接続部１６を含む。
ハイブリッドコンポーネント１０はまたエミッタ／ソー
ス（Ｅ／Ｓ）コンタクト１８、ベース／ゲート（Ｂ／Ｇ
）、 コンタクト２０、およびコレクタ／ドレン（Ｃ
／Ｄ ）コンタクト２２を含む。
ス（Ｅ／Ｓ）コンタクト１８、ベース／ゲート（Ｂ／Ｇ
）、 コンタクト２０、およびコレクタ／ドレン（Ｃ
／Ｄ ）コンタクト２２を含む。
ここで、さらに、第２図を参照すると、ハイブリッドコ
ンポーネントハシリコンーオンーインシュレータ（ＳＯ
Ｉ）技術を用いて絶縁基板２４上に都合よく形成される
。絶縁基板２４は二酸化シリコンから都合よく形成され
るが、集積回路の製造に用いるサファイアのような他の
商業上入手可能な絶縁物質からも形成することができる
。
ンポーネントハシリコンーオンーインシュレータ（ＳＯ
Ｉ）技術を用いて絶縁基板２４上に都合よく形成される
。絶縁基板２４は二酸化シリコンから都合よく形成され
るが、集積回路の製造に用いるサファイアのような他の
商業上入手可能な絶縁物質からも形成することができる
。
バイポーラ部１２は前述のＳＯＩ技術を用いて絶縁基板
２４上に形成され、第１領域２６、第２領域２８および
第３領域３０を含む。第１領域２６および第３領域３０
はシリコンのような半導体物質から作られ、該半導体物
質をドープして第１導電形物質を作る。第２領域２８も
シリコンのような半導体物質から作υ、それをドープし
て第２導電形物質にする。説明を簡潔にするために、第
１領域２６、および第３領域３０はＮ型半導体となるよ
うにドープし、第２領域２８をＰ型半導体となるように
ドープし、ＮＰＮバイポーラトランジスタを製造するも
のと仮定する。もちろんバイポーラ部１２はまた従来か
らよく知られているようなＰＮＰバイポーラトランジス
タのようにも構成できる。
２４上に形成され、第１領域２６、第２領域２８および
第３領域３０を含む。第１領域２６および第３領域３０
はシリコンのような半導体物質から作られ、該半導体物
質をドープして第１導電形物質を作る。第２領域２８も
シリコンのような半導体物質から作υ、それをドープし
て第２導電形物質にする。説明を簡潔にするために、第
１領域２６、および第３領域３０はＮ型半導体となるよ
うにドープし、第２領域２８をＰ型半導体となるように
ドープし、ＮＰＮバイポーラトランジスタを製造するも
のと仮定する。もちろんバイポーラ部１２はまた従来か
らよく知られているようなＰＮＰバイポーラトランジス
タのようにも構成できる。
従来からよく知られているように第１（エミッタ）領域
２６は第３（コレクタ）領域３０より濃くドープする。
２６は第３（コレクタ）領域３０より濃くドープする。
第２領域２８はゲート部１４と同じ横幅を持ち、利得を
犬とするためにできるだけ薄く作る。
犬とするためにできるだけ薄く作る。
ここでさらに第３図を参照するとゲート部１４はゲート
コンダクタ３２およびゲート絶縁体３４を含む。ゲート
コンダクタ３２はアルミニウムのような金属、あるいは
他のケイ化物やポリシリコンのような導電物質から成る
。ゲート絶縁体３４は二酸化シリコンから都合よく形成
される。
コンダクタ３２およびゲート絶縁体３４を含む。ゲート
コンダクタ３２はアルミニウムのような金属、あるいは
他のケイ化物やポリシリコンのような導電物質から成る
。ゲート絶縁体３４は二酸化シリコンから都合よく形成
される。
接続部１６はシリサイドから都合よく形成された接続層
３６を含む。シリサイドはゲートコンダクタ３２と第２
領域２８間に小さく自己整合された結線を提供できるの
で本発明には望ましい接続物質である。しかしながら、
本発明のいくつかの実施例において、アルミニウムのよ
うな他の導電物質を用いて、ゲートコンダクタ３２を第
２領域２８に接続する。これらすべての実施例において
、後により詳しく述べるように、半導体ベースの固有抵
抗がゲートの動作部分とベース間の抵抗となるが、ゲー
トの一部は本質的にベースの一部とショートしている。
３６を含む。シリサイドはゲートコンダクタ３２と第２
領域２８間に小さく自己整合された結線を提供できるの
で本発明には望ましい接続物質である。しかしながら、
本発明のいくつかの実施例において、アルミニウムのよ
うな他の導電物質を用いて、ゲートコンダクタ３２を第
２領域２８に接続する。これらすべての実施例において
、後により詳しく述べるように、半導体ベースの固有抵
抗がゲートの動作部分とベース間の抵抗となるが、ゲー
トの一部は本質的にベースの一部とショートしている。
コンタクト１８．２０および２２は第１領域２６、第２
領域２８、および領域３０とそれぞれシリサイド物層３
８．３６および４０で、それぞれ電気的に結合している
。コンタクト１８．２０および２２は都合よくアルミニ
ウムでできている。二酸化シリコンから成る絶縁壁４２
、フランクゲート部分１４はゲート絶縁体３４と共に領
域２６．２８および３０が互いにショートするのを防ぐ
。
領域２８、および領域３０とそれぞれシリサイド物層３
８．３６および４０で、それぞれ電気的に結合している
。コンタクト１８．２０および２２は都合よくアルミニ
ウムでできている。二酸化シリコンから成る絶縁壁４２
、フランクゲート部分１４はゲート絶縁体３４と共に領
域２６．２８および３０が互いにショートするのを防ぐ
。
ハイブリッドデバイス１０は、電圧−制御パイポーラ／
ＭＯ８（ｖＣＢＭ）モードにおける適切な動作を比較す
るために、バイポーラモード、あるいはＭＯＳモードで
テスト動作されうる。バイポーラテストモードにおいて
、ゲートコンダクタ３２をグラウンドし、第２領域２８
への影響を最小にし、ベースはゲートから切り離される
。そして領域２６．２８．３０はバイポーラトランジス
タのエミッタ、ベース、コレクタとしてそれぞれ働へ対
応したエミッタコンタクト、ベースコンタクト、および
コレクタコンタクトはもちろんそれぞれコンタクト１８
．２０および２２である一０Ｍ０Ｓテストモードで動作
するとき、第２領域２８をフローティング圧し、ベース
はゲートから切シ離し、ゲートコンダクタ３２は電圧源
に接続される。前述のように、このモードのときに第２
領域２８はＭＯＳＦＥＴの主要部（ｂｏｄｙ ）として
働き、ゲート部１４によって完全に被われる。第１領域
２６はＭＯＳトランジスタのソースとして働き、第３領
域３０はＭＯＳトランジスタのドレンとして働く。
ＭＯ８（ｖＣＢＭ）モードにおける適切な動作を比較す
るために、バイポーラモード、あるいはＭＯＳモードで
テスト動作されうる。バイポーラテストモードにおいて
、ゲートコンダクタ３２をグラウンドし、第２領域２８
への影響を最小にし、ベースはゲートから切り離される
。そして領域２６．２８．３０はバイポーラトランジス
タのエミッタ、ベース、コレクタとしてそれぞれ働へ対
応したエミッタコンタクト、ベースコンタクト、および
コレクタコンタクトはもちろんそれぞれコンタクト１８
．２０および２２である一０Ｍ０Ｓテストモードで動作
するとき、第２領域２８をフローティング圧し、ベース
はゲートから切シ離し、ゲートコンダクタ３２は電圧源
に接続される。前述のように、このモードのときに第２
領域２８はＭＯＳＦＥＴの主要部（ｂｏｄｙ ）として
働き、ゲート部１４によって完全に被われる。第１領域
２６はＭＯＳトランジスタのソースとして働き、第３領
域３０はＭＯＳトランジスタのドレンとして働く。
ハイブリッドモード、すなわちＶＣＢＭモードで適切に
動作するとき、ハイブリッドコンポーネント１０はバイ
ポーラおよびＭＯ８両トランジスタから区別できる特性
を持つ。このモードのとき第１領域２６はエミッタ／ソ
ースＥ／Ｓとして働き、領域２８はベース／ゲート Ｂ
／Ｇとして働き、領域３０はコレクタ／ドレン Ｃ／Ｄ
として働く。
動作するとき、ハイブリッドコンポーネント１０はバイ
ポーラおよびＭＯ８両トランジスタから区別できる特性
を持つ。このモードのとき第１領域２６はエミッタ／ソ
ースＥ／Ｓとして働き、領域２８はベース／ゲート Ｂ
／Ｇとして働き、領域３０はコレクタ／ドレン Ｃ／Ｄ
として働く。
１／２ミクロンより狭い幅の領域２８（したがって、ゲ
ート部１４）を持って形成されたハイブリッドデバイス
１０で７５までの電流利得が観察された。ハイブリッド
デバイス１０を通る電流はＭＯＳ）ランジスタ電流とバ
イポーラトランジスタ電流の合計に近いと思われる。ハ
イブリッドデバイス１０のバイポーラ的動作とＭＯ８Ｏ
８作動作問々な相互作用のため素子を通る全電流は実際
には２つの前述の電流の合計より約１０％はど小さい。
ート部１４）を持って形成されたハイブリッドデバイス
１０で７５までの電流利得が観察された。ハイブリッド
デバイス１０を通る電流はＭＯＳ）ランジスタ電流とバ
イポーラトランジスタ電流の合計に近いと思われる。ハ
イブリッドデバイス１０のバイポーラ的動作とＭＯ８Ｏ
８作動作問々な相互作用のため素子を通る全電流は実際
には２つの前述の電流の合計より約１０％はど小さい。
この付加的な影響は約１ミクロン以上のベース幅に対し
てはそれほど重要でないということに注目すべきである
。したがって、ハイブリッドデバイス１０におけるサブ
ミクロンの特徴を作り出すために、高度のＶＬＳＩ技術
を用いることが重要である。
てはそれほど重要でないということに注目すべきである
。したがって、ハイブリッドデバイス１０におけるサブ
ミクロンの特徴を作り出すために、高度のＶＬＳＩ技術
を用いることが重要である。
領域２８はバイポーラトランジスタのベース、およびＭ
ＯＳ）ランジスタの本体（主要部）として両方の働きを
するので、領域２８のベース電流は該領域内に正の電圧
を発生し、ＭＯＳトランジスタのしきい値電圧な１：げ
る。結果として、ハイブリッドデバイス１０のＭＯＳト
ランジスタ部のしきい値電圧は「オフ」状態においてよ
りもｒオン」状態における方が低く、ｒオン」状態にお
いて、ドレン電流をさらに増加させる。
ＯＳ）ランジスタの本体（主要部）として両方の働きを
するので、領域２８のベース電流は該領域内に正の電圧
を発生し、ＭＯＳトランジスタのしきい値電圧な１：げ
る。結果として、ハイブリッドデバイス１０のＭＯＳト
ランジスタ部のしきい値電圧は「オフ」状態においてよ
りもｒオン」状態における方が低く、ｒオン」状態にお
いて、ドレン電流をさらに増加させる。
ハイブリッドバイポーラ／ＭＯＳデバイスの近似等価回
路１１を第４Ａ図に示す。素子１１はソースＳ、ゲート
Ｇ１およびドレンＤを持つＭＯＳトランジスタ５０と、
エミッタ／ソ−スＢ１およびコレクタＣを持つバイポー
ラトランジスタ５２とヲ含ム。ドレンＤはコレクタＣに
接続され、ソースＳはエミッタＥに接続され、ゲートＧ
は抵抗素子５４によってベースＢに接続される。最終的
に、コンタクトＢ／ＧがゲートＧに接続され、コンタク
トＣ／ＤはドレンＤ、およびコレクタＣに接続され、コ
ンタクトＥ／ＳはソースＳおよびエミッタＥに接続され
る。
路１１を第４Ａ図に示す。素子１１はソースＳ、ゲート
Ｇ１およびドレンＤを持つＭＯＳトランジスタ５０と、
エミッタ／ソ−スＢ１およびコレクタＣを持つバイポー
ラトランジスタ５２とヲ含ム。ドレンＤはコレクタＣに
接続され、ソースＳはエミッタＥに接続され、ゲートＧ
は抵抗素子５４によってベースＢに接続される。最終的
に、コンタクトＢ／ＧがゲートＧに接続され、コンタク
トＣ／ＤはドレンＤ、およびコレクタＣに接続され、コ
ンタクトＥ／ＳはソースＳおよびエミッタＥに接続され
る。
抵抗素子５４は前述の第２領域２８の固有抵抗である。
この固有抵抗は第３図の抵抗素子５４によって示され、
数千オームである。抵抗素子５４は本質的にはコンタク
ト２０と領域２８の間の接触抵抗と、領域２８０ベース
拡がり抵抗の合計である。
数千オームである。抵抗素子５４は本質的にはコンタク
ト２０と領域２８の間の接触抵抗と、領域２８０ベース
拡がり抵抗の合計である。
本発明の他の実施例において、付加抵抗素子５６が固有
抵抗素子５４に直列に接続され、素子の動作特性を変化
させる場合があり得る。これは、ゲートとベース間に、
シリサイドやアルミニウムはどの導電性がない接続物質
が用いられる場合に生ずる。ハイブリッドバイポーラ／
ＭＯＳデバイスが第４Ｂ図に図式的に示される。
抵抗素子５４に直列に接続され、素子の動作特性を変化
させる場合があり得る。これは、ゲートとベース間に、
シリサイドやアルミニウムはどの導電性がない接続物質
が用いられる場合に生ずる。ハイブリッドバイポーラ／
ＭＯＳデバイスが第４Ｂ図に図式的に示される。
第５Ａ図にＭＯＳ−専用テストモードで動作しているハ
イブリッドデバイス１０の伝達特性を示す。ソース−ド
レンｔ 流Ｉｓｏ カソースードレン電圧ｖｓＤに対し
てプロットされ、ここでグラフの各トレースは２００ミ
リボルトステツプのゲート電圧に対する特性を表わす。
イブリッドデバイス１０の伝達特性を示す。ソース−ド
レンｔ 流Ｉｓｏ カソースードレン電圧ｖｓＤに対し
てプロットされ、ここでグラフの各トレースは２００ミ
リボルトステツプのゲート電圧に対する特性を表わす。
グラフかられかるように各トレースの勾配は望ましくな
いほど急勾配であり、「キンク効果」として知られた本
質的な非線形特性を持つ。したがって、ＭＯＳ−専用テ
ストモードで動作するハイブリッドデバイス１０はひず
みの問題のためあまりよいアナログコンポーネントを作
らないという結論になる。
いほど急勾配であり、「キンク効果」として知られた本
質的な非線形特性を持つ。したがって、ＭＯＳ−専用テ
ストモードで動作するハイブリッドデバイス１０はひず
みの問題のためあまりよいアナログコンポーネントを作
らないという結論になる。
第５Ｂ図にバイポーラ−専用テストモードでのハイブリ
ッドデバイス１０の伝達特性を示す。このグラフではベ
ース−エミッタ電圧ＶＢ！＋に対してエミッターコレク
タ電流Ｉｌ＋ｃが２０マイクロアンペアのステップ毎に
プロットしである。グラフかられかるように、トレース
はＭＯＳ−専用テストモードよシも線形であるが、まだ
望ましくない急勾配があり、かつまだ利得特性が比較的
低い。
ッドデバイス１０の伝達特性を示す。このグラフではベ
ース−エミッタ電圧ＶＢ！＋に対してエミッターコレク
タ電流Ｉｌ＋ｃが２０マイクロアンペアのステップ毎に
プロットしである。グラフかられかるように、トレース
はＭＯＳ−専用テストモードよシも線形であるが、まだ
望ましくない急勾配があり、かつまだ利得特性が比較的
低い。
第５Ｃ図において、・・イブリッド動作、すなわち、Ｗ
圧制御バイポーラ、／ＭｏＳ（ｖＣＢＭ）モードでのハ
イブリッドデバイスの伝達特性を示す。
圧制御バイポーラ、／ＭｏＳ（ｖＣＢＭ）モードでのハ
イブリッドデバイスの伝達特性を示す。
ソース−ドレン’［ａ Ｉｓｎ カソースドレンｉｔ圧
Ｖｓｐに対してプロットされ、各トレース間のステップ
は２００ミリボルトである。
Ｖｓｐに対してプロットされ、各トレース間のステップ
は２００ミリボルトである。
第５Ｃ図に示したＶＣＢＭ モードでの電流は第５Ａ
図に示したＭＯＳ−専用テストモードでの電流の約４倍
であることに注目すべきである。さらに、ＶＣＢＭモー
ドのトレースは事実上線形であり、望ましい小さい勾配
を持つ。これらの特性のためハイブリッドコンポーネン
ト１０ばその７０８Ｍモードで正しく動作するときアナ
ログおよびデジタルのアプリケーションに非常に有用で
あるさらに、適切なＶＣＢＭモードのとき素子１０は（
ＭＯＳトランジスタと同じく）電圧制御されるが、（バ
イポーラトランジスタと同様）高い電流利得を持つ。
図に示したＭＯＳ−専用テストモードでの電流の約４倍
であることに注目すべきである。さらに、ＶＣＢＭモー
ドのトレースは事実上線形であり、望ましい小さい勾配
を持つ。これらの特性のためハイブリッドコンポーネン
ト１０ばその７０８Ｍモードで正しく動作するときアナ
ログおよびデジタルのアプリケーションに非常に有用で
あるさらに、適切なＶＣＢＭモードのとき素子１０は（
ＭＯＳトランジスタと同じく）電圧制御されるが、（バ
イポーラトランジスタと同様）高い電流利得を持つ。
第６図において、ハイブリッドデバイス１０のコンダク
タンスをゲート電圧■Ｇに対しての電流を様々にプロッ
トし、図示する。ハイブリッドデバイス１０のコレクタ
ードレン電流ＩＣＤをカーブＡで示し、ベース電流りを
カーブＢで示す。ＭＯＳモードで動作するときのドレン
電流ＩＯをカーブＣで示す。
タンスをゲート電圧■Ｇに対しての電流を様々にプロッ
トし、図示する。ハイブリッドデバイス１０のコレクタ
ードレン電流ＩＣＤをカーブＡで示し、ベース電流りを
カーブＢで示す。ＭＯＳモードで動作するときのドレン
電流ＩＯをカーブＣで示す。
ＶＣＢＭモード、あるいはＭＯＳ−専用テストモードの
どちらかで動作させるとき、ハイブリッドデバイス１０
のしきい値電圧は約０．６ボルトとなって現れる。ＶＣ
ＢＭモードおよびバイポーラ−専用テストモードの間に
は２．４ボルト付近にクロスオーバーが存在することに
注目すべきである。
どちらかで動作させるとき、ハイブリッドデバイス１０
のしきい値電圧は約０．６ボルトとなって現れる。ＶＣ
ＢＭモードおよびバイポーラ−専用テストモードの間に
は２．４ボルト付近にクロスオーバーが存在することに
注目すべきである。
ハイブリッドデバイス１０の電流利得ＨＦＥは式）（ｙ
ｔ二Ｉｃ／Ｉｎ によって与えられるので、Ｖｏが２
．４ボルト以下のとき利得は１以上になりＶ。が２．４
ボルトよυ大きいとき１以下となる。したがって、ハイ
ブリッドデバイス１０は０．６ボルトのしきい値電圧と
２．４ボルトのクロスオーバ電圧との間の範囲で動作さ
れるべきである。
ｔ二Ｉｃ／Ｉｎ によって与えられるので、Ｖｏが２
．４ボルト以下のとき利得は１以上になりＶ。が２．４
ボルトよυ大きいとき１以下となる。したがって、ハイ
ブリッドデバイス１０は０．６ボルトのしきい値電圧と
２．４ボルトのクロスオーバ電圧との間の範囲で動作さ
れるべきである。
第７図にハイブリッドデバイス１０の相互コンダクタン
スＧＭを示す。相互コンダクタンスＧＭはコレクタ電流
をゲート電圧で微分したものである。数学的に表わすと
ＧＭ ＝ ｄ Ｉｃ ／ ｄ Ｖｏとなる。
スＧＭを示す。相互コンダクタンスＧＭはコレクタ電流
をゲート電圧で微分したものである。数学的に表わすと
ＧＭ ＝ ｄ Ｉｃ ／ ｄ Ｖｏとなる。
もちろん、相互コンダクタンスはできるだけ大きいこと
が望ましい。第７図に見られるように、ハイブリッドデ
バイス１０の相互コンダクタンスはＭＯ８専用モードの
ときよりＶＣＢＭ モード中の方がずっと良い。ＶＣ
Ｅ３Ｍ モードで動作する・・イブリントデバイス１０
の相互コンダクタンスＧＭは■ｇ＝約１ボルトで最大値
を示す。
が望ましい。第７図に見られるように、ハイブリッドデ
バイス１０の相互コンダクタンスはＭＯ８専用モードの
ときよりＶＣＢＭ モード中の方がずっと良い。ＶＣ
Ｅ３Ｍ モードで動作する・・イブリントデバイス１０
の相互コンダクタンスＧＭは■ｇ＝約１ボルトで最大値
を示す。
第６図のコンダクタンス特性および第７図の相互コンダ
クタンス特性からノへイブリッドデバイス１０の動作範
囲が明らかになる。素子１０を完全にシャットオフする
にはゲート電圧ＶＧ ＝ ｏポルトとすればよく、最大
相互コンダクタンスは約１ボルトのゲート電圧Ｖａで実
現される。実際は動作範囲の上端はバイポーラ利得およ
びコンパチビリティなとのいろいろな理由で１．３かあ
るいは１．４ボルト位が望ましい。
クタンス特性からノへイブリッドデバイス１０の動作範
囲が明らかになる。素子１０を完全にシャットオフする
にはゲート電圧ＶＧ ＝ ｏポルトとすればよく、最大
相互コンダクタンスは約１ボルトのゲート電圧Ｖａで実
現される。実際は動作範囲の上端はバイポーラ利得およ
びコンパチビリティなとのいろいろな理由で１．３かあ
るいは１．４ボルト位が望ましい。
第８Ａ図にハイブリッドデバイス１１および１２を用い
るインバータ５８を示す。特にインバータ５８は前述の
ハイブリッドデバイス１１と異なるタイプのハイブリッ
ドデバイス１２とを含む。特にハイブリッドコンポーネ
ント１１はＮＰＮバイポーラトランジスタ部分を持ち、
−方、素子１２はＰＮＰバイポーラトランジスタ部分を
持っている。その他の点ではデバイス１１および１２の
構成は本質的には同じである。
るインバータ５８を示す。特にインバータ５８は前述の
ハイブリッドデバイス１１と異なるタイプのハイブリッ
ドデバイス１２とを含む。特にハイブリッドコンポーネ
ント１１はＮＰＮバイポーラトランジスタ部分を持ち、
−方、素子１２はＰＮＰバイポーラトランジスタ部分を
持っている。その他の点ではデバイス１１および１２の
構成は本質的には同じである。
入力ｖＩＮはデバイス１１および１２のＢ／Ｇ入力に接
続され、出力ｖｏＵ↑はデバイス１１および１２の端子
Ｃ／Ｄに接続される。電圧源■ＤＤはデバイス１２０Ｅ
／Ｓ端子に接続され、デバイス１１０Ｅ／Ｓ端子はグラ
ウンドに接続される。
続され、出力ｖｏＵ↑はデバイス１１および１２の端子
Ｃ／Ｄに接続される。電圧源■ＤＤはデバイス１２０Ｅ
／Ｓ端子に接続され、デバイス１１０Ｅ／Ｓ端子はグラ
ウンドに接続される。
動作時には十分な正の電圧ＶＩＨによりハイブリッドデ
バイス１２はターンオフし、ハイブリッド素子１１はタ
ーンオンし、ｖｏＵ丁はグラウンドまで引っばられる。
バイス１２はターンオフし、ハイブリッド素子１１はタ
ーンオンし、ｖｏＵ丁はグラウンドまで引っばられる。
もし、ｖＩＮをグラウンドすれば、ハイブリッドデバイ
ス１２はターンオンし、ハイブリッドデバイス１１はタ
ーンオフし、７００丁をＶＤＩ）にまで引き上げる。
ス１２はターンオンし、ハイブリッドデバイス１１はタ
ーンオフし、７００丁をＶＤＩ）にまで引き上げる。
第８Ｂ図に、第８Ａ図の回路の伝達特性を示す。
図かられかるように、各トレースは非常に線形で水平な
部分、およびかなり線形で垂直な部分を表わす。これら
の特性は第８Ａ図のインバータ５８がＯ〜２ボルトの範
囲でほとんど理想的なインバータであることを示してい
る。
部分、およびかなり線形で垂直な部分を表わす。これら
の特性は第８Ａ図のインバータ５８がＯ〜２ボルトの範
囲でほとんど理想的なインバータであることを示してい
る。
多くの出版物が集積回路デバイスの製造プロセスに用い
られる共通技術を詳細に述べていることに注目すべきで
ある。たとえばＰｒｅｓｔｏｎ Ｐｕｂｌｉｓｈｉｎｙ
カンパニーが出版した「Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
ａｎｄＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ Ｆａｂ
ｒｉｃａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ Ｊがある。
られる共通技術を詳細に述べていることに注目すべきで
ある。たとえばＰｒｅｓｔｏｎ Ｐｕｂｌｉｓｈｉｎｙ
カンパニーが出版した「Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
ａｎｄＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ Ｆａｂ
ｒｉｃａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ Ｊがある。
これらの技術は一般に本発明の構造体の製造に用いるこ
とができる。さらに、個々の製造ステップは商業的に入
手可能な集積回路製造用機械を用いて実現できる。本発
明を理解するために特に必要なので、本実施例のための
おおよその技術データを現在のテクノロジを基に示した
。本技術分野の将・来の発展によシ、適当な修正が必要
となるであろうことは明らかである。
とができる。さらに、個々の製造ステップは商業的に入
手可能な集積回路製造用機械を用いて実現できる。本発
明を理解するために特に必要なので、本実施例のための
おおよその技術データを現在のテクノロジを基に示した
。本技術分野の将・来の発展によシ、適当な修正が必要
となるであろうことは明らかである。
本発明の実施例の前述の説明は例証、および説明の目的
で提示されたものである。したがって、かかる説明は、
本発明を前述したものと寸分違わない形に制限するもの
ではない。明らかに、多くの修正や、変形が本技術分野
の当業者には明白である。多くのバイポーラおよびＭＯ
Ｓプロセスの製造技術で本発明を実現することが可能で
ある。
で提示されたものである。したがって、かかる説明は、
本発明を前述したものと寸分違わない形に制限するもの
ではない。明らかに、多くの修正や、変形が本技術分野
の当業者には明白である。多くのバイポーラおよびＭＯ
Ｓプロセスの製造技術で本発明を実現することが可能で
ある。
同様に、今まで述べたどのプロセスステップも、同じ結
果を得るために他のステップと置き換えることができる
。実施例では当業者が本発明を理解できるように、本発
明の原理、および実用応用を最もうまく説明するために
選択し、述べたものである。
果を得るために他のステップと置き換えることができる
。実施例では当業者が本発明を理解できるように、本発
明の原理、および実用応用を最もうまく説明するために
選択し、述べたものである。
以上の説明よシ明らかなように、高速、高利得、低コス
トでの製造可能、低電力消費のバイポーラ／ Ｍ Ｏ８
素子が実現でき、特にインバータ回路に使用して効果が
犬である。
トでの製造可能、低電力消費のバイポーラ／ Ｍ Ｏ８
素子が実現でき、特にインバータ回路に使用して効果が
犬である。
第１図は本発明による−・イブリッドバイポーラ／ＭＯ
Ｓデバイスの上面図、第２図は第１図の線２−２に泊っ
た断面図、第３図は第１図の線３−３に漬った断面図、
第４Ａ図は第１図のデバイスの近似等価回路、第４Ｂ図
は第４Ａ図のデバイスの模式図、第５Ａ図はＭＯ８専用
モードでの動作時における伝達特性図、第５Ｂ図はバイ
ポーラ専用モードでの動作時における伝達特性図、第５
Ｃ図はハイブリッド、電圧制御バイポーラ／ＭＯ８（Ｖ
ＣＢＭ）モードでの動作時における伝達特性図、第６図
は本発明デバイスのコンダクタンス特性図、第７図は本
発明デバイスの相互コンダクタンス特性図、第８Ａ図は
本発明デバイスを２個使用したインバータの回路図、第
８Ｂ図は第８Ａ図のインバータの伝達特性図である。 １２：バイポーラ部分 １４：ゲート部分 １６：接続部分 １８：エミッタ／ソース・コンタクト ２０：ベース／ゲート・コンタクト ２２：コレクタ／ドレイン・コンタクト２４：絶縁基板 ２６：第１領域 ２８：第２領域 ３０：第３領域 ３２：ゲート・コンダクタ、 ３４：ゲート絶縁体、 ３８．４０：シリサイド。 出願人 横河叱ｒレット・ノジ址ド株式会社代理人 弁
理士 長 谷 川 次 男囲囲馨葺。 ＝＝ ｏハ のく −ヨ
Ｓデバイスの上面図、第２図は第１図の線２−２に泊っ
た断面図、第３図は第１図の線３−３に漬った断面図、
第４Ａ図は第１図のデバイスの近似等価回路、第４Ｂ図
は第４Ａ図のデバイスの模式図、第５Ａ図はＭＯ８専用
モードでの動作時における伝達特性図、第５Ｂ図はバイ
ポーラ専用モードでの動作時における伝達特性図、第５
Ｃ図はハイブリッド、電圧制御バイポーラ／ＭＯ８（Ｖ
ＣＢＭ）モードでの動作時における伝達特性図、第６図
は本発明デバイスのコンダクタンス特性図、第７図は本
発明デバイスの相互コンダクタンス特性図、第８Ａ図は
本発明デバイスを２個使用したインバータの回路図、第
８Ｂ図は第８Ａ図のインバータの伝達特性図である。 １２：バイポーラ部分 １４：ゲート部分 １６：接続部分 １８：エミッタ／ソース・コンタクト ２０：ベース／ゲート・コンタクト ２２：コレクタ／ドレイン・コンタクト２４：絶縁基板 ２６：第１領域 ２８：第２領域 ３０：第３領域 ３２：ゲート・コンダクタ、 ３４：ゲート絶縁体、 ３８．４０：シリサイド。 出願人 横河叱ｒレット・ノジ址ド株式会社代理人 弁
理士 長 谷 川 次 男囲囲馨葺。 ＝＝ ｏハ のく −ヨ
Claims (2)
- （１）エミッタ、ベースおよびコレクタを有するバイポ
ーラトランジスタ手段と、前記ベースに接近配置された
ゲート手段と、前記ゲート手段を前記ベースに電気的に
接続する接続手段とを含むバイポーラ／ＭＯＳデバイス
。 - （２）前記ゲート手段はゲート導電体とゲート絶縁体と
より成り、前記ゲート絶縁体は前記ゲート導電体と前記
ベースとの間に形成され、前記接続手段は前記ゲート導
電体を前記ベースに接続するものである特許請求の範囲
第１項記載のバイポーラ／ＭＯＳデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87846286A | 1986-06-25 | 1986-06-25 | |
| US878462 | 1986-06-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635552A true JPS635552A (ja) | 1988-01-11 |
Family
ID=25372083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158760A Pending JPS635552A (ja) | 1986-06-25 | 1987-06-25 | バイポ−ラ／ｍｏｓデバイス |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0251682A3 (ja) |
| JP (1) | JPS635552A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340851A (ja) * | 2005-06-27 | 2005-12-08 | Sharp Corp | 半導体装置及びその製造方法 |
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| JPS6113657A (ja) * | 1984-06-28 | 1986-01-21 | New Japan Radio Co Ltd | 半導体装置 |
-
1987
- 1987-06-24 EP EP87305627A patent/EP0251682A3/en not_active Withdrawn
- 1987-06-25 JP JP62158760A patent/JPS635552A/ja active Pending
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| JP2017505530A (ja) * | 2013-11-27 | 2017-02-16 | クアルコム，インコーポレイテッド | デュアルモードトランジスタ |
Also Published As
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