JPH02130828A - 微細配線の形成方法 - Google Patents
微細配線の形成方法Info
- Publication number
- JPH02130828A JPH02130828A JP28358988A JP28358988A JPH02130828A JP H02130828 A JPH02130828 A JP H02130828A JP 28358988 A JP28358988 A JP 28358988A JP 28358988 A JP28358988 A JP 28358988A JP H02130828 A JPH02130828 A JP H02130828A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- thin film
- base
- fine wiring
- forming fine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000010409 thin film Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 150000003377 silicon compounds Chemical class 0.000 claims description 2
- 239000013618 particulate matter Substances 0.000 claims 3
- 238000010894 electron beam technology Methods 0.000 claims 1
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 239000007787 solid Substances 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 claims 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 1
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 238000001312 dry etching Methods 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000001755 magnetron sputter deposition Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は微細配線の形成方法に係り、特に積層構造を有
する密着性の良好な薄膜の形成法に関する。
する密着性の良好な薄膜の形成法に関する。
従来の微細配線の形成方法には、薄膜の密着性を改善す
る方法として、薄膜形成直後に熱処理を施したり、別の
薄膜を挿入するなどが行なわれてきた。
る方法として、薄膜形成直後に熱処理を施したり、別の
薄膜を挿入するなどが行なわれてきた。
上記従来技術は、いずれも平坦な面と、面の接触構造を
対象としたものであり、機械的な構造や形状については
配慮されておらず、ＬＳＩの製造工程において、形成し
た薄膜が剥離するという問題があった。
対象としたものであり、機械的な構造や形状については
配慮されておらず、ＬＳＩの製造工程において、形成し
た薄膜が剥離するという問題があった。
本発明の目的は、上記薄膜の密着性を向上することにあ
る。
る。
上記目的は、薄膜を形成しようとする下地の表面に窄み
または突起を形成し、機械的に上記薄膜を保持する構造
とすることにより達成される。
または突起を形成し、機械的に上記薄膜を保持する構造
とすることにより達成される。
下地表面に窪みを形成し、この上に薄膜を形成した場合
においては、薄膜の一部が下地の窪みの中に埋まった構
造となる。窪みの側壁の形状が半導体基板の主平面と垂
直の場合には、この側壁面での下地材と薄膜材の間との
摩擦力によって薄膜は下地表面から剥離しにくくなり、
密着性が向上する。また窪みの側壁が逆テーパ形状であ
る場合には、下地または形成した薄膜の窪み近傍に破壊
または大きな変形が生じない限り剥離しないので特性を
大幅に改善することができる。また、下地表面に突起を
形成した場合についても、突起の側壁形状により、それ
に応じた密着性の改善が可能である。
においては、薄膜の一部が下地の窪みの中に埋まった構
造となる。窪みの側壁の形状が半導体基板の主平面と垂
直の場合には、この側壁面での下地材と薄膜材の間との
摩擦力によって薄膜は下地表面から剥離しにくくなり、
密着性が向上する。また窪みの側壁が逆テーパ形状であ
る場合には、下地または形成した薄膜の窪み近傍に破壊
または大きな変形が生じない限り剥離しないので特性を
大幅に改善することができる。また、下地表面に突起を
形成した場合についても、突起の側壁形状により、それ
に応じた密着性の改善が可能である。
以下９本発明の一実施例を第１図により説明する。第１
図は、タングステンをＬＳＩの配線に適用した断面図を
示す。
図は、タングステンをＬＳＩの配線に適用した断面図を
示す。
第１図に至る工程を説明する。まずＰ型Ｓｉ基板１を準
備し、主表面の所望の領域を選択的に熱酸化して５ｉＯ
ｚ膜２を形成し２次にリンイオン注入と熱処理によりリ
ン拡散層３を形成した。次に、平坦部での膜厚が０．８
μｍの５ｉＯｚ４をＣＶＤ法により形成し、バターニン
グしたホトレジストをマスクとしてドライエツチング法
で該Ｓ ｉ Ｏｚ４ に開口部を設けた。
備し、主表面の所望の領域を選択的に熱酸化して５ｉＯ
ｚ膜２を形成し２次にリンイオン注入と熱処理によりリ
ン拡散層３を形成した。次に、平坦部での膜厚が０．８
μｍの５ｉＯｚ４をＣＶＤ法により形成し、バターニン
グしたホトレジストをマスクとしてドライエツチング法
で該Ｓ ｉ Ｏｚ４ に開口部を設けた。
次に、本発明の一例である薄膜表面に密着性を強化する
ための窪み５を形成した。この窪みは、直径０．５μｍ
の円形パターンを有するホトレジストをマスクとして、
ＣＨＦ ａガスを用いたドライエツチング法で０．２μ
ｍの深さとした。マスクとしたホトレジストを除去した
後、ＤＣマグネトロン・スパッタ法によりＷを０．４μ
ｍ形成した。
ための窪み５を形成した。この窪みは、直径０．５μｍ
の円形パターンを有するホトレジストをマスクとして、
ＣＨＦ ａガスを用いたドライエツチング法で０．２μ
ｍの深さとした。マスクとしたホトレジストを除去した
後、ＤＣマグネトロン・スパッタ法によりＷを０．４μ
ｍ形成した。
次に、ホトレジストの配線パターンをマスクとして、ド
ライエツチング法でＷを加工してＷの配線パターンを形
成した。
ライエツチング法でＷを加工してＷの配線パターンを形
成した。
次に、本発明の一例である窪み７をＷ表面に形成した。
該窪み７は、窪み５を形成した工程と同種のホトリソグ
ラフィ工程でホトレジストパターンを形成し、ＳＦｅガ
スを用いたドライエツチング法で深さ０．１μｍとした
１次に、マスクとしたホトレジストを除去した後、絶縁
膜８を形成した。
ラフィ工程でホトレジストパターンを形成し、ＳＦｅガ
スを用いたドライエツチング法で深さ０．１μｍとした
１次に、マスクとしたホトレジストを除去した後、絶縁
膜８を形成した。
この状態の断面図が第１図である。ここに示した窪み７
の形成にあたっては、上記説明のようにＷ配線を加工後
窪み７を形成しても、また加工順序を変えて窪み７を形
成した後Ｗ層６を配線パターンに加工しても良く、窪み
７を形成することにより同様の効果が得られた。
の形成にあたっては、上記説明のようにＷ配線を加工後
窪み７を形成しても、また加工順序を変えて窪み７を形
成した後Ｗ層６を配線パターンに加工しても良く、窪み
７を形成することにより同様の効果が得られた。
次に、第２図を用いて窪みの密度と密着性評価試験にお
ける臨界荷重との関係を示す、試料には４インチＳｉ基
板上にＣＶＤ法で０．４５μｍの５ｉｎｓを形成し、直
径０．５ｐｍ、深さ０．１５μｍの窪みを密度を変えて
形成し、その上に膜厚０．４μｍのＷをスパッタ法で形
成したものを用いた。窪みの密度がＩＣ）ｍ″″２の場
合には臨界荷重は０．５０ｋｇｗであったが、窪み密度
が５０ｍ重′″２１００＋ｎｍ−”ではそれぞれ０ 、
５７ｋｇｖ、 ０ 、７２ｋｇｖであった。！み密度が
５００ｍｍ−２以上の場合には測定限界（１，ｋｇｗ）
以上であった。鐸みの密度が増大するほど、すなわち窪
みの個数が多いほど密着性が向上することがわかる。
ける臨界荷重との関係を示す、試料には４インチＳｉ基
板上にＣＶＤ法で０．４５μｍの５ｉｎｓを形成し、直
径０．５ｐｍ、深さ０．１５μｍの窪みを密度を変えて
形成し、その上に膜厚０．４μｍのＷをスパッタ法で形
成したものを用いた。窪みの密度がＩＣ）ｍ″″２の場
合には臨界荷重は０．５０ｋｇｗであったが、窪み密度
が５０ｍ重′″２１００＋ｎｍ−”ではそれぞれ０ 、
５７ｋｇｖ、 ０ 、７２ｋｇｖであった。！み密度が
５００ｍｍ−２以上の場合には測定限界（１，ｋｇｗ）
以上であった。鐸みの密度が増大するほど、すなわち窪
みの個数が多いほど密着性が向上することがわかる。
次に第３図を用いてＣＶＤ−ＷＳｉＸ膜の組成比Ｘを変
えた場合の臨界荷重について説明する。
えた場合の臨界荷重について説明する。
窪みの形状は２種類とし、垂直から約１０＠逆テーパの
窪みと垂直の窪みを有する試料を用意し。
窪みと垂直の窪みを有する試料を用意し。
窪みの無いものと比較した。試料には窪み密度が１０８
ａｍ−”とした窪みを有するＣ Ｖ Ｄ Ｓ ｉ Ｏ
ｚ上に０．４μｍのＣＶＤ−ＷＳｉｘを堆積したものを
使用した。ＣＶＤ−ＷＳｉｘの組成比Ｘは大きい程、す
なわちＳｉリッチな膜程臨界荷重は大きく密着性は良い
。組成比Ｘが２．２の場合、窪み形状の違いに注目して
臨界荷重の値を見ると、窪みが無い平坦なＣＶ Ｄ −
Ｓ ｉ Ｏｚ上では臨界荷重は１００ｇｗであった（曲
線Ｃ）のに対し、垂直形状の窪みを形成した試料（曲線
ｂ）では６８０ｇｗまで上昇した。垂直から約１０°逆
テーパの試料（曲線ａ）では、更に大きな値となり８１
０ｇｗが測定された。ＣｖＤ−ＷＳｉＸのＸの値）ｚか
んにかかわらず、窪みの無い試料よりも垂直形状の窪み
の方が、更に逆テーパの窪みの方が臨界荷重が大きく、
密着性が良いことがわかる。
ａｍ−”とした窪みを有するＣ Ｖ Ｄ Ｓ ｉ Ｏ
ｚ上に０．４μｍのＣＶＤ−ＷＳｉｘを堆積したものを
使用した。ＣＶＤ−ＷＳｉｘの組成比Ｘは大きい程、す
なわちＳｉリッチな膜程臨界荷重は大きく密着性は良い
。組成比Ｘが２．２の場合、窪み形状の違いに注目して
臨界荷重の値を見ると、窪みが無い平坦なＣＶ Ｄ −
Ｓ ｉ Ｏｚ上では臨界荷重は１００ｇｗであった（曲
線Ｃ）のに対し、垂直形状の窪みを形成した試料（曲線
ｂ）では６８０ｇｗまで上昇した。垂直から約１０°逆
テーパの試料（曲線ａ）では、更に大きな値となり８１
０ｇｗが測定された。ＣｖＤ−ＷＳｉＸのＸの値）ｚか
んにかかわらず、窪みの無い試料よりも垂直形状の窪み
の方が、更に逆テーパの窪みの方が臨界荷重が大きく、
密着性が良いことがわかる。
次に、第４図を用いて絶縁膜上に突起を形成した場合の
Ｗの密着性の測定結果を説明する。試料には、４インチ
Ｓｉ基板上に０．６μｍのＣＶＤ−８ｉＯｚを形成し、
ホトレジストをマスクとしてＣＶＤ ５ｉＯｚを０．
１５μｍｚツチングし、高さ０．１５μｍの円柱状の突
起を形成した。
Ｗの密着性の測定結果を説明する。試料には、４インチ
Ｓｉ基板上に０．６μｍのＣＶＤ−８ｉＯｚを形成し、
ホトレジストをマスクとしてＣＶＤ ５ｉＯｚを０．
１５μｍｚツチングし、高さ０．１５μｍの円柱状の突
起を形成した。
ＣＶ Ｄ Ｓ ｉ Ｏｚのドライエツチング条件を変
えて垂直と逆テーバの突起を形成した。突起の直径は０
．５μｍとした。
えて垂直と逆テーバの突起を形成した。突起の直径は０
．５μｍとした。
第４図の横軸のＡは、０．４μｍのＷを形成後ＣＶ Ｄ
−Ｓ ｉ Ｏｚを０．６μｍ堆積した状態を示す。
−Ｓ ｉ Ｏｚを０．６μｍ堆積した状態を示す。
突起を形成したＣ Ｖ Ｄ −Ｓ ｉ Ｏｚ膜とＷ膜の
間の密着性はひつかき試験の臨界荷重の値で評価した。
間の密着性はひつかき試験の臨界荷重の値で評価した。
Ｂは、Ａの状態から更に６００℃３０分のＮ２アニール
を行った後の状態、ＣはＢの状態から０．１５μｍ厚の
ＴｉＮを形成した後の状態、ＤはＣの状態から０．９μ
ｍのＡＱを形成した後の状態、ＥはＤの状態からＨｔ中
で４５０℃、３０分アニールを施した状態を示す。各工
程を経過する毎に、若干の臨界荷重の低下が認められ、
密着性が低下していることがわかる。
を行った後の状態、ＣはＢの状態から０．１５μｍ厚の
ＴｉＮを形成した後の状態、ＤはＣの状態から０．９μ
ｍのＡＱを形成した後の状態、ＥはＤの状態からＨｔ中
で４５０℃、３０分アニールを施した状態を示す。各工
程を経過する毎に、若干の臨界荷重の低下が認められ、
密着性が低下していることがわかる。
第４図は、突起を形成しない場合（曲線Ｃ）、垂直な突
起を形成した場合（曲線ｂ）、逆テーパの突起を形成し
た場合（曲線ａ）についてのプロットである。突起を形
成すると密着性が改善され、突起の形状を逆テーパにす
ると、更に密着性が改善されることがわかった。
起を形成した場合（曲線ｂ）、逆テーパの突起を形成し
た場合（曲線ａ）についてのプロットである。突起を形
成すると密着性が改善され、突起の形状を逆テーパにす
ると、更に密着性が改善されることがわかった。
次に、別の実施例を説明する。第５図は、５ｉＯｚ上に
凹凸を形成し、この５ｉＯｚ上に密着させてタングステ
ン配線を形成する工程の断面図である。
凹凸を形成し、この５ｉＯｚ上に密着させてタングステ
ン配線を形成する工程の断面図である。
Ｓｉ基板１上に絶縁膜５ｉＯｚ２を形成した表面上に、
レジストと塗布系硅素化合物（ＳＯａ）を約１＝１の体
積の割合で混合した液を約０．５μｍの膜厚で５ｉＯｚ
Ｚ上に塗布し、希釈フッ酸液でＳＯＧをエツチングし、
乾燥させた状態の断面を第５図ａに示した。この状態の
表面のＳＥＭ写真を第６図に示した。
レジストと塗布系硅素化合物（ＳＯａ）を約１＝１の体
積の割合で混合した液を約０．５μｍの膜厚で５ｉＯｚ
Ｚ上に塗布し、希釈フッ酸液でＳＯＧをエツチングし、
乾燥させた状態の断面を第５図ａに示した。この状態の
表面のＳＥＭ写真を第６図に示した。
第５図ａの試料を酸素プラズマ中で２分間処理し、レジ
ストの一部をエツチングし、５ｉＯｚ２上に島状のレジ
ストを形成した状態を第５図すに示す、この状態の試料
をＣＨＦδガスを用いたプラズマエツチングで０．１μ
ｍ５ｉｏｚをエツチングし、マスクとして用いたレジス
ト３を除去した断面を第５図Ｃに示した。膜厚０．６μ
ｍの表面に０．１μｍの凹凸を形成したＳｉ○２２上に
スパッタ蒸着法でタングステンを形成した状態の断面図
が第５図ｄである。この状態の試料のタングステンの密
着性を評価した結果、臨界荷重は６８０ｇｗであり、凹
凸を形成しない場合の３６０ｇ％ｌに比して、密着性が
大きく改善された。
ストの一部をエツチングし、５ｉＯｚ２上に島状のレジ
ストを形成した状態を第５図すに示す、この状態の試料
をＣＨＦδガスを用いたプラズマエツチングで０．１μ
ｍ５ｉｏｚをエツチングし、マスクとして用いたレジス
ト３を除去した断面を第５図Ｃに示した。膜厚０．６μ
ｍの表面に０．１μｍの凹凸を形成したＳｉ○２２上に
スパッタ蒸着法でタングステンを形成した状態の断面図
が第５図ｄである。この状態の試料のタングステンの密
着性を評価した結果、臨界荷重は６８０ｇｗであり、凹
凸を形成しない場合の３６０ｇ％ｌに比して、密着性が
大きく改善された。
以上、Ｗ配線とＷＳｉｘ配線について説明したが、配線
材料としてＷ以外の高融点金属やこれら金属の化合物を
用いても同様の効果がある。上記実施例でわかるように
、窪みや突起の形状は逆テーバの場合が最も効果的であ
り、その寸法は下地及び形成する薄膜の膜厚、薄膜のパ
ターン等を考慮して決定する。窪み及び突起の形成は、
上記の記載例の他に、液エツチング材料に応じてエツチ
ングガスやエツチング液を用いた加工技術の適用が可能
である。
材料としてＷ以外の高融点金属やこれら金属の化合物を
用いても同様の効果がある。上記実施例でわかるように
、窪みや突起の形状は逆テーバの場合が最も効果的であ
り、その寸法は下地及び形成する薄膜の膜厚、薄膜のパ
ターン等を考慮して決定する。窪み及び突起の形成は、
上記の記載例の他に、液エツチング材料に応じてエツチ
ングガスやエツチング液を用いた加工技術の適用が可能
である。
本発明によれば、薄膜の密着性を著しく向上できるので
、ＬＳＩの製造分野においては、薄膜の剥離による不良
発生率を著しく低下させることができる。また、本発明
によれば、製造工程中における積層薄膜の応力や歪みに
関する制限条件を緩和できるので、経済性、効率向上の
効果を有する。
、ＬＳＩの製造分野においては、薄膜の剥離による不良
発生率を著しく低下させることができる。また、本発明
によれば、製造工程中における積層薄膜の応力や歪みに
関する制限条件を緩和できるので、経済性、効率向上の
効果を有する。
第１図は本発明の一実施例のタングステン配線の断面図
、第２図は窪みをもつ５ｉｎｓ上Ｗ薄膜の痛みと臨界荷
重の関係を示す測定図、第３図は５ｉＯｚ上に形成した
Ｗ Ｓ ｉ ｘのＸと臨界荷重との関係を示す測定図、
第４図はＬＳＩの配線工程におけるＳ↓Ｏ２とＷとの密
着性を示す臨界荷重の推移の説明図、第５図は本発明の
一実施例の工程説明のための断面図、第６図は本発明の
一実施例の試料表面組織の形状を示す走査電子顕微鏡写
真である。 １・・・Ｓｉ基板、２・・・Ｓｉ熱酸化膜、３・・・リ
ン拡散層、４・・・層間絶縁膜１．５・・・層間絶縁膜
１に形成した窪み、６・・・タングステン配線、７・・
・タングステン配線に形成した窪み、８・・・層間絶縁
膜２．９・・・レジスト。 第 ３ 阻 第 ２ 口 第 ４ 図 ７み２度 （憩ぼり ｔ Ｓｔｋ扱 ５ＬＩ−叛 ＳＬ□ｚ タンク”ステ゛ノ Ｌダスト ｂ 日 Ｓ乙Ｏ２
、第２図は窪みをもつ５ｉｎｓ上Ｗ薄膜の痛みと臨界荷
重の関係を示す測定図、第３図は５ｉＯｚ上に形成した
Ｗ Ｓ ｉ ｘのＸと臨界荷重との関係を示す測定図、
第４図はＬＳＩの配線工程におけるＳ↓Ｏ２とＷとの密
着性を示す臨界荷重の推移の説明図、第５図は本発明の
一実施例の工程説明のための断面図、第６図は本発明の
一実施例の試料表面組織の形状を示す走査電子顕微鏡写
真である。 １・・・Ｓｉ基板、２・・・Ｓｉ熱酸化膜、３・・・リ
ン拡散層、４・・・層間絶縁膜１．５・・・層間絶縁膜
１に形成した窪み、６・・・タングステン配線、７・・
・タングステン配線に形成した窪み、８・・・層間絶縁
膜２．９・・・レジスト。 第 ３ 阻 第 ２ 口 第 ４ 図 ７み２度 （憩ぼり ｔ Ｓｔｋ扱 ５ＬＩ−叛 ＳＬ□ｚ タンク”ステ゛ノ Ｌダスト ｂ 日 Ｓ乙Ｏ２
Claims (1)
- 【特許請求の範囲】 １、薄膜を密着させて積層する際に、下地の表面に窪み
または突起を形成させた後、薄膜を形成することを特徴
とする微細配線の形成方法。 ２、下地表面に窪みまたは突起を形成する際に、固体ま
たは液体の粒状物質を含む液体を下地表面に塗布し、該
下地表面上に上記粒状物質のパターンを形成し、該粒状
物質パターンをマスクとして上記下地表面をエッチング
する工程を含む請求項第１項記載の微細配線の形成方法
。 ３、下地表面に窪みまたは突起を形成する際に、レジス
トパターンをマスクとして該下地表面をエッチングする
ことを特徴とする請求項第１項記載の微細配線の形成方
法。 ４、レジストパターンを形成する際に、レジストと塗布
用硅素化合物（ＳＯＧ）の混合物を下地表面に塗布する
工程を含むことを特徴とする請求項第３項記載の微細配
線の形成方法。 ５、レジストパターンを形成する際に、光、Ｘ線、電子
線のいずれかをレジストに照射することを特徴とする微
細配線の形成方法。 ６、形成された窪みの深さまたは突起の高さの寸法が０
．０１μｍ以上でかつ、下地上に形成する薄膜の膜厚以
下であることを特徴とする請求項第１項記載の微細配線
の形成方法。 ７、薄膜としてＷ、Ｍｏ、タングステン硅化物、チタン
硅化物、ＴｉＷ、ＴｉＮ、Ａｌ、Ｃｕの中の少なくとも
一つを適用することを特徴とする請求項第１項乃至第６
項記載の微細配線の形成方法。 ８、薄膜を形成する際に、ＣＶＤ法またはスパッタ蒸着
法を使用することを特徴とする請求項第１項乃至第７項
記載の微細配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28358988A JPH02130828A (ja) | 1988-11-11 | 1988-11-11 | 微細配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28358988A JPH02130828A (ja) | 1988-11-11 | 1988-11-11 | 微細配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130828A true JPH02130828A (ja) | 1990-05-18 |
Family
ID=17667465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28358988A Pending JPH02130828A (ja) | 1988-11-11 | 1988-11-11 | 微細配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130828A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858936B2 (en) | 2002-07-01 | 2005-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device having an improved construction in the interlayer insulating film |
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
-
1988
- 1988-11-11 JP JP28358988A patent/JPH02130828A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US6858936B2 (en) | 2002-07-01 | 2005-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device having an improved construction in the interlayer insulating film |
| US7144804B2 (en) | 2002-07-01 | 2006-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0063916B1 (en) | Semiconductor intregrated circuits and manufacturing process thereof | |
| KR930011054B1 (ko) | 상이한 층 레벨에 위치한 배선층간의 전기 접촉을 형성하는 방법 | |
| US4448800A (en) | Method for the manufacture of semiconductor device using refractory metal in a lift-off step | |
| JPH06140396A (ja) | 半導体装置とその製法 | |
| JPH02130828A (ja) | 微細配線の形成方法 | |
| JPS63117423A (ja) | 二酸化シリコンのエツチング方法 | |
| JP3279016B2 (ja) | ドライエッチング方法 | |
| JPS58212136A (ja) | 微細パタ−ンの形成方法 | |
| JP2007027291A (ja) | 半導体装置およびその製造方法 | |
| JP3239460B2 (ja) | 接続孔の形成方法 | |
| JP3527165B2 (ja) | コンタクトホール形成方法 | |
| JP2008053438A (ja) | 半導体装置の製造方法 | |
| JP3421861B2 (ja) | 半導体装置の製造方法 | |
| JP3629179B2 (ja) | 半導体装置の製造方法 | |
| Sidhwa et al. | Study of the step coverage and contact resistance by using two-step TiN barrier and evolve simulation | |
| JPH03291929A (ja) | ドライエッチング方法 | |
| JP3312996B2 (ja) | エッチング方法 | |
| JPS63156340A (ja) | 半導体装置の製造方法 | |
| JPH0864580A (ja) | 半導体装置の製造方法 | |
| JPH03259528A (ja) | 半導体装置の製造方法 | |
| JPH04127429A (ja) | 半導体装置の製造方法 | |
| JP3378693B2 (ja) | 半導体装置の製造方法 | |
| CN118098934A (zh) | 一种半导体结构的制备方法及半导体器件的制造方法 | |
| JPH0458538A (ja) | 半導体装置の製造方法 | |
| TW306022B (en) | Manufacturing method of metal contact hole for semiconductor integrated circuit |