JPH02125647A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
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- JPH02125647A JPH02125647A JP63279735A JP27973588A JPH02125647A JP H02125647 A JPH02125647 A JP H02125647A JP 63279735 A JP63279735 A JP 63279735A JP 27973588 A JP27973588 A JP 27973588A JP H02125647 A JPH02125647 A JP H02125647A
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910000679 solder Inorganic materials 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 30
- 230000004907 flux Effects 0.000 claims abstract description 16
- 239000003960 organic solvent Substances 0.000 claims abstract description 7
- 238000005476 soldering Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 13
- 239000000126 substance Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 abstract description 4
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 abstract description 2
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 abstract description 2
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 description 8
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004093 laser heating Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
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- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Casings For Electric Apparatus (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、混成集積回路の製造方法に関し、特にフリッ
プチップを搭載した基板とクリップ端子とをレーザー照
射により半田付けする混成集積回路の製造方法に関する
。
プチップを搭載した基板とクリップ端子とをレーザー照
射により半田付けする混成集積回路の製造方法に関する
。
従来、混成集積回路基板にリード端子を接続する場合、
以下の様に行っていた。先ず、基板上に各種部品を搭載
し、配線接続を行なう、また、ペアペレットは樹脂によ
り保護する。次にクリップ端子で基板を挟み、溶融した
半田槽に浸す(半田デイツプ法)か又は半田ペーストを
端子に塗布加熱して溶融する(リフロー法)方法で端子
接続を行っている。リフロー法には、赤外線リフロー炉
、気相法等の素子全体を加熱する一括加熱法と、レーザ
ー法、光ビーム法、ホットラム法、熱風等の素子の一部
を加熱する部分加熱法がある。
以下の様に行っていた。先ず、基板上に各種部品を搭載
し、配線接続を行なう、また、ペアペレットは樹脂によ
り保護する。次にクリップ端子で基板を挟み、溶融した
半田槽に浸す(半田デイツプ法)か又は半田ペーストを
端子に塗布加熱して溶融する(リフロー法)方法で端子
接続を行っている。リフロー法には、赤外線リフロー炉
、気相法等の素子全体を加熱する一括加熱法と、レーザ
ー法、光ビーム法、ホットラム法、熱風等の素子の一部
を加熱する部分加熱法がある。
半田デイツプ法、リフロー法(−括加熱法1部分加熱法
)の各方法のうち半田デイツプ法は、基板や部品への熱
ストレスが大きいのでリフロ一方法への置き換えが進ん
でいる。またリフロー法の中でも高密度実装型の製品で
は、必要部分のみを加熱する部分加熱法が注目を集めて
いる。レーザー加熱法はこの中で加熱面積が小さいこと
、及び加熱時間が短いことが特徴であり、ペアペレット
を搭載した高密度実装型基板への適用が進められている
。特に、半田バンプを有するフリップチップを搭載した
基板に端子を接続する場合、端子部分のみを局所的に加
熱する必要がある。
)の各方法のうち半田デイツプ法は、基板や部品への熱
ストレスが大きいのでリフロ一方法への置き換えが進ん
でいる。またリフロー法の中でも高密度実装型の製品で
は、必要部分のみを加熱する部分加熱法が注目を集めて
いる。レーザー加熱法はこの中で加熱面積が小さいこと
、及び加熱時間が短いことが特徴であり、ペアペレット
を搭載した高密度実装型基板への適用が進められている
。特に、半田バンプを有するフリップチップを搭載した
基板に端子を接続する場合、端子部分のみを局所的に加
熱する必要がある。
ところで、上述した従来のレーザ半田付法は、以下の様
な欠点を有する。半田ペーストに照射されたレーザー光
は半田を溶融するとともにフラックスを突沸させるので
半田ボール及びフラックスを飛散させる。このために基
板上に飛散したフラックスや半田ボールを有機溶剤に浸
漬し、超音波を印加する等して除去する必要がある。と
ころでフリップチップを搭載した基板は、フリップチッ
プとの間に半田バンプの高さとほぼ同じ数10 /l
m〜100μm前後の間隙を有する。レーザー照射によ
り飛散して半田ボールは、この間隙に突入し、隣接する
半田バンプを短絡させることがあった。レーザー半田付
は前に、フリップチップ自身を樹脂により被覆する方法
があるが、フリップチップとクリップ端子の間隔が狭い
場合、クリップ端子を露出させたままフリップチップの
みを被覆することは困難となる。従って、フリップチッ
プの特徴を生かした高密度実装素子を製造する場合、被
覆されないフリップチップの搭載された基板の端子ず田
付けを行った後、素子全体の被覆を行なう必要がある。
な欠点を有する。半田ペーストに照射されたレーザー光
は半田を溶融するとともにフラックスを突沸させるので
半田ボール及びフラックスを飛散させる。このために基
板上に飛散したフラックスや半田ボールを有機溶剤に浸
漬し、超音波を印加する等して除去する必要がある。と
ころでフリップチップを搭載した基板は、フリップチッ
プとの間に半田バンプの高さとほぼ同じ数10 /l
m〜100μm前後の間隙を有する。レーザー照射によ
り飛散して半田ボールは、この間隙に突入し、隣接する
半田バンプを短絡させることがあった。レーザー半田付
は前に、フリップチップ自身を樹脂により被覆する方法
があるが、フリップチップとクリップ端子の間隔が狭い
場合、クリップ端子を露出させたままフリップチップの
みを被覆することは困難となる。従って、フリップチッ
プの特徴を生かした高密度実装素子を製造する場合、被
覆されないフリップチップの搭載された基板の端子ず田
付けを行った後、素子全体の被覆を行なう必要がある。
本発明は、フリップチップを搭載した基板1−に、クリ
ップ端子を装着し半田ペーストを塗布してレーザー光に
より半田付けする混成集積回路の製造方法において、前
記半田ペーストをクリップ端子に塗布する工程と、前記
フリップチップと前記基板との間隙を有機溶剤で溶解す
る物質で遮へいする工程と、前記半田ペーストのフラッ
クス及び前記基板とフリップチップとの間隙を遮へいす
る物質を一括して除去する工程とを含むことを特67と
する。
ップ端子を装着し半田ペーストを塗布してレーザー光に
より半田付けする混成集積回路の製造方法において、前
記半田ペーストをクリップ端子に塗布する工程と、前記
フリップチップと前記基板との間隙を有機溶剤で溶解す
る物質で遮へいする工程と、前記半田ペーストのフラッ
クス及び前記基板とフリップチップとの間隙を遮へいす
る物質を一括して除去する工程とを含むことを特67と
する。
次に、本発明について図面を参照して説明する。第1図
は、本発明の第1の実施例の製造工程を示す断面図であ
る。第1図(a)に示すように、回路基板1上にフリッ
プチップ2を搭載する。次に第1図(b)のようにクリ
ップ端子5を挿入して、高粘度に調整したロジン系フラ
ックス4を広がりを考慮して基板上に数点塗布した。フ
ラックス4は基板上に広がり表面張力で基板とフリップ
チップ2の間隙を遮へいした。これを】00°Cで予備
乾燥して、第1図(C)のようにクリップ端子5上にデ
イスペンサーで半田ペースト6を塗布した。そして、半
田ペースト6にYAGレーザー光を照射する。半田ペー
ストは溶解して各クリップ端子に引き寄せられるととも
に、大量のフラックスと半田ボールを飛散させるが、あ
らかじめ塗布されたフラックスによってフリップチップ
2の間隙は遮へいされており、フリップチップ2に半田
ボールが衝突したり、間隙に突入することが無い。これ
を基板ごと有機溶剤に浸漬してフラックスや半田ボール
を除去する。そして第1図(d )のようにフリップチ
ップ2を被覆用樹脂8で被覆した後、外装樹脂9で全体
を被覆すると混成集積回路が得られる。
は、本発明の第1の実施例の製造工程を示す断面図であ
る。第1図(a)に示すように、回路基板1上にフリッ
プチップ2を搭載する。次に第1図(b)のようにクリ
ップ端子5を挿入して、高粘度に調整したロジン系フラ
ックス4を広がりを考慮して基板上に数点塗布した。フ
ラックス4は基板上に広がり表面張力で基板とフリップ
チップ2の間隙を遮へいした。これを】00°Cで予備
乾燥して、第1図(C)のようにクリップ端子5上にデ
イスペンサーで半田ペースト6を塗布した。そして、半
田ペースト6にYAGレーザー光を照射する。半田ペー
ストは溶解して各クリップ端子に引き寄せられるととも
に、大量のフラックスと半田ボールを飛散させるが、あ
らかじめ塗布されたフラックスによってフリップチップ
2の間隙は遮へいされており、フリップチップ2に半田
ボールが衝突したり、間隙に突入することが無い。これ
を基板ごと有機溶剤に浸漬してフラックスや半田ボール
を除去する。そして第1図(d )のようにフリップチ
ップ2を被覆用樹脂8で被覆した後、外装樹脂9で全体
を被覆すると混成集積回路が得られる。
第2図(a)、(b)は本発明の第2の実施例の製造工
程の一部を示す断面図である。本実施例では、間隙の遮
へい用物質としてクリップ端−看に塗布する半田ペース
トを使用した。第2[4(a)、(b)に示すように基
板1にクリップ端子5を挿入して、クリップ端子5及び
基板1と一2リップチップ2との間隙部に半田ペースト
6を<・ノτ布した。それから、YAGレーザー光でク
リップ端子5の半田付けを行ない、有機溶剤でフラック
スと半田ペーストの除去を行った。そして第1の実施例
と同様に樹脂被覆を行ってフリップチップを搭載した混
成集積回路を得た。
程の一部を示す断面図である。本実施例では、間隙の遮
へい用物質としてクリップ端−看に塗布する半田ペース
トを使用した。第2[4(a)、(b)に示すように基
板1にクリップ端子5を挿入して、クリップ端子5及び
基板1と一2リップチップ2との間隙部に半田ペースト
6を<・ノτ布した。それから、YAGレーザー光でク
リップ端子5の半田付けを行ない、有機溶剤でフラック
スと半田ペーストの除去を行った。そして第1の実施例
と同様に樹脂被覆を行ってフリップチップを搭載した混
成集積回路を得た。
この実施例では、半田付は用に半田ペーストをそのまま
用いたが、遮へい用に塗布する量が多くなる場合や塗布
時間が長くなる場合は、コスト的に不利となるので、こ
の方法は部分的な遮へいに使用する場合に適している。
用いたが、遮へい用に塗布する量が多くなる場合や塗布
時間が長くなる場合は、コスト的に不利となるので、こ
の方法は部分的な遮へいに使用する場合に適している。
本発明によれば、半田ボールがフリップチップと基板と
の間隙に突入することが無く、更に間隙に半田ボールが
突入しない用に遮へいする物質を半田ベーストのフラッ
クスと同時に除去できるので、製造歩留りが上がり、安
価なフリップチップを搭載した混成集積回路を実現でき
る効果がある。
の間隙に突入することが無く、更に間隙に半田ボールが
突入しない用に遮へいする物質を半田ベーストのフラッ
クスと同時に除去できるので、製造歩留りが上がり、安
価なフリップチップを搭載した混成集積回路を実現でき
る効果がある。
第1図(a)〜(d)は、本発明の第1の実施例の製造
工程を示す断面図、第2図(a)(b)は本発明の第2
の実施例の製造工程の一部を示す断面図である。 1・・・基板、2・・フリップチップ、3・・・半田バ
ンプ、4・・・フラックス、5・・・クリップ端子、6
・・・半田ペースト、7・・・半田、8・・・フリップ
チップ被覆あ 山
工程を示す断面図、第2図(a)(b)は本発明の第2
の実施例の製造工程の一部を示す断面図である。 1・・・基板、2・・フリップチップ、3・・・半田バ
ンプ、4・・・フラックス、5・・・クリップ端子、6
・・・半田ペースト、7・・・半田、8・・・フリップ
チップ被覆あ 山
Claims (1)
- フリップチップを搭載した基板上に、クリップ端子を
装着し半田ペーストを塗布してレーザー光により半田付
けする混成集積回路の製造方法において、前記半田ペー
ストをクリップ端子に塗布する工程と、前記フリップチ
ップと前記基板との間隙を有機溶剤で溶解する物質で遮
へいする工程と、前記半田ペーストのフラックス及び前
記基板とフリップチップとの間隙を遮へいする物質を一
括して除去する工程とを含むことを特徴とする混成集積
回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279735A JPH02125647A (ja) | 1988-11-04 | 1988-11-04 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279735A JPH02125647A (ja) | 1988-11-04 | 1988-11-04 | 混成集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02125647A true JPH02125647A (ja) | 1990-05-14 |
Family
ID=17615161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63279735A Pending JPH02125647A (ja) | 1988-11-04 | 1988-11-04 | 混成集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02125647A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04122097A (ja) * | 1990-09-13 | 1992-04-22 | Kokusai Electric Co Ltd | 電子機器の製造方法 |
JPH10256713A (ja) * | 1997-03-13 | 1998-09-25 | Samsung Electron Co Ltd | Icパッケージの実装方法 |
JP2018163998A (ja) * | 2017-03-27 | 2018-10-18 | 横河電機株式会社 | 防爆部品実装基板 |
-
1988
- 1988-11-04 JP JP63279735A patent/JPH02125647A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04122097A (ja) * | 1990-09-13 | 1992-04-22 | Kokusai Electric Co Ltd | 電子機器の製造方法 |
JPH10256713A (ja) * | 1997-03-13 | 1998-09-25 | Samsung Electron Co Ltd | Icパッケージの実装方法 |
JP2018163998A (ja) * | 2017-03-27 | 2018-10-18 | 横河電機株式会社 | 防爆部品実装基板 |
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