JPH02124691A - サンプリング回路 - Google Patents
サンプリング回路Info
- Publication number
- JPH02124691A JPH02124691A JP63277904A JP27790488A JPH02124691A JP H02124691 A JPH02124691 A JP H02124691A JP 63277904 A JP63277904 A JP 63277904A JP 27790488 A JP27790488 A JP 27790488A JP H02124691 A JPH02124691 A JP H02124691A
- Authority
- JP
- Japan
- Prior art keywords
- selector
- signal
- cpu
- sampling
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 title claims abstract description 39
- 230000001934 delay Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明はPLLにより基本クロックを発生するサンプリ
ング回路に関する。
ング回路に関する。
[従来の技術]
従来のサンプリング回路としては、第2図に示す様に、
201はアナログビデオ信号をアナログデジタル変換す
るA/D変換器であり、202はA/D変換したビデオ
信号を記憶するフレームメモリであり、203はメモリ
202の記憶内容をデジタルアナログ変換するD/A変
換器であり、204はビデオ信号をサンプリングするタ
イミングの管理を行なうサンプリング処理部であり、2
05はビデオ信号の水平同期信号を基準信号としてサン
プリングクロックを発生するPLLであり、206はP
LLの出力信号を遅延する遅延線であり遅延量の異なっ
た出力を複数有しており、207は遅延線206の複数
の出力から1つの信号を選択するセレクタであり、20
8はセレクタをコントロールする外部からの入力手段で
ある。
201はアナログビデオ信号をアナログデジタル変換す
るA/D変換器であり、202はA/D変換したビデオ
信号を記憶するフレームメモリであり、203はメモリ
202の記憶内容をデジタルアナログ変換するD/A変
換器であり、204はビデオ信号をサンプリングするタ
イミングの管理を行なうサンプリング処理部であり、2
05はビデオ信号の水平同期信号を基準信号としてサン
プリングクロックを発生するPLLであり、206はP
LLの出力信号を遅延する遅延線であり遅延量の異なっ
た出力を複数有しており、207は遅延線206の複数
の出力から1つの信号を選択するセレクタであり、20
8はセレクタをコントロールする外部からの入力手段で
ある。
始めに、大力ビデオ信号の映像データとサンプリングク
ロックの関係を第3図によって、説明する。
ロックの関係を第3図によって、説明する。
第3図のごとく、映像データが1ドツトごとに白黒と切
り換わっている場合、サンプリングクロックAのタイミ
ングでは、アナログビデオ信号は正しく A/D変換で
き、デジタルビデオ信号は正しくフリップフロップに保
持できる。
り換わっている場合、サンプリングクロックAのタイミ
ングでは、アナログビデオ信号は正しく A/D変換で
き、デジタルビデオ信号は正しくフリップフロップに保
持できる。
これに対して、サンプリングクロックBのタイミングで
は、映像データの切り換わりポイントとサンプリングの
ポイントが一致しているため、データを正しく A/D
変換またはフリップフロップに保持できない。
は、映像データの切り換わりポイントとサンプリングの
ポイントが一致しているため、データを正しく A/D
変換またはフリップフロップに保持できない。
そこで従来は、入力ビデオ信号をA/D変換し、このデ
ジタルデータをメモリーに保持し、メモリーのデータを
D/A変換し、D/A変換器からのアナログ信号をCR
T上に表示し、サンプリングが正しく行なわれているか
を確認している。
ジタルデータをメモリーに保持し、メモリーのデータを
D/A変換し、D/A変換器からのアナログ信号をCR
T上に表示し、サンプリングが正しく行なわれているか
を確認している。
サンプリングに誤まりがある場合は、ユーザーが外部か
らの入力手段208により、セレクタ207を切り換え
、映像データとサンプリングクロックの関係が第3図の
AのごときタイミングにCRTを見ながら設定する。
らの入力手段208により、セレクタ207を切り換え
、映像データとサンプリングクロックの関係が第3図の
AのごときタイミングにCRTを見ながら設定する。
[発明が解決しようとする課題]
しかし、前述の従来技術ではユーザーがCRTを目視し
ながら、正しくサンプリングが行なわれる状態に設定し
なければならないというわずられしさと、むずかしさと
いう課題を有する。
ながら、正しくサンプリングが行なわれる状態に設定し
なければならないというわずられしさと、むずかしさと
いう課題を有する。
また映像データとサンプリングクロックの関係は、同一
機種においても個体間の差によりタイミングが異なるた
め、それぞれで設定しなければならないという煩雑さが
ある。
機種においても個体間の差によりタイミングが異なるた
め、それぞれで設定しなければならないという煩雑さが
ある。
そこで本発明はこのような課題を解決するもので、その
目的とするところは自動的に正しいサンプリングを行な
う状態に設定し、ユーザーのわずられしさをなくす方法
を提供するところにある。
目的とするところは自動的に正しいサンプリングを行な
う状態に設定し、ユーザーのわずられしさをなくす方法
を提供するところにある。
[課題を解決するための手段]
本発明のサンプリング回路は、アナログビデオ信号をア
ンログデジタル変換するA/D変換器またはデジタルビ
デオ信号をラッチするフリップフロップの少なくとも一
方と、A/D変換器またはフリップフロップの出力の一
方を記憶するメモリと、A/D変換器またはフリップフ
ロップの出力の一方とメモリの内容を比較する比較器と
、比較器からの出力信号を計数するカウンタと、カウン
タの計数値の大小を判定するCPUと、CPLIにより
書き込み読み出し可能な不揮発性メモリと、CPUにデ
ータを入力する入力手段と、ビデオ信号の水平同期信号
を基準信号とするPLLと、PLLの出力信号を遅延す
る遅延線と、遅延線の複数の出力のうちの一つを選択す
るセレクタと、セレクタの出力を基本クロックとして勺
ンプリンタを行なうサンプリング処理部より構成され、
ビデオ信号の映像信号とサンプリングクロックの位相を
自動的に決定することを特徴とする。
ンログデジタル変換するA/D変換器またはデジタルビ
デオ信号をラッチするフリップフロップの少なくとも一
方と、A/D変換器またはフリップフロップの出力の一
方を記憶するメモリと、A/D変換器またはフリップフ
ロップの出力の一方とメモリの内容を比較する比較器と
、比較器からの出力信号を計数するカウンタと、カウン
タの計数値の大小を判定するCPUと、CPLIにより
書き込み読み出し可能な不揮発性メモリと、CPUにデ
ータを入力する入力手段と、ビデオ信号の水平同期信号
を基準信号とするPLLと、PLLの出力信号を遅延す
る遅延線と、遅延線の複数の出力のうちの一つを選択す
るセレクタと、セレクタの出力を基本クロックとして勺
ンプリンタを行なうサンプリング処理部より構成され、
ビデオ信号の映像信号とサンプリングクロックの位相を
自動的に決定することを特徴とする。
〔作 用1
本発明の上2の構成によれば、入力手段108よりCP
U106へ自動位相合せ開始の信号が入力されると、C
PU106はセレクタ111の入力のうちの一つを選択
する。この選択されたサンプリングクロックにより入力
アナログビデオ信号をA/D変換し、メモリ102に記
憶する。次に同一のセレクタ出力で1フレーム後のアナ
ログビデオ信号をA/D変換をする。ここで、アナログ
ビデオ信号は静止状態の信号とする。このA/D変換さ
れた出力とメモリ102の内容を順次比較器103で比
較する。A/D変換された出力とメモリ102の内容が
一致しない箇所、これはA/D変換が正しく行なわれな
かった箇所では比較器103よりキャリーが出力される
。比較器10.3からのキャリーなカウンタ104でカ
ウントする。CPU106は、カウンタ104を記憶し
。
U106へ自動位相合せ開始の信号が入力されると、C
PU106はセレクタ111の入力のうちの一つを選択
する。この選択されたサンプリングクロックにより入力
アナログビデオ信号をA/D変換し、メモリ102に記
憶する。次に同一のセレクタ出力で1フレーム後のアナ
ログビデオ信号をA/D変換をする。ここで、アナログ
ビデオ信号は静止状態の信号とする。このA/D変換さ
れた出力とメモリ102の内容を順次比較器103で比
較する。A/D変換された出力とメモリ102の内容が
一致しない箇所、これはA/D変換が正しく行なわれな
かった箇所では比較器103よりキャリーが出力される
。比較器10.3からのキャリーなカウンタ104でカ
ウントする。CPU106は、カウンタ104を記憶し
。
次にセレクタの入力のうちの前回と異なる一つを選択し
、同様の動作を繰り返す。この動作をさらに、遅延線1
10の出力数まで最大桁なう。
、同様の動作を繰り返す。この動作をさらに、遅延線1
10の出力数まで最大桁なう。
以上の動作終了後、CPU106はカウンタ104のカ
ウント数が最も少なかったセレクタ111の状態にセレ
クタを設定すると共に不揮発性のメモリたとえばEEF
ROMI 07に記録する。電源オフ後、再度電源を投
入した際CPU106はEEPROMI 07の記録内
容によりセレクタ111の状態を設定する。
ウント数が最も少なかったセレクタ111の状態にセレ
クタを設定すると共に不揮発性のメモリたとえばEEF
ROMI 07に記録する。電源オフ後、再度電源を投
入した際CPU106はEEPROMI 07の記録内
容によりセレクタ111の状態を設定する。
以上の動作により、A/D変換の誤まりが最も少ない状
態へ自動的に設定される。
態へ自動的に設定される。
[実 施 例]
第1図は本発明の実施例における回路図であって、10
1は入力のアナログビデオ信号をデジタル信号に変換す
るA/D変換器であり、102はA/D変換後のデジタ
ルデータを記憶するメモリであり、103はメモリ10
2の内容とA/D変換器101の出力を順次比較する比
較器であり、104は比較器103からの出力をカウン
トするカウンタであり、105はA/D変換器101及
びメモリ102を制御するサンプリング処理部であり、
106はCPUであり入力手段108によりユーザーか
らの信号を受は付け、セレクタ111を制御し、カウン
タ104の出力を記憶すると共にEFROM107にデ
ータの書き込み読み出しを行なう。109は水平同期信
号を基準信号とするPLLでありサンプリングクロック
の原振を発生し、110は遅延量の異なった複数の出力
を有する遅延線でありサンプリングクロックを遅延して
おり、illは遅延線110の出力をセレクトするセレ
クタである。
1は入力のアナログビデオ信号をデジタル信号に変換す
るA/D変換器であり、102はA/D変換後のデジタ
ルデータを記憶するメモリであり、103はメモリ10
2の内容とA/D変換器101の出力を順次比較する比
較器であり、104は比較器103からの出力をカウン
トするカウンタであり、105はA/D変換器101及
びメモリ102を制御するサンプリング処理部であり、
106はCPUであり入力手段108によりユーザーか
らの信号を受は付け、セレクタ111を制御し、カウン
タ104の出力を記憶すると共にEFROM107にデ
ータの書き込み読み出しを行なう。109は水平同期信
号を基準信号とするPLLでありサンプリングクロック
の原振を発生し、110は遅延量の異なった複数の出力
を有する遅延線でありサンプリングクロックを遅延して
おり、illは遅延線110の出力をセレクトするセレ
クタである。
次に本発明の回路図にしたがい各部分の動作の説明を行
なう。
なう。
ここで、入力ビデオ信号は、1フレ一ム期間以上静止さ
せておく。
せておく。
101は入力のアナログビデオ信号の映像データをアナ
ログ−デジタル変換するA/D変換器である。メモリ1
02の容量が1フレーム中の一色以下の容量の場合には
、A/D変換器は1個であり、赤(R)、緑(G)、青
(B)信号を順次切り換えてA/D変換を行なう。また
メモリ102の容量が1フレ一ム分の容量を有する場合
、A/D変換器101は、R,G、B信号に対応してお
り、3個である。
ログ−デジタル変換するA/D変換器である。メモリ1
02の容量が1フレーム中の一色以下の容量の場合には
、A/D変換器は1個であり、赤(R)、緑(G)、青
(B)信号を順次切り換えてA/D変換を行なう。また
メモリ102の容量が1フレ一ム分の容量を有する場合
、A/D変換器101は、R,G、B信号に対応してお
り、3個である。
メモリ102はA/D変換後のデジタルデータな1フレ
一ム期間以上保持している機能を有し。
一ム期間以上保持している機能を有し。
1ライン分以上のメモリ容量から成る。
比較器103は、メモリ102に保持されているデータ
と1フレ一ム期間後の同一箇所のアナログデータをA/
D変換したデータとを順次比較し、データが一致してい
ない部分でキャリーを出力する部分である。データが一
致していない部分はA/D変換が正しく行なわれていな
い部分である。比較は1フレームすべてのデータについ
て行なうことが最も正確である。しかし、1色のみある
いは一画面中の一部分について比較を行なうだけでも十
分な効果は得られる。
と1フレ一ム期間後の同一箇所のアナログデータをA/
D変換したデータとを順次比較し、データが一致してい
ない部分でキャリーを出力する部分である。データが一
致していない部分はA/D変換が正しく行なわれていな
い部分である。比較は1フレームすべてのデータについ
て行なうことが最も正確である。しかし、1色のみある
いは一画面中の一部分について比較を行なうだけでも十
分な効果は得られる。
カウンタ104は比較器103からのキャリーをカウン
トする部分である。カウント数が少ないほど正しく A
/D変換がなされている。
トする部分である。カウント数が少ないほど正しく A
/D変換がなされている。
EPPROM107は、映像データとサンプリングクロ
ックとの位相を自動調整した結果を記録しておく部分で
ある。−旦電源を切り再度電源を投入した場合、再設定
のデータとして使用する。
ックとの位相を自動調整した結果を記録しておく部分で
ある。−旦電源を切り再度電源を投入した場合、再設定
のデータとして使用する。
入力手段lO8は、ユーザーが自動位相合せを行なう命
令を入力する部分であり、スイッチなどから成る。
令を入力する部分であり、スイッチなどから成る。
CPU106は、カウンタ104のカウント数を記憶す
ると共に、EPPROM107及び入力手段108を管
理し、セレクタ1 mlを制御する。ここでセレクタの
制御は、セレクタの複数の入力のうちの一つを選択し、
一連の動作をさせカウンタ104の出力を記憶する0次
に他のセレクト状態に設定し、一連の動作をさせカウン
タl。
ると共に、EPPROM107及び入力手段108を管
理し、セレクタ1 mlを制御する。ここでセレクタの
制御は、セレクタの複数の入力のうちの一つを選択し、
一連の動作をさせカウンタ104の出力を記憶する0次
に他のセレクト状態に設定し、一連の動作をさせカウン
タl。
4の出力を記憶する。以上の動作をセレクタに入力する
信号数回だけ行なう。次にカウント数の少ない箇所にセ
レクタを設定し、このデータをEPPROM107に記
録する。
信号数回だけ行なう。次にカウント数の少ない箇所にセ
レクタを設定し、このデータをEPPROM107に記
録する。
PLL109は水平同期信号を基準信号として発振を行
ない、サンプリングクロックの原振となる。
ない、サンプリングクロックの原振となる。
遅延線110はPLL109からのサンプリングクロッ
クを遅延する部分で、遅延量の異なった複数の出力を有
する。個々の出力の遅延量の差は、1ドツトの表示期間
の約1/Nであり、Nは2以上の整数である。
クを遅延する部分で、遅延量の異なった複数の出力を有
する。個々の出力の遅延量の差は、1ドツトの表示期間
の約1/Nであり、Nは2以上の整数である。
セレクタ207は遅延線206からの複数の信号から一
つの信号を選択する部分である。
つの信号を選択する部分である。
サンプリング処理部204は、サンプリングクロックを
基にサンプリングのタイミングの決定及びメモリ202
の制御を行なう部分である。
基にサンプリングのタイミングの決定及びメモリ202
の制御を行なう部分である。
以上はアナログビデオ信号の場合について説明を行なっ
てきたが、デジタルビデオ信号の場合にはA/D変換1
01をフリップフロップに変えれば同様に使用できる。
てきたが、デジタルビデオ信号の場合にはA/D変換1
01をフリップフロップに変えれば同様に使用できる。
〔発明の効果]
以上述べたように本発明によれば、映像データとサンプ
リングクロックの位相関係を自動的に正しいサンプリン
グを行なう状態に設定することにより、ユーザーのわず
られしさをなくすという効果を有する。
リングクロックの位相関係を自動的に正しいサンプリン
グを行なう状態に設定することにより、ユーザーのわず
られしさをなくすという効果を有する。
第1図は本発明の動作を示すブロック図。
第2図は従来の動作を示すブロック図。
第3図は従来の動作を説明するためのタイミング図。
101 ・
102 ・
103 ・
104 ・
105 ・
106 ・
107 ・
108 ・
109 ・
110 ・
111 ・
・A/D変換器
・メモリ
・比較器
・カウンタ
・サンプリング処理部
・CPU
・EEFROM
・入力手段
・PLL
・遅延線
・セレクタ
以上
Claims (1)
- アナログビデオ信号をアナログデジタル変換するA/
D変換器またはデジタルビデオ信号をラッチするフリッ
プフロップの少なくとも一方と、A/D変換器またはフ
リップフロップの出力の一方を記憶するメモリと、A/
D変換器またはフリップフロップの出力の一方とメモリ
の内容を比較する比較器と、比較器からの出力信号を計
数するカウンタと、カウンタの計数値の大小を判定する
CPUと、CPUにより書き込み読み出し可能な不揮発
性メモリと、CPUにデータを入力する入力手段と、ビ
デオ信号の水平同期信号を基準信号とするPLL(PH
ASELOCKEDLOOP)と、PLLの出力信号を
遅延する遅延線と、遅延線の複数の出力のうちの一つを
選択するセレクタと、セレクタの出力を基本クロックと
してサンプリングを行なうサンプリング処理部より構成
され、ビデオ信号の映像信号とサンプリングクロックの
位相を自動的に決定することを特徴とするサンプリング
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63277904A JPH02124691A (ja) | 1988-11-02 | 1988-11-02 | サンプリング回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63277904A JPH02124691A (ja) | 1988-11-02 | 1988-11-02 | サンプリング回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02124691A true JPH02124691A (ja) | 1990-05-11 |
Family
ID=17589912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63277904A Pending JPH02124691A (ja) | 1988-11-02 | 1988-11-02 | サンプリング回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02124691A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
US5990968A (en) * | 1995-07-27 | 1999-11-23 | Hitachi, Ltd. | Video signal processing device for automatically adjusting phase of sampling clocks |
US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
JP2013217983A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | 表示装置及びその制御方法、コンピュータプログラム |
-
1988
- 1988-11-02 JP JP63277904A patent/JPH02124691A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5990968A (en) * | 1995-07-27 | 1999-11-23 | Hitachi, Ltd. | Video signal processing device for automatically adjusting phase of sampling clocks |
US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
US6304296B1 (en) | 1996-02-22 | 2001-10-16 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
US6731343B2 (en) | 1996-02-22 | 2004-05-04 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
US7319464B2 (en) | 1996-02-22 | 2008-01-15 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
US6462726B1 (en) | 1998-02-19 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Video signal processor |
JP2013217983A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | 表示装置及びその制御方法、コンピュータプログラム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6483502B2 (en) | Image reproducing apparatus, projector, image reproducing system, and information storing medium | |
US4354176A (en) | A-D Converter with fine resolution | |
JPH02124691A (ja) | サンプリング回路 | |
JP3075565B2 (ja) | 画像表示装置 | |
US4573142A (en) | Memory circuit for producing analog output | |
JPH08237519A (ja) | ビデオ信号処理装置 | |
JPH0638667B2 (ja) | ゲート制御回路 | |
JP2757714B2 (ja) | フレームパルス生成回路 | |
JP2986653B2 (ja) | クロック選択回路 | |
JP2575221B2 (ja) | Pll回路 | |
JPH01270470A (ja) | サンプリング回路 | |
JP2555882B2 (ja) | 信号処理装置 | |
KR100187006B1 (ko) | 멀티싱크 디지털 컨버전스 보정장치의 검사패턴 발생회로 | |
KR910009313Y1 (ko) | 스트로보 기능 수행회로 | |
KR920009644B1 (ko) | Vcr 서보시스템의 수평주사주파수 보정회로 | |
JPH10149130A (ja) | 表示装置における自動位相調整システム | |
JPH08162953A (ja) | アナログ/ディジタル変換装置 | |
JPH0135303B2 (ja) | ||
JPH05175839A (ja) | A/d変換器 | |
JPH0393090A (ja) | ビデオメモリ | |
JPH1049120A (ja) | 画像表示装置 | |
JPH03135776A (ja) | 波形記憶装置 | |
JP2000137457A (ja) | ディスプレイ装置 | |
JPS62133A (ja) | Ad変換器 | |
JPH02171663A (ja) | ジツタアナライザ |