JPH02121521A - Voltage comparator - Google Patents
Voltage comparatorInfo
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- JPH02121521A JPH02121521A JP27519488A JP27519488A JPH02121521A JP H02121521 A JPH02121521 A JP H02121521A JP 27519488 A JP27519488 A JP 27519488A JP 27519488 A JP27519488 A JP 27519488A JP H02121521 A JPH02121521 A JP H02121521A
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、例えばＡ／Ｄ変換器等に使用される電圧比
較器（以下、コンパレータともいう）に関する。DETAILED DESCRIPTION OF THE INVENTION [Objective of the Invention (Industrial Application Field) The present invention relates to a voltage comparator (hereinafter also referred to as a comparator) used, for example, in an A/D converter.
（従来の技術）
Ａ／Ｄ変換器や弁別器等の回路中に用いられる機能ブロ
ックとしてコンパレータがある。コンパレータは、ある
基準電圧と入力信号電圧等の被比較電圧とを比較してそ
の結果を出力する機能を有しており、例えば、被比較電
圧が基準電圧より高い場合は論理“１”を出力し、これ
と反対に低い場合は論理″０゛を出力するように構成さ
れている。(Prior Art) A comparator is a functional block used in a circuit such as an A/D converter or a discriminator. A comparator has the function of comparing a certain reference voltage and a compared voltage such as an input signal voltage and outputting the result. For example, if the compared voltage is higher than the reference voltage, it outputs logic "1". On the other hand, if the voltage is low, it is configured to output logic ``0''.
一般に、このようなコンパレータは、入力信号電圧のレ
ベルに依存して、随時、その比較結果を出力する（連続
的に比較動作を行う）タイプのものと、クロックの立上
り或いは立下りに同期してその時点での論理出力を一定
期間保持するラッチ機能を備えたラッチ付コンパレータ
との２つのタイプのものに分類することができる。後者
は、クロックに同期してＡ／Ｄ変換を行う回路等に使用
されるものであり、ここではこのタイプのコンパレータ
を問題としている。In general, such comparators are of the type that outputs the comparison result at any time depending on the level of the input signal voltage (continuous comparison operation), and the type that outputs the comparison result at any time depending on the level of the input signal voltage, and the type that outputs the comparison result continuously depending on the level of the input signal voltage, and the type that outputs the comparison result at any time depending on the level of the input signal voltage. They can be classified into two types: a comparator with a latch and a comparator with a latch that has a latch function that holds the logical output at that point for a certain period of time. The latter is used in circuits that perform A/D conversion in synchronization with a clock, and this type of comparator is the subject here.
第３図は、このようなラッチ付コンパレータの従来例を
示している。このコンパレータは、エミッタが互いに結
合されたトランジスタペア（差動ペア）３個を基本に構
成されている。FIG. 3 shows a conventional example of such a comparator with a latch. This comparator is basically constructed of three transistor pairs (differential pairs) whose emitters are coupled to each other.
まず、トランジスタＱ９とＱ ＋ｏのトランジスタペア
からなる第１の差動増幅回路で比較部４０が構成されて
いる。トランジスタＱ９のベースは信号入力端子１に接
続され、そのコレクタは負荷抵抗３を介して正電源５に
接続されている。また、他のトランジスタＱ ＋ｏのベ
ースは基準電圧源２に接続され、そのコレクタは負荷抵
抗４を介して正電源５に接続されている。First, the comparison section 40 is constituted by a first differential amplifier circuit consisting of a transistor pair of transistors Q9 and Q+o. The base of transistor Q9 is connected to signal input terminal 1, and the collector thereof is connected to positive power supply 5 via load resistor 3. Further, the base of the other transistor Q+o is connected to the reference voltage source 2, and the collector thereof is connected to the positive power source 5 via the load resistor 4.
また、トランジスタＱｕと０１２のトランジスタペアか
らなる第２の差動増幅回路でラッチ部５０が構成されて
いる。トランジスタＱｕと０１２とは、両者のベースと
コレクタが互いに共通接続されて正帰還回路として構成
されるとともに、トランジスタＱｕのベースとトランジ
スタＱ １２のコレクタとの共通接続点は、比較部４０
におけるトランジスタＱ ＋ｏのコレクタ及び出力端子
６にそれぞれ接続され、また、トランジスタＱ＋＋のコ
レクタとトランジスタＱ １２のベースの共通接続点は
、比較部４０におけるトランジスタＱ９のコレクタに接
続されている。Further, the latch section 50 is constituted by a second differential amplifier circuit consisting of a transistor pair of transistors Qu and 012. The bases and collectors of the transistors Qu and 012 are commonly connected to each other to form a positive feedback circuit, and the common connection point between the base of the transistor Qu and the collector of the transistor Q12 is connected to the comparator 40
The common connection point between the collector of the transistor Q++ and the base of the transistor Q12 is connected to the collector of the transistor Q9 in the comparator 40.
さらに、トランジスタＱ５とＱｅのトランジスタペアで
電流スイッチ部３０が構成されている。Further, a current switch section 30 is configured by a transistor pair of transistors Q5 and Qe.
トランジスタＱ５とＱｅのエミッタの結合点には、電流
源７及び負電源８が順次接続され、トランジスタＱ５の
ベースは、クロック信号ＣＫの入力端子９に接続され、
そのコレクタは、比較部４０における第１のトランジス
タペアの共通エミッタに接続されている。また、他のト
ランジスタＱ６のベースはクロック信号ＣＫの入力端子
１１に接続され、そのコレクタは、ラッチ部４０におけ
る第２のトランジスタペアの共通エミッタに接続されて
いる。A current source 7 and a negative power supply 8 are sequentially connected to the connection point between the emitters of the transistors Q5 and Qe, and the base of the transistor Q5 is connected to the input terminal 9 of the clock signal CK.
Its collector is connected to the common emitter of the first transistor pair in the comparison section 40. Further, the base of the other transistor Q6 is connected to the input terminal 11 of the clock signal CK, and the collector thereof is connected to the common emitter of the second transistor pair in the latch section 40.
そして、電流スイッチ部３０におけるクロック信号入力
端子９又は１１にそれぞれ入力するクロック信号ＣＫ又
はＣＫによって、電流源７の電流が、比較部４０又はラ
ッチ部５０の何れかに振分けられる。いま、ＣＫがＨレ
ベルでＣＫがＬレベルであるとすれば、トランジスタＱ
５がオンで他のトランジスタＱ６がオフとなり、比較部
４０がアクティブとなって基準電圧に対し信号入力端子
１に印加される入力信号電圧が比較される。Then, the current of the current source 7 is distributed to either the comparison section 40 or the latch section 50 according to the clock signal CK or CK input to the clock signal input terminal 9 or 11 of the current switch section 30, respectively. Now, if CK is at H level and CK is at L level, transistor Q
5 is turned on, the other transistor Q6 is turned off, and the comparator 40 is activated to compare the input signal voltage applied to the signal input terminal 1 with the reference voltage.
次に、上記の状態からクロック信号ＣＫがＬレベル、Ｃ
ＫがＨレベルになると、ラッチ部５０がアクティブとな
り、その切換りの時点での比較結果がラッ・チ部に保持
される。ラッチ部５０は、前述のように正帰還回路とな
っているので、比較結果によりトランジスタＱｏ又はＱ
１２の何れかがオン、他の何れかがオフ状態となって
安定する。この保持状態ののち、ＣＫがＨレベル、ＣＫ
がＬレベルになると、再び比較部４０がアクティブとな
って比較動作が行われる。Next, from the above state, the clock signal CK goes to L level and C
When K becomes H level, the latch section 50 becomes active, and the comparison result at the time of switching is held in the latch section. Since the latch section 50 is a positive feedback circuit as described above, depending on the comparison result, the transistor Qo or Q
One of the 12 is turned on and the other one is turned off to stabilize. After this holding state, CK becomes H level, and CK
When the signal becomes L level, the comparing section 40 becomes active again and a comparison operation is performed.
ところで、上述のコンパレータの比較精度は、直流的に
は、比較部４０及びラッチ部５０の各トランジスタペア
を構成するトランジスタＱ９〜Ｑ １２の比精度（例え
ばベース・エミッタ間電圧のバラツキ）と、負荷抵抗３
及び４の比精度によって決まる。また、交流的には、正
帰還ループを持つラッチ部５０のヒステリシスが精度に
影響する。By the way, the comparison accuracy of the above-mentioned comparator, in terms of direct current, depends on the relative accuracy of the transistors Q9 to Q12 (e.g., variations in base-emitter voltage) and the load. resistance 3
and the ratio accuracy of 4. Furthermore, in terms of AC, the hysteresis of the latch section 50 having a positive feedback loop affects accuracy.
そして、直流的な精度を改善するためには、比較部４０
の利得を上げ、負荷抵抗３．４及びラッチ部５０を構成
するトランジスタペアのバラツキの影響を小さくするこ
とが考えられる。In order to improve the DC precision, the comparing section 40
It is conceivable to increase the gain of the load resistor 3.4 and to reduce the influence of variations in the transistor pair constituting the latch section 50.
しかし、比較部４０の利得は、電流源７の電流値と負荷
抵抗３又は７との積に比例し、これらの要素は、ラッチ
部５０と共通であるから、この積を大きくすると、比較
部４０だけではなく、ラッチ部５０の利得も増大してし
まう。また、このラッチ部５０におけるトランジスタの
ベース電位は、Ｈレベルのとき正電源５の電源電圧とほ
ぼ同じになることから飽和状態に陥る可能性がある。そ
して、ラッチ部５０の利得が増えるということは、正帰
還ループの利得が増えることであるからヒステリシスが
大きくなり、交流的な精度が劣化してしまう。However, the gain of the comparison section 40 is proportional to the product of the current value of the current source 7 and the load resistance 3 or 7, and these elements are common to the latch section 50, so if this product is increased, the comparison section The gain of not only the latch section 40 but also the latch section 50 increases. Furthermore, since the base potential of the transistor in this latch section 50 is approximately the same as the power supply voltage of the positive power supply 5 when it is at H level, there is a possibility that it will fall into a saturated state. An increase in the gain of the latch section 50 means an increase in the gain of the positive feedback loop, which increases hysteresis and degrades AC precision.
（発明か解決しようとする課題）
従来のラッチ付コンパレータにあっては、直流的な精度
を改善するため比較部の利得を上げると、ラッチ部の利
得が増大して出力論理振幅が大きくなりトランジスタの
飽和を招くおそれがある。(Problem to be solved by the invention) In a conventional comparator with a latch, when the gain of the comparison section is increased in order to improve DC accuracy, the gain of the latch section increases and the output logic amplitude increases, causing the transistor may lead to saturation.
また、ラッチ部の利得の増加により、ヒステリシスの影
響が大きくなり、交流的な精度が劣化してしまうという
問題があった。Furthermore, due to the increase in the gain of the latch section, the influence of hysteresis increases, resulting in a problem that AC accuracy deteriorates.
この発明は上記事情に基づいてなされたもので、出力論
理振幅を変えずに、また交流的な精度を劣化させること
なく直流的な精度を改善することのできる電圧比較器を
提供することを目的とする。This invention was made based on the above circumstances, and an object of the present invention is to provide a voltage comparator that can improve DC accuracy without changing the output logic amplitude or deteriorating AC accuracy. shall be.
［発明の構成］
（課題を解決するための手段）
この発明は上記課題を解決するために、入力信号電圧と
基■電圧を差動増幅する第１の差動増幅回路からなる比
較部と、前記第１の差動増幅回路よりも低利得で正帰還
のかけられた第２の差動増幅回路からなり前記比較部の
出力に応じた比較出力を保持するラッチ部と、クロック
信号により前記第１、第２の差動増幅回路の何れが一方
に定電流源からの電流を切換える電流スイッチ部とを有
することを要旨とする。[Structure of the Invention] (Means for Solving the Problem) In order to solve the above-mentioned problem, the present invention includes a comparison section comprising a first differential amplifier circuit that differentially amplifies an input signal voltage and a base voltage; a latch section that holds a comparison output corresponding to the output of the comparison section; The gist is that either one of the first and second differential amplifier circuits has a current switch section for switching the current from the constant current source.
（作用）
上記構成において、ラッチ部の出力論理振幅を適正値に
保持した状態で比較部における第１の差動増幅回路の利
得が増大し、交流的な精度を劣化させることなく直流的
な精度が改善される。(Function) In the above configuration, the gain of the first differential amplifier circuit in the comparator section is increased while the output logic amplitude of the latch section is held at an appropriate value, and the DC accuracy is increased without deteriorating the AC accuracy. is improved.
（実施例） 以下、この発明の実施例を図面に基づいて説明する。(Example) Embodiments of the present invention will be described below based on the drawings.
第１図は、この発明の一実施例を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.
なお、第１図及び後述の他の実施例を示す第２図におい
て前記第３図における回路素子等と同一ないし均等のも
のは、前記と同一符号を以って示し、重複した説明を省
略する。In addition, in FIG. 1 and FIG. 2 showing other embodiments described later, circuit elements, etc. that are the same as or equivalent to those in FIG. .
まず、電圧比較器の構成を説明すると、トランジスタＱ
ｌ とＱ２のトランジスタペアからなる第１の差動増幅
回路で比較部１ｏが構成されている。First, to explain the configuration of the voltage comparator, the transistor Q
A comparator 1o is constituted by a first differential amplifier circuit consisting of a pair of transistors 1 and Q2.
トランジスタＱ＋ のコレクタは負荷抵抗１２ａ１１２
ｂを介して正電源５に接続され、他のトランジスタＱ２
のコレクタは負荷抵抗１３ａ、１３ｂを介して正電源５
に接続されている。このように、比較部１０における第
１の差動増幅回路の利得を決定する２組の負荷抵抗は、
それぞれ２個の抵抗１２ａと１２ｂ及び１３ａと１３ｂ
を直列接続したものが用いられている。The collector of transistor Q+ is a load resistor 12a112
b to the positive power supply 5, and the other transistor Q2
The collector of is connected to the positive power supply 5 through load resistors 13a and 13b.
It is connected to the. In this way, the two sets of load resistances that determine the gain of the first differential amplifier circuit in the comparator 10 are:
two resistors 12a and 12b and 13a and 13b respectively
connected in series is used.
また、トランジスタＱ３とＱ４のトランジスタペアから
なる第２の差動増幅回路でラッチ部２０が構成されてい
る。トランジスタＱ３のベースは、比較部１０における
トランジスタＱ２のコレクタに接続され、他のトランジ
スタＱ４のベースはトランジスタＱ１のコレクタに接続
されている。また、トランジスタＱ３のコレクタは、比
較部１０における負荷抵抗１２ａ、１２ｂの抵抗分割点
に接続され、他のトランジスタＱ４のコレクタは、比較
部１０における負荷抵抗１３ａ、１３ｂの抵抗分割点に
接続されている。このように、ラッチ部２０における第
２の差動増幅回路の２組の負荷抵抗は、比較部１０にお
ける第１の差動増幅回路の負荷抵抗１２ａと１２ｂ、１
３ａと１３ｂを分割した分割抵抗１２ｂ、１３ｂがそれ
ぞれ用いられている。Further, the latch section 20 is constituted by a second differential amplifier circuit consisting of a transistor pair of transistors Q3 and Q4. The base of the transistor Q3 is connected to the collector of the transistor Q2 in the comparator 10, and the base of the other transistor Q4 is connected to the collector of the transistor Q1. Further, the collector of the transistor Q3 is connected to the resistance dividing point between the load resistors 12a and 12b in the comparing section 10, and the collector of the other transistor Q4 is connected to the resistance dividing point between the load resistors 13a and 13b in the comparing section 10. There is. In this way, the two sets of load resistances of the second differential amplifier circuit in the latch section 20 are the load resistances 12a and 12b, 1 of the first differential amplifier circuit in the comparison section 10.
Divided resistors 12b and 13b obtained by dividing resistors 3a and 13b are used, respectively.
この実施例の電圧比較器は上述のように構成されている
ので、比較部１ｏにおける第１の差動増幅回路の利得は
、２個の抵抗１２ａ、１２ｂで構成される負荷抵抗の抵
抗値とトランジスタＱ１の相互コンダクタンスの積、或
いは他の２個の抵抗１２ａ、１２ｂで構成される負荷抵
抗の抵抗値とトランジスタＱ２の相互コンダクタンスの
積で決定される。Since the voltage comparator of this embodiment is configured as described above, the gain of the first differential amplifier circuit in the comparator 1o is equal to the resistance value of the load resistor composed of the two resistors 12a and 12b. It is determined by the product of the mutual conductance of the transistor Q1 or the product of the resistance value of the load resistor composed of the other two resistors 12a and 12b and the mutual conductance of the transistor Q2.
一方、ラッチ部２０における第２の差動増幅回路のラッ
チモードの利得は、負荷抵抗１２ｂの抵抗値とトランジ
スタＱ３の相互コンダクタンスの積、或いは、他の負荷
抵抗１３ｂの抵抗値とトランジスタＱ４の相互コンダク
タンスの積で決定される。また、ラッチ部２０のラッチ
モードにおける出力論理振幅は、抵抗１２ｂの抵抗値、
或いは抵抗１３ｂの抵抗値と電流源７の電流値の積で決
められる。On the other hand, the latch mode gain of the second differential amplifier circuit in the latch section 20 is the product of the resistance value of the load resistor 12b and the mutual conductance of the transistor Q3, or the product of the resistance value of another load resistor 13b and the mutual conductance of the transistor Q4. Determined by the product of conductance. Furthermore, the output logic amplitude of the latch section 20 in the latch mode is determined by the resistance value of the resistor 12b,
Alternatively, it is determined by the product of the resistance value of the resistor 13b and the current value of the current source 7.
したがって、第２の差動増幅回路の負荷抵抗１２ｂ又は
１３ｂの抵抗値が、前記第３図に示した従来例における
負荷抵抗３又は４の抵抗値と等しく設定されているとす
れば、ラッチ部２０の出力論理振幅及び利得を変えずに
、比較部１０における第１の差動増幅回路の利得を抵抗
１２ａ又は１３ａの抵抗値の分だけ、ラッチ部２０にお
ける第２の差動増幅回路の利得よりも大きくすることが
できる。Therefore, if the resistance value of the load resistor 12b or 13b of the second differential amplifier circuit is set equal to the resistance value of the load resistor 3 or 4 in the conventional example shown in FIG. 20, the gain of the first differential amplifier circuit in the comparator 10 is changed by the resistance value of the resistor 12a or 13a, and the gain of the second differential amplifier circuit in the latch section 20 is changed by the resistance value of the resistor 12a or 13a. can be made larger than.
このように、この実施例の電圧比較器は、抵抗を追加す
るという比較的簡単な構成の変更により、従来のラッチ
付電圧比較器に比べて、出力論理振幅を変えることなく
、また、ラッチ部２０の利得を増加させることなく比較
部１０の利得を増加させることができて、直流的な精度
を大幅に改善することができる。In this way, the voltage comparator of this embodiment has a relatively simple configuration change such as adding a resistor, and can improve the output logic amplitude without changing the output logic amplitude compared to the conventional voltage comparator with a latch. The gain of the comparator 10 can be increased without increasing the gain of the comparator 20, and the DC precision can be significantly improved.
次いで、第２図には、この発明の他の実施例を示す。こ
の実施例は、比較部１０とラッチ部２０との間に、トラ
ンジスタＱ７と電流源１４及びトランジスタＱ８と電流
源１５からなるエミッタホロワをそれぞれ設けたもので
ある。Next, FIG. 2 shows another embodiment of the present invention. In this embodiment, an emitter follower consisting of a transistor Q7 and a current source 14 and a transistor Q8 and a current source 15 are provided between the comparison section 10 and the latch section 20, respectively.
この実施例によれば、比較部１０における第１の差動増
幅回路の差動出力に応じた比較出力を、より一層安定に
ラッチ部２０に保持させることができる。比較部１０の
利得の増大作用及び精度の改善作用等については、前記
一実施例のものとほぼ同様である。According to this embodiment, the comparison output corresponding to the differential output of the first differential amplifier circuit in the comparison section 10 can be more stably held in the latch section 20. The gain increasing effect, accuracy improving effect, etc. of the comparator 10 are substantially the same as those in the first embodiment.
［発明の効果］
以上説明したように、第１の発明によれば、ラッチ部の
出力論理振幅を適正値に保持した状態で比較部における
第１の差動増幅回路の利得を増大させることができて、
交流的な精度を劣化させることなく直流的な精度を改善
することができる。[Effects of the Invention] As explained above, according to the first invention, it is possible to increase the gain of the first differential amplifier circuit in the comparator section while maintaining the output logic amplitude of the latch section at an appropriate value. I was able to do it.
DC accuracy can be improved without deteriorating AC accuracy.
また、第２の発明によれば、極めて少ない素子を追加す
るだけで、上記の利得の増大及び精度の改善等の効果を
得ることができる。Further, according to the second invention, the above-described effects such as increased gain and improved accuracy can be obtained by simply adding a very small number of elements.
第１図はこの発明に係る電圧比較器の一実施例を示す回
路図、第２図はこの発明の他の実施例を示す回路図、第
３図は従来の電圧比較器の回路図である。
１：信号入力端子、 ２：基準電圧源、７：定電流
源、
９．１１：クロック信号入力端子、
１２ａ、１２ｂ、１３ａ、１３ｂ ：負荷抵抗、１０：
比較部、 ２０：ラッチ部、３０：電流スイッチ部
、
ＱＩＱ２：第１の差動増幅回路を構成するトランジスタ
、
Ｑ３ 、Ｑ４ ：第２の差動増幅回路を構成するトラン
ジスタ。Fig. 1 is a circuit diagram showing one embodiment of a voltage comparator according to the present invention, Fig. 2 is a circuit diagram showing another embodiment of the invention, and Fig. 3 is a circuit diagram of a conventional voltage comparator. . 1: Signal input terminal, 2: Reference voltage source, 7: Constant current source, 9.11: Clock signal input terminal, 12a, 12b, 13a, 13b: Load resistance, 10:
Comparison section, 20: Latch section, 30: Current switch section, QIQ2: Transistor forming the first differential amplifier circuit, Q3, Q4: Transistor forming the second differential amplifier circuit.
Claims (2)
動増幅回路からなる比較部と、前記第１の差動増幅回路
よりも低利得で正帰還のかけられた第２の差動増幅回路
からなり前記比較部の出力に応じた比較出力を保持する
ラッチ部と、クロック信号により前記第１、第２の差動
増幅回路の何れか一方に定電流源からの電流を切換える
電流スイッチ部とを有することを特徴とする電圧比較器
。(1) A comparison section consisting of a first differential amplifier circuit that differentially amplifies the input signal voltage and the reference voltage, and a second differential amplifier circuit that has a lower gain than the first differential amplifier circuit and is subjected to positive feedback. a latch section that is composed of a dynamic amplifier circuit and holds a comparison output according to the output of the comparison section; and a current that switches the current from the constant current source to either one of the first and second differential amplifier circuits based on a clock signal. A voltage comparator comprising a switch section.
負荷抵抗がそれぞれ２分割され、この各分割抵抗が前記
第２の差動増幅回路における２組の負荷抵抗として構成
されていることを特徴とする請求項１記載の電圧比較器
。(2) Two sets of load resistors that determine the gain of the first differential amplifier circuit are each divided into two, and each divided resistor is configured as two sets of load resistors in the second differential amplifier circuit. 2. The voltage comparator according to claim 1, further comprising a voltage comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27519488A JPH02121521A (en) | 1988-10-31 | 1988-10-31 | Voltage comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27519488A JPH02121521A (en) | 1988-10-31 | 1988-10-31 | Voltage comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02121521A true JPH02121521A (en) | 1990-05-09 |
Family
ID=17551993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27519488A Pending JPH02121521A (en) | 1988-10-31 | 1988-10-31 | Voltage comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02121521A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336199A (en) * | 1994-06-14 | 1995-12-22 | Nec Corp | Comparator |
-
1988
- 1988-10-31 JP JP27519488A patent/JPH02121521A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336199A (en) * | 1994-06-14 | 1995-12-22 | Nec Corp | Comparator |
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