JPH03196279A - Operational amplifier - Google Patents
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- JPH03196279A JPH03196279A JP1337444A JP33744489A JPH03196279A JP H03196279 A JPH03196279 A JP H03196279A JP 1337444 A JP1337444 A JP 1337444A JP 33744489 A JP33744489 A JP 33744489A JP H03196279 A JPH03196279 A JP H03196279A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算増幅器に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to operational amplifiers.
従来、演算増幅器の入力段は、PNP)ランジスタまた
はNPN)ランジスタの差動対回路で構成されていた。Conventionally, the input stage of an operational amplifier has been configured with a differential pair circuit of PNP) transistors or NPN) transistors.
第4図のブロック図を用いて従来例を説明する。第4図
は従来から用いられている演算増幅器のブロック図で、
反転入力端子1または非反転入力端子2より入力された
入力信号は差動対回路4と出力回路9を経て出力端子3
に出力さ九る。A conventional example will be explained using the block diagram of FIG. Figure 4 is a block diagram of a conventionally used operational amplifier.
The input signal input from the inverting input terminal 1 or the non-inverting input terminal 2 passes through the differential pair circuit 4 and the output circuit 9 to the output terminal 3.
The output is nine.
次に第5図を参照して従来の具体的な例を説明する。ト
ランジスタ47.4g、49から構成される第1のカレ
ントミラー回路501の入力は抵抗28を介して負電源
供給端子11に接続され、第1の出力はトランジスタ5
0.51から構成される差動対回路502の共通のエミ
ッタに接続され、第2の出力がトランジスタ52.53
から構成される第2のカレントミラー回路503の出力
と出力端子3に接続される。トランジスタ500ベース
は反転入力端子1に接続されコレクタは負電源供給端子
11に接続されるトランジスタ51のベースは非反転入
力端子2に接続され、コレクタは第2のカレントミラー
回路503の入力に接続されている。端子lOは正電源
供給端子である。Next, a specific conventional example will be explained with reference to FIG. The input of the first current mirror circuit 501 composed of transistors 47.4g and 49 is connected to the negative power supply terminal 11 via the resistor 28, and the first output is connected to the negative power supply terminal 11 through the resistor 28.
0.51, and the second output is connected to the common emitter of the differential pair circuit 502 consisting of transistors 52 and 53.
It is connected to the output of the second current mirror circuit 503 and the output terminal 3. The base of the transistor 500 is connected to the inverting input terminal 1 and the collector is connected to the negative power supply terminal 11. The base of the transistor 51 is connected to the non-inverting input terminal 2, and the collector is connected to the input of the second current mirror circuit 503. ing. Terminal IO is a positive power supply terminal.
第1のカレントミラー回路501の第1の出力は差動対
回路502に定電流を供給し、第2の出力は第2のカレ
ントミラー回路503の出力に対する定電流負荷を形成
している。The first output of the first current mirror circuit 501 supplies a constant current to the differential pair circuit 502, and the second output forms a constant current load for the output of the second current mirror circuit 503.
反転入力端子1または非反転入力端子2より入力された
信号は差動対回路502と第2のカレントミラー回路5
03を経て出力端子3に出力される。The signal input from the inverting input terminal 1 or the non-inverting input terminal 2 is sent to the differential pair circuit 502 and the second current mirror circuit 5.
03 and is output to the output terminal 3.
本回路の正側、負側の同相入力電圧範囲をそれぞれV
I CM ” r V Z CM−とするとVrCM”
”V” VC8AT4@ VB!+ ・・
・・・・(1)V ICM−= V −+ V csA
ts + −−(2)となる。ただしv
”、v−はそれぞれ正電源電圧、負電源電圧r VC!
1AT41 r VcsATs+はそれぞれトランジス
タ48.51のコレクタ・エミッタ間飽和電圧r VB
Hは蛍光表示トランジスタ50,51のベース・エミッ
タ間電圧である。The common mode input voltage range on the positive side and negative side of this circuit is V
I CM ” r V Z CM- then VrCM”
“V” VC8AT4@VB! +...
...(1)V ICM-=V-+VcsA
ts + --(2). However, v
”, v- are the positive power supply voltage and negative power supply voltage r VC!, respectively.
1AT41 r VcsATs+ is the collector-emitter saturation voltage r VB of transistor 48.51, respectively.
H is the base-emitter voltage of the fluorescent display transistors 50 and 51.
〔発明が解決しようとする課題〕
上述した従来の演算増幅器は、入力段が1個の差動対回
路と電流源より構成されているので特に正側の同相入力
電圧範囲は(1)式に示すようにトランジスタのベース
・エミッタ間電圧v0分だけ狭くなってしまう欠点があ
る。[Problems to be Solved by the Invention] Since the input stage of the conventional operational amplifier described above is composed of one differential pair circuit and a current source, the common-mode input voltage range on the positive side in particular can be expressed by equation (1). As shown, there is a drawback that the width is narrowed by the voltage v0 between the base and emitter of the transistor.
本発明の目的は、同相入力電圧範囲を広くすることが可
能な演算増幅器を提供することにある。An object of the present invention is to provide an operational amplifier that can widen the common-mode input voltage range.
本発明の演算増幅器は信号入力段を一導電型のトランジ
スタで構成される第1の差動対トランジスタと逆導電型
のトランジスタで構成される第20差動対トランジスタ
とで構成し、入力電圧が所定値以上の時前記第1の差動
対トランジスタを動作させ、入力電圧が前記所定値以下
の時前記第20差動対トランジスタを動作させることを
特徴とする。In the operational amplifier of the present invention, the signal input stage is composed of a first differential pair of transistors made of transistors of one conductivity type and a 20th differential pair of transistors made of transistors of the opposite conductivity type, and the input voltage is The first differential pair transistor is operated when the input voltage is above a predetermined value, and the 20th differential pair transistor is operated when the input voltage is below the predetermined value.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を説明するためのブロック図
である。同図に示すように、反転入力端子lまたは非反
転入力端子2より入力された信号が差動対回路4または
5と出力回路9を経て出力端子3に出力されるのは従来
例と同じであるが、本発明では入力信号の電圧レベルに
応じて切換手段8によって電流源6,7を切換えて差動
対回路4.5のオン、オフを行なう。FIG. 1 is a block diagram for explaining one embodiment of the present invention. As shown in the figure, the signal input from the inverting input terminal 1 or the non-inverting input terminal 2 is output to the output terminal 3 via the differential pair circuit 4 or 5 and the output circuit 9, as in the conventional example. However, in the present invention, the current sources 6 and 7 are switched by the switching means 8 according to the voltage level of the input signal to turn the differential pair circuit 4.5 on and off.
次に、第2図を参照して本発明の具体的実施例について
説明する。同図に示すように、トランジスタ12,13
,14より構成される第1のカレントミラー回路203
の第1の出力はトランジスタ15.16より構成される
第1の差動対回路201の共通エミッタに接続され第2
の出力は出力端子3に入力は抵抗28を介して負電源供
給端子11に接続される。トランジスタ26.27より
構成される第2のカレントミラー回路204の入力はト
ランジスタ25のコレクタに接続され、出力はトランジ
スタ19.20より構成される第2の差動対回路202
の共通エミッタに接続される。トランジスタ25のエミ
ッタは第1の差動対回路201のエミッタと第1のカレ
ントミラー回路203の第1の出力との共通接続点に接
続され、ベースは電圧源29を介して負電源供給端子1
1に接続される。トランジスタ15のコレクタは負電源
供給端子11に接続され、ベースはトランジスタ20の
ベースと共に反転入力端子1に接続される。トランジス
タ21.22より構成される第3のカレントミラー回路
205の入力はトランジスタ20のコレクタに接続され
、出力はトランジスタ23.24より構成される第4の
カレントミラー回路206の入力に接続される。第4の
カレントミラー回路206の出力は出力端子3に接続さ
れ、トランジスタ19のコレクタは正電源供給端子10
に接続され、ベースはトランジスタ16のベースと共に
非反転入力端子2に接続される。Next, a specific embodiment of the present invention will be described with reference to FIG. As shown in the figure, transistors 12 and 13
, 14, a first current mirror circuit 203 consisting of
The first output of is connected to the common emitter of the first differential pair circuit 201 composed of transistors 15 and
Its output is connected to the output terminal 3, and its input is connected to the negative power supply terminal 11 via a resistor 28. The input of the second current mirror circuit 204 made up of transistors 26 and 27 is connected to the collector of the transistor 25, and the output is connected to the second differential pair circuit 202 made up of transistors 19 and 20.
connected to a common emitter of The emitter of the transistor 25 is connected to a common connection point between the emitter of the first differential pair circuit 201 and the first output of the first current mirror circuit 203, and the base is connected to the negative power supply terminal 1 via the voltage source 29.
Connected to 1. The collector of the transistor 15 is connected to the negative power supply terminal 11, and the base is connected to the inverting input terminal 1 together with the base of the transistor 20. The input of a third current mirror circuit 205 made up of transistors 21 and 22 is connected to the collector of transistor 20, and the output is connected to the input of a fourth current mirror circuit 206 made up of transistors 23 and 24. The output of the fourth current mirror circuit 206 is connected to the output terminal 3, and the collector of the transistor 19 is connected to the positive power supply terminal 10.
The base of the transistor 16 is connected to the non-inverting input terminal 2 together with the base of the transistor 16 .
トランジスタ17.18より構成される第5のカレント
ミラー回路2070入力はトランジスタ16のコレクタ
に接続され出力は出力端子3に接続されている。また、
トランジスタ14のエミッタ面積の2倍に設定されてい
る。A fifth current mirror circuit 2070 composed of transistors 17 and 18 has an input connected to the collector of transistor 16 and an output connected to output terminal 3. Also,
It is set to twice the emitter area of the transistor 14.
次に本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
電圧源29の電位をVとすると、トランジスタ25は、
トランジスタ15及び16と差動対を形成しているので
、入力信号の直流レベルが7以上のときは、第1の差動
対回路201がオフ、トランジスタ25がオン、第2の
カレントミラー回路204がオンとなるので入力信号は
第2の差動対回路202.第3のカレントミラー回路2
05、第4のカレントミラー回路206を経て出力端子
3に出力される。入力信号の直流レベルがV以下のとき
は、第10差動対回路201がオン、トランジスタ25
がオフ、第2のカレントミラー回路204がオフ、第2
の差動対回路202がオフとなるので、入力信号は第1
0差動対回路2o1゜第5のカレントミラー回路207
を経て出力端子3に出力される。すなわち、入力信号の
直流レベルに応じて第1の差動対回路201と第2の差
動対回路202が切換わることになり、この時の切換わ
りのスレッシュホールド電圧はVとなる。When the potential of the voltage source 29 is V, the transistor 25 is
Since the transistors 15 and 16 form a differential pair, when the DC level of the input signal is 7 or higher, the first differential pair circuit 201 is turned off, the transistor 25 is turned on, and the second current mirror circuit 204 is turned off. is turned on, so the input signal is sent to the second differential pair circuit 202. Third current mirror circuit 2
05, the signal is output to the output terminal 3 via the fourth current mirror circuit 206. When the DC level of the input signal is below V, the tenth differential pair circuit 201 is turned on and the transistor 25 is turned on.
is off, the second current mirror circuit 204 is off, the second
Since the differential pair circuit 202 of
0 differential pair circuit 2o1゜fifth current mirror circuit 207
The signal is output to the output terminal 3 through the . That is, the first differential pair circuit 201 and the second differential pair circuit 202 are switched according to the DC level of the input signal, and the threshold voltage for switching at this time is V.
従って、入力信号が高電位側に振れたときは、第20差
動対回路202と第3のカレントミラー回路205が動
作し、定電位側に振れたときは、第1の差動対回路20
1と第5のカレントミラー回路207が動作する。従っ
て正側の同相入力電圧範囲を考えると、従来PNP )
ランジスタ又はNPN)ランジスタのどちらか1種類で
構成されていた差動対回路が本実施例では入力信号が高
電位の時はNPN)ランジスタで構成された差動対回路
202の出力により動作することになるので、トランジ
スタのベース・エミッタ間電圧V□が同相入力電圧範囲
に影響することがない。又、負側の同相入力電圧範囲は
従来と同様にPNPで構成される差動対回路201によ
り動作するため、この時、V工。r、v工。1は
VrcM”=V” VC8AT21
・−”(3)V )cy−= V −+ V csAT
+ s ・・・・・・(4)となる。た
だしV。5AT2+ r vC8A?l@はそれぞれト
ランジスタ21.16のコ、レクタ・エミッタ間飽和電
圧である。Therefore, when the input signal swings to the high potential side, the 20th differential pair circuit 202 and the third current mirror circuit 205 operate, and when the input signal swings to the constant potential side, the 1st differential pair circuit 202 operates.
The first and fifth current mirror circuits 207 operate. Therefore, considering the common mode input voltage range on the positive side, conventional PNP)
In this embodiment, when the input signal is at a high potential, the differential pair circuit composed of either one type of transistor or NPN) transistor is operated by the output of the differential pair circuit 202 composed of NPN) transistor. Therefore, the base-emitter voltage V□ of the transistor does not affect the common-mode input voltage range. Also, since the negative side common mode input voltage range is operated by the differential pair circuit 201 composed of PNP as in the conventional case, at this time, the V input voltage range is limited. r, v engineering. 1 is VrcM”=V” VC8AT21
・-”(3)V)cy-=V-+VcsAT
+s...(4). However, V. 5AT2+ r vC8A? l@ is the collector-emitter saturation voltage of the transistors 21 and 16, respectively.
このように本実施例によれば同相入力電圧範囲がトラン
ジスタの飽和電圧だけしか影響しないため、■□が関係
していた従来の同相入力電圧範囲よりも広くすることが
可能となる。As described above, according to this embodiment, the common-mode input voltage range is affected only by the saturation voltage of the transistor, so that it is possible to make the common-mode input voltage range wider than the conventional common-mode input voltage range in which ■□ is related.
第3図は本実施例の他の実施例の回路図である。FIG. 3 is a circuit diagram of another embodiment of this embodiment.
トランジスタ30.31より構成より構成される第1の
カレントミラー回路303の入力は抵抗28を介して正
電源供給端子10に接続され、出力はトランジスタ41
.42より構成される第1の差動対回路302の共通エ
ミッタに接続される。The input of the first current mirror circuit 303 composed of transistors 30 and 31 is connected to the positive power supply terminal 10 via the resistor 28, and the output is connected to the positive power supply terminal 10 through the resistor 28.
.. It is connected to the common emitter of the first differential pair circuit 302 composed of 42.
トランジスタ33.34より構成される第2のカレント
ミラー回路3040入力はトランジスタ32のコレクタ
に接続され出力はトランジスタ35゜36より構成され
る第2の差動対回路301の共通エミ、りに接続される
。トランジスタ32のベースは電圧源29を介して負電
源供給端子11に接続され、エミッタは第1の差動対回
路302の共通エミッタに接続される。トランジスタ3
7゜38より構成される第3のカレントミラー回路30
5の入力はトランジスタ36のコレクタに接続され出力
はトランジスタ41のコレクタと共にトンジスタ39.
40より構成される第4のカレントミラー回路306の
入力に接続される。トランジスタ43.44より構成さ
れる第5のカレントミラー回路307の入力はトランジ
スタ42のコレクタに接続され、出力はトランジスタ3
5のコレクタと共にトランジスタ45.46より構成さ
れる第6のカレントミラー回路308の入力に接続され
る。トランジスタ35のベースはトランジスタ41のベ
ースと共通で非反転入力端子2に接続され、トランジス
タ36のベースはトランジスタ42のベースと共通で反
転入力端子1に接続され、第4のカレントミラー回路3
06の出力は第6のカレントミラー回路308の出力と
共通で出力端子3に接続されている。The input of a second current mirror circuit 3040 composed of transistors 33 and 34 is connected to the collector of transistor 32, and the output is connected to the common emitter of a second differential pair circuit 301 composed of transistors 35 and 36. Ru. The base of the transistor 32 is connected to the negative power supply terminal 11 via the voltage source 29, and the emitter is connected to the common emitter of the first differential pair circuit 302. transistor 3
A third current mirror circuit 30 composed of 7°38
The input of transistor 39 .
It is connected to the input of a fourth current mirror circuit 306 composed of 40. The input of the fifth current mirror circuit 307 composed of transistors 43 and 44 is connected to the collector of transistor 42, and the output is connected to the collector of transistor 3.
5 and the input of a sixth current mirror circuit 308 composed of transistors 45 and 46. The base of the transistor 35 is common to the base of the transistor 41 and connected to the non-inverting input terminal 2, the base of the transistor 36 is common to the base of the transistor 42 and connected to the inverting input terminal 1, and the base of the transistor 36 is common to the base of the transistor 42 and connected to the inverting input terminal 1.
The output of the current mirror circuit 308 is connected to the output terminal 3 in common with the output of the sixth current mirror circuit 308.
実施例20基本的回路動作と同相入力電圧範囲は第Iの
実施例と同様であるので詳細な説明は省略するが、本実
施例が第1の実施例と異なっている点は差動対回路から
の出力の取り出し方がダブルエンドになっている点であ
る。従って、本実施例は第1の実施例よりオーブンルー
プゲインが6dB高いという利点を有する。Embodiment 20 The basic circuit operation and common-mode input voltage range are the same as in Embodiment I, so a detailed explanation will be omitted. However, the difference between this embodiment and the first embodiment is that the differential pair circuit The point is that the way to extract the output from is double-ended. Therefore, this embodiment has the advantage that the oven loop gain is 6 dB higher than that of the first embodiment.
以上説明したように本発明は、互いに逆極性の2つの差
動対回路を用い、さらにそれぞれの回路に電流を供給し
ている2つの電流減を入力信号の直流レベルに応じて切
換えることにより、同相入力電圧範囲を広くできる効果
がある。具体的には、(3)、 (4)式に示されるよ
うにコレクタ・エミッタ間飽和電圧が無視できるとする
と、同相入力電圧範囲はほぼ電源電圧範囲となる。As explained above, the present invention uses two differential pair circuits with mutually opposite polarities, and furthermore, by switching the two current reductions that supply current to each circuit according to the DC level of the input signal, This has the effect of widening the common mode input voltage range. Specifically, assuming that the collector-emitter saturation voltage can be ignored as shown in equations (3) and (4), the common-mode input voltage range is approximately the power supply voltage range.
第1図は本発明のブロック図、第2図は本発明の第1の
実施例を説明するための回路図、第3図は本発明の第2
の実施例を説明するための回路図、第4図は従来例のブ
ロック図、第5図は従来例を説明するための回路図であ
る。
l・・・・・・反転入力端子、2・・・・・・非反転入
力端子、3・・・・・・出力端子、4・・・・・・正電
源供給端子、5・・・・・・負電源供給端子。FIG. 1 is a block diagram of the present invention, FIG. 2 is a circuit diagram for explaining the first embodiment of the present invention, and FIG. 3 is a second embodiment of the present invention.
FIG. 4 is a block diagram of a conventional example, and FIG. 5 is a circuit diagram for explaining a conventional example. l...Inverting input terminal, 2...Non-inverting input terminal, 3...Output terminal, 4...Positive power supply terminal, 5... ...Negative power supply terminal.
Claims (1)
の差動対トランジスタと逆導電型のトランジスタで構成
される第2の差動対トランジスタとで構成し、入力電圧
が所定値以上の時前記第1の差動対トランジスタを動作
させ、入力電圧が前記所定値以下の時前記第2の差動対
トランジスタを動作させることを特徴とする演算増幅器
。The first signal input stage is composed of transistors of one conductivity type.
and a second differential pair transistor consisting of a transistor of opposite conductivity type, and when the input voltage is equal to or higher than a predetermined value, the first differential pair transistor is operated, and the input voltage is An operational amplifier characterized in that the second differential pair transistor is operated when the voltage is equal to or less than the predetermined value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1337444A JPH03196279A (en) | 1989-12-25 | 1989-12-25 | Operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1337444A JPH03196279A (en) | 1989-12-25 | 1989-12-25 | Operational amplifier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03196279A true JPH03196279A (en) | 1991-08-27 |
Family
ID=18308691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1337444A Pending JPH03196279A (en) | 1989-12-25 | 1989-12-25 | Operational amplifier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03196279A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5986494A (en) * | 1994-03-09 | 1999-11-16 | Nec Corporation | Analog multiplier using multitail cell |
JPWO2021070246A1 (en) * | 2019-10-08 | 2021-04-15 | ||
JPWO2021070245A1 (en) * | 2019-10-08 | 2021-04-15 |
-
1989
- 1989-12-25 JP JP1337444A patent/JPH03196279A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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US5986494A (en) * | 1994-03-09 | 1999-11-16 | Nec Corporation | Analog multiplier using multitail cell |
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