JPS6110271A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS6110271A JPS6110271A JP60093606A JP9360685A JPS6110271A JP S6110271 A JPS6110271 A JP S6110271A JP 60093606 A JP60093606 A JP 60093606A JP 9360685 A JP9360685 A JP 9360685A JP S6110271 A JPS6110271 A JP S6110271A
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- conductive film
- memory cell
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の高集積化に関するもので、特に
情報蓄積用の容量の一部がスイッチングトランジスタの
上方に重なるように形成された半導体記憶装置に関する
ものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to high integration of semiconductor devices, and in particular to a semiconductor memory formed so that a part of a capacitor for information storage overlaps above a switching transistor. It is related to the device.
従来知られている１トランジスタ型ＭＯＳランダム・ア
クセス・メモリは第３図に平面図を、第４図にＹ方向断
面図（メモリセル１ビツト分）に示したように、スイッ
チングのだめのＭＯＳトランジスタ１と情報を記憶する
ための容量２よりなるメモリセルをワード線（ＡＱ線）
３とデータ線（拡散層）４によって選択するようになっ
ている。A conventionally known one-transistor type MOS random access memory has a MOS transistor 1 for switching, as shown in a plan view in Fig. 3 and a cross-sectional view in the Y direction (for one bit of memory cell) in Fig. A memory cell consisting of a capacity 2 for storing information is called a word line (AQ line).
3 and a data line (diffusion layer) 4.
第３図、第４図において５は基板、６は素子間分離用の
絶縁縁膜、７はゲート酸化膜、８，１２は第１層多結晶
シリコン、９は層間絶膜、４，１０は拡散層、１１は反
転層、２２はコンタクト孔である。In FIGS. 3 and 4, 5 is a substrate, 6 is an insulating film for isolation between elements, 7 is a gate oxide film, 8 and 12 are first layer polycrystalline silicon, 9 is an interlayer insulation film, and 4 and 10 are A diffusion layer, 11 an inversion layer, and 22 a contact hole.
図かられかるにうに、情報を蓄積するための容量２はス
イッチングトランジスタ１と互いに重ならないように同
一平面に２次元的に配置されているために、メモリ・セ
ルのセル面積が大きくなる。As can be seen from the figure, since the capacitor 2 for storing information is two-dimensionally arranged on the same plane as the switching transistor 1 so as not to overlap with each other, the cell area of the memory cell increases.
本発明の目的は上記従来の問題を解析し、所要面積の極
めて小さい半導体装置を提供することである。An object of the present invention is to analyze the above-mentioned conventional problems and provide a semiconductor device with an extremely small required area.
本発明は蓄積容量の少なくとも一部をスイッチング ・
トランジスタの上方に重なるように設けることによっ
て、 メモリセル面積を少なくし、ＭＯＳメモリの集積
度を向上することを可能とするものである。The present invention switches at least a portion of the storage capacity.
By providing it so as to overlap above the transistor, it is possible to reduce the memory cell area and improve the degree of integration of the MOS memory.
以下、本発明を実施例を参照して詳細に説明する。 Hereinafter, the present invention will be explained in detail with reference to Examples.
第１図および第２図に本発明による半導体記憶装置の一
例を平面図および断面図で示す（メモリセル２−ビット
分）。図かられかるように１本発明においては比抵抗１
５Ω・ｃｍ、結晶軸方向＜１００＞の■〕形シリコン基
板５の一部に１．５μｍの厚さの素子分離用酸化膜６，
８００人の厚さのゲーｈ Ｓ ］、 Ｏ２膜７、膜厚５
００人、層抵抗１５Ω１０の第１多結晶シリコン・ゲー
ト電極１２、接合深さ１．５μｍで層抵抗１０／口のソ
ースおよびトレイン領域１０，１３．４０００人の厚さ
のＳｉｏ２膜１９膜設９た後、 コンタクト孔１８を通
して不純物添加領域（拡散領域）】０に接するように膜
厚５０００人、層抵抗３０Ω／口の第２多結晶シリコン
電極】４を形成する。更に絶縁膜１６および膜厚５００
０人５層抵抗１５Ω１０の第３多結晶シリコン電極１５
を形成し、８０００人の厚さのりんガラス（Ｐ２０６濃
度２ｍｏｌｅ％）９を堆積した後、コンタクト孔１７を
設け、ＡＱ電極４１を形成する。なお、第１図および第
２図において、第２多結晶シリコン１４、絶縁膜１６、
第３多結晶シリコン１５は蓄積容量を構成している。ま
た、この場合、絶縁膜１６としては５ｉ０２膜以外に
Ｓｉ３Ｎ４膜、Ｔａ２０６膜の如き誘電率の大きな膜あ
るいはこれらを組み合せた多層絶縁膜を使用することに
より大きな蓄積容量を得ることができる。従って、従来
のメモリセルで用いられている蓄積容量と同一の値を得
る場合、その面積は少なくてすむ。たとえば、絶縁膜と
して８００人のＳｉｏ２膜、 Ｓｉ３Ｎ４膜、Ｔａ２０
５膜を用いた場合、コンタクト孔寸法２μｍ、マスク合
わせ余裕２μｍ、多結晶シリコンゲート幅６μｍ、不純
物添加層（拡散層）幅６μｍ、蓄積容量０．２２ ｐ
Ｆとすると、１ビツトあたりのメモリセル面積は、それ
ぞれ、７２５μｍ２゜２９７μｍ２．１９２μｍ２とな
る。この面積はそれぞれ同じ設計値を用いて製作した従
来型メモリセル面積９２５μｍ２の７８％、
３２％、２１％である。FIGS. 1 and 2 show a plan view and a cross-sectional view of an example of a semiconductor memory device according to the present invention (2 bits of memory cells). As can be seen from the figure, in the present invention, the specific resistance is 1
An oxide film 6 for element isolation with a thickness of 1.5 μm is formed on a part of the silicon substrate 5 having a thickness of 5Ω·cm and a <100> crystal axis direction.
800 people thick game h S ], O2 film 7, film thickness 5
A first polysilicon gate electrode 12 with a layer resistance of 15 Ω and a junction depth of 1.5 μm and a source and train region of 10 Ω and a layer resistance of 10 Ω, 13.4000 Ω thick SiO2 film 19, After that, a second polycrystalline silicon electrode 4 having a film thickness of 5000 mm and a layer resistance of 30 Ω/gate is formed so as to be in contact with the impurity doped region (diffusion region) 0 through the contact hole 18. Furthermore, an insulating film 16 and a film thickness of 500
0 people 5 layers 3rd polycrystalline silicon electrode 15 with resistance 15Ω10
After depositing phosphor glass (P206 concentration 2 mole %) 9 to a thickness of 8,000, contact holes 17 are formed and AQ electrodes 41 are formed. Note that in FIGS. 1 and 2, the second polycrystalline silicon 14, the insulating film 16,
The third polycrystalline silicon 15 constitutes a storage capacitor. In addition, in this case, the insulating film 16 is other than the 5i02 film.
A large storage capacity can be obtained by using a film with a high dielectric constant such as a Si3N4 film or a Ta206 film, or a multilayer insulating film that is a combination of these films. Therefore, in order to obtain the same storage capacitance as that used in conventional memory cells, the area required is smaller. For example, 800 Sio2 films, Si3N4 films, Ta20 films are used as insulating films.
When using 5 films, the contact hole size is 2 μm, the mask alignment margin is 2 μm, the polycrystalline silicon gate width is 6 μm, the impurity doped layer (diffusion layer) width is 6 μm, and the storage capacity is 0.22 p.
Assuming that F, the memory cell area per one bit is 725 .mu.m2 and 297 .mu.m2.192 .mu.m2. These areas are 78%, 32%, and 21% of the conventional memory cell area of 925 μm 2 manufactured using the same design values, respectively.
本実施例で示したメモリセルへの情報の書き込み、読み
出しは次のように行う。すなわち、第３多結晶シリコン
電極１５を接地電位に固伝した後、第１多結晶シリコン
より成るワード線３１に圧電圧をを印加することにより
スイッチングトランジスタ１を導通させる。その後、Ａ
Ｑより成るデータ線４】に“０”またはｒｒ ｉ ＋＋
に相当する電圧を印加することにより、蓄積容量２に情
報となる電荷を蓄積する。情報の読み出しはスイッチン
グトランジスタ１を導通させた後、データ線４１の電位
変化を検出することによって行われる。本発明のメモリ
セルにおいては、蓄積容量を形成するのに反転層を用い
ていないため、それに基づくリーク電流が流れない。従
って、記憶情報保持時間が著く長くなるという利点があ
る
第５図および第６図に本発明の他の実施例について平面
図と断面図（メモリセル２ビツト分）を示す。図かられ
かるように本実施例においては、不純物添加領域（拡散
領域）１０．１３と第２多結晶シリコン電極１４および
ＡΩ電極４１を接触させるためのコンタクト孔１８．１
７を自己整合で形成している。このような自己整合によ
るコンタクト孔の形成は本発明者等が先に出願した特願
昭５０−１１１６２２号明細書に詳しく示されている。Writing and reading information to and from the memory cell shown in this embodiment is performed as follows. That is, after the third polycrystalline silicon electrode 15 is fixed to the ground potential, a piezoelectric voltage is applied to the first polycrystalline silicon word line 31 to make the switching transistor 1 conductive. After that, A
“0” or rr i ++ on the data line 4 consisting of Q
By applying a voltage corresponding to , charges serving as information are stored in the storage capacitor 2. Reading of information is performed by turning on the switching transistor 1 and then detecting a change in the potential of the data line 41. In the memory cell of the present invention, since an inversion layer is not used to form a storage capacitor, no leakage current flows due to the inversion layer. Therefore, FIGS. 5 and 6 show a plan view and a cross-sectional view (for 2 bits of memory cells) of another embodiment of the present invention, which has the advantage that the storage information retention time is significantly longer. As can be seen from the figure, in this embodiment, a contact hole 18.1 for bringing the impurity doped region (diffusion region) 10.13 into contact with the second polycrystalline silicon electrode 14 and the AΩ electrode 41 is used.
7 is formed by self-alignment. Formation of contact holes by such self-alignment is described in detail in Japanese Patent Application No. 111622/1982, previously filed by the present inventors.
自己整合コンタクト方式を採用することにより、本発明
を用いる利点が更に顕著になる。たとえば、絶縁膜１６
として８００人（７）Ｓｉ０２膜、Ｓｉ３Ｎ４膜、Ｔａ
ｚＯｓｌｌｌを使用し、前述の設計値に基づいて本実施
例のメモリを製作するとメモリ面積はそれぞれ６７５μ
ｍ２，２７５μｍ２，１７６μｍ２となる。 この面積
は、 それぞれ、 同じ設計値を用いて製作した従来型
メモリのメモリセル面積９２５μｍ２の７３％、２９％
、１９％である。By employing a self-aligned contact method, the advantages of using the present invention become even more pronounced. For example, the insulating film 16
800 people (7) Si02 film, Si3N4 film, Ta
When the memory of this example is manufactured using zOsllll based on the above-mentioned design values, the memory area is 675μ.
m2, 275 μm2, 176 μm2. These areas are 73% and 29%, respectively, of the memory cell area of 925 μm2 for conventional memory fabricated using the same design values.
, 19%.
第７図および第８図に本発明の他の実施例について平面
図と断面図を示す（メモリセル２ビツト分）。本実施例
においては図に示すようにＸ方向くデータ線方向）の素
子分離を８００人のＳｉＯ２膜２１上２１上した第１多
結晶シリコン２ｏに負電圧を印加すること（フィールド
・シールドと記す）により行っている。フィールド・シ
ールド方法についてはすでに公知の文献に詳しく述べら
れている。自己整合コンタクトおよびフィールド・シー
ルド方法を採用することにより、本発明を用いる利点が
更に顕著になる。すなわち、局所酸化により−Ｃ素ｒ分
離用酸化膜を形成する場合に生しるような横方向酸化（
バード・ピーク）によるコンタク１〜孔寸法の変化、お
よび素子分離用酸化膜端部での結晶欠陥などに基づくリ
ーク電流が少なくなり、自己整合コンタクト方法が容易
になる。FIGS. 7 and 8 show a plan view and a sectional view of another embodiment of the present invention (for 2 bits of memory cells). In this example, as shown in the figure, device isolation in the X direction (data line direction) is achieved by applying a negative voltage to the first polycrystalline silicon 2o (referred to as field shielding) on the SiO2 film 21 of 800 people. ). Field shielding methods are already described in detail in the known literature. By employing self-aligned contacts and field shielding methods, the advantages of using the present invention are even more pronounced. In other words, lateral oxidation (
Leakage current due to changes in contact hole dimensions due to bird's peak) and crystal defects at the edges of the element isolation oxide film is reduced, making the self-aligned contact method easier.
メモリセル面積に関しては第５図、第６図の場合とほぼ
同じである。なお、第３図から第８図において、蓄積容
Ｍ２を構成する第２多結晶シリコン１４、絶縁膜１６、
第３多結果シリコン１５は自己整合エツチングによりマ
スク合わせ余裕を必要とせずに加工できる。Regarding the memory cell area, it is almost the same as in the cases of FIGS. 5 and 6. In addition, in FIGS. 3 to 8, the second polycrystalline silicon 14, the insulating film 16,
The third multi-result silicon 15 can be processed by self-aligned etching without requiring mask alignment margins.
以−１二説明したごとく本発明によれば、蓄積容量の一
部がスイッチング・トランジスタの上部に重なるように
設けるために、従来の半導体メモリにくらべてメモリセ
ル面積を著しく小さくでき、半導体メモリの集積度を大
幅に向上できる。本発明による半導体記憶装置において
は従来の１トランジスタ型のＭＯＳメモリのように、蓄
積容量を形成するために誘起した反転層に基づくリーク
電流が存在しないために、情報保持時間が著しく長くな
るという利点がある。As explained above, according to the present invention, since a part of the storage capacitor is provided so as to overlap with the top of the switching transistor, the memory cell area can be significantly reduced compared to conventional semiconductor memories, and the area of the memory cell can be significantly reduced compared to conventional semiconductor memories. The degree of integration can be greatly improved. Unlike the conventional one-transistor type MOS memory, the semiconductor memory device according to the present invention has the advantage that the information retention time is significantly longer because there is no leakage current due to the inversion layer induced to form the storage capacitor. There is.
第１図および第２図はそれぞれ本発明の一実施例を示す
平面図および断面図、第３図は従来の１トランジスタ型
ＭＯＳメモリセット１ビットの平面図、第４図はその断
面図、第５図、第７図は本発明によるＭＯＳメモリセル
２ビツトの平面図、第６図、第８図はその断面図である
。
１ニスイツチング・トランジスタ、２：蓄積容量、３：
ワード線（ＡＱ線）、４：データ線（拡散層）５：シリ
コン基板、６：素子間分離用酸化膜、７：ゲート酸化膜
、８：第１多結晶シリコン電極。
９：層間絶縁膜（りんガラス）、１０，１３：拡散層、
１に反転層、１２：第１多結晶シリコン・ゲート電極、
１４：第２多結晶シリコン、１５：第３多結晶シリコン
、１６：蓄積容量形成用絶縁膜、１７．１８，２２：コ
ンタクト孔、１９：層間酸化膜、２０：フィールドシー
ルド用第１多結晶シリコン、２１：フィールトシールド
用酸化膜、３１：ワードＭ（第１多結果シリコン）、４
１：データ線（ＡＱ線）
第７図
第２図
￥３図
ざ
第４図
第夕図
第２図
／４ｆ／１ｅｔ） ７ ／Ｚ ／３ ／２７１０ ／Ｉ
／デ第 ７図
第ｇ図
グ1 and 2 are a plan view and a sectional view showing an embodiment of the present invention, respectively, FIG. 3 is a plan view of a conventional one-transistor type MOS memory set 1 bit, and FIG. 5 and 7 are plan views of a 2-bit MOS memory cell according to the present invention, and FIGS. 6 and 8 are sectional views thereof. 1: switching transistor, 2: storage capacitor, 3:
word line (AQ line), 4: data line (diffusion layer), 5: silicon substrate, 6: oxide film for isolation between elements, 7: gate oxide film, 8: first polycrystalline silicon electrode. 9: interlayer insulating film (phosphorus glass), 10, 13: diffusion layer,
1: inversion layer; 12: first polycrystalline silicon gate electrode;
14: second polycrystalline silicon, 15: third polycrystalline silicon, 16: insulating film for storage capacitor formation, 17, 18, 22: contact hole, 19: interlayer oxide film, 20: first polycrystalline silicon for field shield , 21: Field shield oxide film, 31: Word M (first multi-result silicon), 4
1: Data line (AQ line) Fig. 7 Fig. 2 ￥ 3 Fig. 4 Fig. 2 Fig. 2 /4f/1et) 7 /Z /3 /2710 /I
/de Figure 7 Figure g
Claims (1)
をもって形成された第２導電形を有する複数の不純物添
加領域と、所望の上記不純物添加領域間の上記半導体基
板上に第１の絶縁膜を介して形成された第１の導電膜か
らなるゲート電極をそなえた絶縁ゲート電界効果トラン
ジスタと、所望の上記不純物添加領域に接し、上記ゲー
ト電極を覆う第２の絶縁膜上に少なくとも延びる第２の
導電膜および該第２の導電膜上に積層して形成された第
３の絶縁膜と第３の導電膜から構成された記憶容量と、
所望の上記不純物添加領域に接し、上記第３の導電膜の
上方へ延びるデータ線を少なくともそなえ、隣接する二
つのメモリセルの上記データ線は、上記メモリセルの間
に設けられた上記不純物添加領域にコンタクト孔を介し
て接しており、かつ、上記第２の導電膜は上記第２の絶
縁膜によって定まる寸法を有する開孔部を介して上記不
純物添加領域に接していることを特徴とする半導体装置
。a plurality of impurity-doped regions having a second conductivity type formed at desired intervals on a surface region of a semiconductor substrate having a first conductivity type; and a first insulating film on the semiconductor substrate between the desired impurity-doped regions. an insulated gate field effect transistor having a gate electrode made of a first conductive film formed through the insulated gate field effect transistor; a storage capacitor composed of a conductive film, a third insulating film laminated on the second conductive film, and a third conductive film;
At least a data line is provided that is in contact with the desired impurity doped region and extends above the third conductive film, and the data line of two adjacent memory cells is connected to the impurity doped region provided between the memory cells. via a contact hole, and the second conductive film is in contact with the impurity doped region via an opening having dimensions determined by the second insulating film. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093606A JPS6110271A (en) | 1985-05-02 | 1985-05-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093606A JPS6110271A (en) | 1985-05-02 | 1985-05-02 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268577A Division JPS53108392A (en) | 1976-07-05 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110271A true JPS6110271A (en) | 1986-01-17 |
| JPH0321103B2 JPH0321103B2 (en) | 1991-03-20 |
Family
ID=14086987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093606A Granted JPS6110271A (en) | 1985-05-02 | 1985-05-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110271A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477158A (en) * | 1987-09-18 | 1989-03-23 | Sony Corp | Memory device |
| JPH03263330A (en) * | 1990-03-13 | 1991-11-22 | Mitsubishi Electric Corp | Semiconductor device |
| JPH0443674A (en) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | Semiconductor memory device and its manufacture |
| US6000748A (en) * | 1996-01-29 | 1999-12-14 | Mc Micro Compact Car Aktiengesellschaft | Motor vehicle having a body support structure and assembly template |
-
1985
- 1985-05-02 JP JP60093606A patent/JPS6110271A/en active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477158A (en) * | 1987-09-18 | 1989-03-23 | Sony Corp | Memory device |
| JPH03263330A (en) * | 1990-03-13 | 1991-11-22 | Mitsubishi Electric Corp | Semiconductor device |
| JPH0443674A (en) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | Semiconductor memory device and its manufacture |
| US6000748A (en) * | 1996-01-29 | 1999-12-14 | Mc Micro Compact Car Aktiengesellschaft | Motor vehicle having a body support structure and assembly template |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321103B2 (en) | 1991-03-20 |
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