JPH02118869A

JPH02118869A - データ処理方式

Info

Publication number: JPH02118869A
Application number: JP27260388A
Authority: JP
Inventors: Hironori Ishii; 石井　裕基
Original assignee: Tokyo Electric Co Ltd
Current assignee: Toshiba TEC Corp
Priority date: 1988-10-28
Filing date: 1988-10-28
Publication date: 1990-05-07
Also published as: DE68922573D1; EP0366148B1; EP0366148B2; EP0366148A2; DE68922573T2; EP0366148A3; DE68922573T3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、搭乗券等の券発行機に一使用されるデータ処
理方式に関する。

［従来の技術］例えば搭乗券には行先１便名、座席番号等が表面に印字
記録されるとともに同一データが磁気ストライブ部に磁
気記録される。すなわち、この搭乗券の発行機には負荷
として少なくとも印字記録機能と磁気記録機能とが設け
られており、行先。

便名、座席番号などの必要なデータが入力されることに
より搬送ラインを搬送される券にその入力データに対す
る処理データを印字記録しまた磁気記録して搭乗券とし
て発行する。

このように、媒体の搬送ライン上に複数の負荷を配列し
、各負荷を１台のメインプロセッサで統括的に制御して
順次動作させることにより搬送される同一媒体に各負荷
のデータを出力するようにした従来装置においては、各
負荷に対応してそれぞれ専用の負荷プロセッサが設けら
れていた。そして、メインプロセッサは先ず最初に動作
させる負荷に対応する負荷プロセッサを制御して必要な
データを送出する。そうすると、この負荷プロセッサは
受信データの処理を行ない、対応する負荷を制御して媒
体に処理データを出力する。続いて、メインプロセッサ
は次に動作させる負荷に対応する負荷プロセッサを制御
して必要なデータを送出する。そうすると、この負荷プ
ロセッサはやはり受信データの処理を行ない、対応する
負荷を制御して処理データを同一媒体に出力する。こう
して、メインプロセッサは順次負荷プロセッサを制御し
、各負荷プロセッサはメインプロセッサの制御に基いて
データ処理を行ない、対応する負荷を制御して各処理デ
ータを順次同一媒体に出力していた。

［発明が解決しようとする課題〕上述したように、従来のこの種装置においては、メイン
プロセッサが媒体の移動に応じて順番に各負荷プロセッ
サを制御し、各負荷プロセッサはメインプロセッサの制
御に基いて独自で受信データの処理を行ない対応する負
荷により処理データを出力するものとなっていたので、
媒体が前段の負荷から搬送されてくるまでの間に次段の
負荷に対応する負荷プロセッサでは上述した出力データ
処理時間を確保する必要があるため、媒体の搬送速度に
制限があり、処理の高速化が困難であった。

そこで本発明は、負荷プロセッサが１つの負荷を制御し
ている間にメインプロセッサが次の負荷に対する出力デ
ータ処理を行なうことができ、負荷プロセッサにおける
データ処理動作を簡素化して全体の処理時間短縮をはか
り得、処理の高速化を可能にしたデータ処理方式を提供
しようとするものである。

［疎通を解決するための手段］本発明のデータ処理方式は、複数の負荷と、これらの負
荷の駆動を制御する１または複数の負荷プロセッサと、
この１または複数の負荷プロセッサを制御するメインプ
ロセッサとからなるシステムに適用し、メインプロセッ
サは先ず任意の負荷に対するデータ処理を行なってメモ
リに格納し、続いて負荷プロセッサはメインプロセッサ
に制御されてメモリ内の処理データに基いて任意の負荷
を制御するとともに、メインプロセッサは次に駆動され
る別の負荷に対するデータ処理を行なってメモリに格納
し、続いて負荷プロセッサはメインプロセッサに制御さ
れてメモリ内の処理データに基いて上記別の負荷を制御
するようにしたものである。

［作用］本発明のデータ処理方式であれば、先ずメインプロセッ
サにより任意の負荷に対するデータ処理が行なわれ、こ
の処理データがメモリに格納される。続いてメインプロ
セッサの制御に応じて負荷プロセッサによりメモリ内の
処理データに基いて任意の負荷が制御されるとともに、
メインプロセッサにより次に駆動される別の負荷に対す
るデータ処理が行なわれてこの処理データがメモリに格
納される。したがって、任意の負荷に対する制御の間に
次の別の負荷に対するデータ処理が行なわれるので、負
荷プロセッサで行なわれるはずのこの別の負荷に対する
データ処理時間が全体の処理時間から省略される。しか
して、続いてメインプロセッサの制御に応じて負荷プロ
セッサによりメモリ内の処理データに基いて上記肘の負
荷が制御される。

［実施例］以下、本発明を搭乗券等の券発行機に適用した一実施例
について図面を参照しながら説明する。

第１図はこの実施例の券発行機の概略構造図であって、
図中１および２は未処理の券を収納しておくためのスト
ッカ、３は上記ストッカ１または２に収納されている券
を券発行口４まで導く搬送ライン、５は上記搬送ライン
３上に設けられライトヘッド５ａ、　　リードヘッド５
ｂ、　　モータ５ｃ。

ガイドローラ５ｄ、５ｅを備えた磁気カードリーダ・ラ
イタ、６は同じく上記搬送ライン３上に設けられサーマ
ルトランスファヘッド６ａ、　インクリボン６ｂ、　　
リボン送りモータ６ｃを備えたサーマルヘッドプリンタ
である。しかして、ストッカ１または２に収納された券
は、モータ７または８によって１枚ずつ取出され、モー
タ９および１０によって駆動している搬送ライン３に沿
って搬送される。そして、先ず磁気カードリーダ・ライ
タ５に搬入し、ライトヘッド５ａによって券の磁性面に
必要なデータが磁気記録され、リードヘッド５ｂによっ
て磁気記録データのリードベリファイチエツクが行なわ
れる。次いで、券はサーマルヘッドプリンタ６に搬入し
、サーマルトランスファヘッド６ａによって券の印字面
に必要なデータが印字される。しかして、券は発行口４
から排出されるものとなっている。

第２図はこの実施例の券発行機の概略的な制御ブロック
図であって、制御部本体としてのメインプロセッサ１１
は、磁気カードリーダ・ライタ５およびサーマルヘッド
プリンタ６を制御する負荷プロセッサ１２と、各モータ
７．８，９．１０のほか図示しないソレノイド、センサ
などのメカニカル機構部１３を制御する負荷プロセッサ
１４とを統括的に制御する。そして、本発明のデータ処
理方式は第２図中−軽鎖線で囲まれたシステム１５に適
用されている。

第３図は上記システム１５の詳細な制御ブロック図であ
って、図中２１は磁気カードリーダ・ライタ５に対する
データストア用のメモリ、２２はサーマルヘッドプリン
タ６に対するデータストア用のメモリ、２３はメインプ
ロセッサ１１と負荷プロセッサ１２との間に介在された
ストローブ双方向性バス、２４はバスドライバ群、２５
は上記バスドライバ群２４に対するＣ３（チップ・セレ
クト）信号を出力するメモリセレクタである。上記バス
ドライバ群２４は８個のバスドライバＤ１〜Ｄ８からな
り、そのうちバスドライバＤＩ。

Ｄ３．Ｄ５．Ｄ７は３ステートタイプの双方向性バスド
ライバであり、Ｄ２．Ｄ４．Ｄ６．Ｄ８は３ステートタ
イプの単方向性バスドライバである。

そして、メインプロセッサ１１において、データバス２
６は双方向性バス２３とバスドライバＤ１およびＤ５に
接続されており、アドレスバス２７と制御バス２８はバ
スドライバＤ２およびＤ６に接続されている。また、制
御バス２９は双方向性バス２３に接続されており、ボー
トＰからのデータバス３０はメモリセレクタ２５に接続
されている。

また、負荷プロセッサ１２において、データバス３１は
双方向性バス２３とバスドライバＤ３およびＤ７と磁気
カードリーダ・ライタ５とサーマルヘッドプリンタ６に
接続されており、アドレスバス３２と制御バス３３はバ
スドライバＤ４およびＤ８に接続されている。また、制
御バス３４は磁気カードリーダ・ライタ５に接続されて
おり、制御バス３５はサーマルヘッドプリンタ６に接続
されており、制御バス３６は双方向性バス２３に接続さ
れている。

一方、カードリーダ・ライタ用メモリ２１において、デ
ータバス３７はバスドライバＤ１およびＤ３に接続され
、アドレスバス３８と制御バス３つはバスドライバＤ２
およびＤ４に接続されている。

また、サーマルヘッドプリンタ用メモリ２２において、
データバス４０はバスドライバＤ５およびＤ７に接続さ
れ、アドレスバス４１と制御バス４２はバスドライバＤ
６およびＤ８に接続されている。

また、メモリセレクタ２５において、信号Ｃ８Ｏの信号
線４３はバスドライバＤ１およびＤ２のＣ８端子に接続
されており、信号Ｃ８１の信号線４４はバスドライバＤ
３およびＤ４のＣ８端子に接続されており、信号Ｃ３２
の信号線４５はバスドライバＤ５およびＤ６のＣ８端子
に接続されており、信号Ｃ３３の信号線４６はバスドラ
イバＤ７およびＤ８のＣ８端子に接続されている。

しかして、メインプロセッサ１１に対して券の発行に必
要なデータが入力され、券の発行開始が指令されると、
メインプロセッサ１１は第４図の流れ図に示される処理
を実行するようにプログラム制御されている。すなわち
、ＳＴ（ステップ）１として制御バス２９を介して双方
向性バス２３の方向性を制御し、パスライン２６．パス
ライン３１を介して負荷プロセッサ１２に初期化用のス
テータスデータを送信する。負荷プロセッサ１２におい
ては所定の初期化処理が完了すると制御バス３６を介し
て双方向性バス２３の方向性を制御し、パスライン３１
．パスライン２６を介してレディ応答を返信するので、
Ｓｒ１にて負荷プロセッサ１２よりレディ応答を受信す
ると、Ｓｒ１としてポートＰよりデータバス３０を介し
てメモリセレクタ２５をデコードして信号Ｃ８Ｏをオン
（イネーブル）、ＣＳＩ、ＣＳ２をオフ（ディセーブル
）とする。Ｃ３３についてはオン／オフのどちらでもよ
い。そうすると信号線４３上の信号Ｃ８Ｏがローレベル
となってバスドライバＤＩ。

Ｄ２が有効となり、メインプロセッサ１１のデータバス
２６．アドレスバス２７および制御　ハス２８がそれぞ
れカードリーダ・ライタ用メモリ２１のデータバス３７
．アドレスバス３８および制御バス３９と接続されてメ
インプロセッサ１１によりカードリーダ・ライタ用メモ
リ２１のアクセスが可能となる。そこで、メインプロセ
ッサ１１はＳｒ１として磁気カードリーダ・ライタ５を
動作させるためのデータ処理のうち前もって処理可能な
データ処理を実行し、Ｓｒ１としてその処理結果をメモ
リ２１に格納する。

次に、Ｓｒ６としてボートＰよりデータバス３０を介し
てメモリセレクター２５をデコードして信号Ｃ５Ｉをオ
ン、他の信号Ｃ３Ｏ，Ｃ５２゜Ｃ５３をすべてオフとす
る。この場合、信号線４４上の信号Ｃ３Ｉのみがローレ
ベルとなってバスドライバＤ３．Ｄ４が有効となり、負
荷プロセッサ１２のデータバス３１．アドレスバス３２
および制御バス３３がそれぞれカードリーダ・ライタ用
メモリ２１のデータバス３７．アドレスバス３８および
制御バス３９と接続されて負荷プロセッサ１２によりカ
ードリーダ・ライタ用メモリ２１のアクセスが可能とな
る。そこで、メインプロセッサ１１はＳｒ１として制御
バス２９を介して双方向性バス２３の方向性を制御し、
パスライン２６．パスライン３１を介して負荷プロセッ
サ１２に信号Ｃ３Ｉをオンしたこと、および磁気カード
リーダライタ５に対する処理データをカードリーダ・ラ
イタ用メモリ２１に格納したことを示すステータスデー
タを送信し、負荷プロセッサ１２に対して磁気カードリ
ーダ・ライタ５の制御を促す。

また、このときメインプロセッサ１１はＳｒ１としてポ
ートＰよりデータバス３０を介してメモリセレクタ２５
をデコードして信号Ｃ３２をオンとする。そうすると信
号線４５上の信号Ｃ８２がローレベルとなってバスドラ
イバＤ５．Ｄ６が有効となり、メインプロセッサ１１の
データバス２６、アドレスバス２７および制御バス２８
がそれぞれサーマルヘッドプリンタ用メモリ２２のデー
タバス４０．アドレスバス４１および制御バス４２と接
続されてメインプロセッサ１１によりサーマルヘッドプ
リンタ用メモリ２２のアクセスが可能となる。そこで、
メインプロセッサ１１はＳｒ９としてサーマルヘッドプ
リンタ６を動作させるためのデータ処理のうち前もって
処理可能なデータ処理を実行し、５ＴＩＯにて負荷プロ
セッサ１２よりパスライン３１．２６を介して磁気カー
ドリーダ・ライタ５の処理完了応答を受信したならば、
５Ｔ１１としてその処理結果をメモリ２２に格納する。

次に、５Ｔ１２としてボートＰよりデータバス３０を介
してメモリセレクタ２５をデコードして信号ＣＳ３をオ
ン、他の信号ＣＳＯ，Ｃ５Ｉ。

Ｃ５２をすべてオフとする。この場合、信号線４６上の
信号Ｃ３２のみがローレベルとなってバスドライバＤ７
．Ｄ８が有効となり、負荷プロセッサ１２のデータバス
３１．アドレスバス３２および制御バス３３がそれぞれ
サーマルヘッドプリンタ用メモリ２２のデータバス４０
．アドレスバス４１および制御バス４２と接続されて負
荷プロセッサ１２によりサーマルヘッドプリンタ用メモ
リ２２のアクセスが可能となる。そこで、メインプロセ
ッサ１１は５Ｔ１３として制御バス２９を介して双方向
性バス２３の方向性を制御し、パスライン２６．パスラ
イン３１を介して負荷プロセッサ１２に信号Ｃ３３をオ
ンしたこと、およびサーマルヘッドプリンタ６に対する
処理データをサーマルヘッドプリンタ用メモリ２２に格
納したことを示すステータスデータを送信し、負荷ブロ
セッサ１２に対してサーマルヘッドプリンタ６の制御を
促す。

ここで、券の発行枚数が１枚ならばこの処理を終了する
が、２枚以上の場合には５ＴＬ４として前記ＳＴ３と同
様にして信号Ｃ８Ｏをオンとし、メインプロセッサ１１
によりカードリーダ・ライタ用メモリ２１のアクセスを
可能にして、５Ｔ１５として磁気カードリーダ・ライタ
５を動作させるためのデータ処理のうち前もって処理可
能なデータ処理を実行する。そして、Ｓ、ＴＬ６にて負
荷プロセッサ１２よりパスライン３１．２６を介してサ
ーマルヘッドプリンタ６の処理完了応答を受信したなら
ばＳｒ１に戻り、磁気カードリーダ・ライタ５に対する
データ処理結果をメモリ２１に格納する。以後、同様の
処理を発行枚数骨だけ繰返す。

一方、メインプロセッサ１１からの各種ステータスデー
タを受信する負荷プロセッサ１２は、第５図の流れ図に
示される処理を実行するようにプログラム制御されてい
る。すなわち、５Ｔ２１としてステータスデータを受信
するとその種類を識別する。そして、５Ｔ２２として受
信ステータスデータか信号Ｃ５Ｉがオンとなった旨のデ
ータであるとバスドライバＤ３．Ｄ４がともに有効状態
になっていることを確認した後、カードリーダ・ライタ
用メモリ２１に格納されている処理データを読出し、さ
らにデータ処理が必要ならば必要なデータ処理を行なっ
てその処理データに基いてデータバス３１および制御バ
ス３４を介して磁気カードリーダ・ライタ５の動作を制
御する。そして、制御動作が完了したならば制御バス３
６を介して双方向性バス２３の方向性を制御し、パスラ
イン３１、パスライン２６を介して制御完了応答を返信
する。

一方、受信ステータスデータが信号Ｃ８１がオンとなっ
た旨のデータではなく、５Ｔ２３として信号Ｃ５３がオ
ンとなった旨のデータであるとバスドライバＤ７．Ｄ８
がともに有効状態になっていることを確認した後、サー
マルヘッドプリンタ用メモリ２２に格納されている処理
データを読出し、さらにデータ処理が必要ならば必要な
データ処理を行なってその処理データに基いてデータバ
ス３１および制御バス３５を介してサーマルヘッドプリ
ンタ６の動作を制御する。そして、制御動作が完了した
ならば制御バス３６を介して双方向性バス２３の方向性
を制御し、パスライン３１．パスライン２６を介して制
御完了応答を返信する。

このような構成の券発行機においては、ストッカ１また
は２に収納されていた１枚の券は搬送ライン３を通じて
先ず磁気カードリーダ・ライタ５へ搬入されて磁性面に
必要データの磁気記録が行なわれ、次いで、サーマルヘ
ッドプリンタ６に搬入されて印字面に必要データの印字
記録が行なわれた後、発行口４から排出される。すなわ
ち１枚の券発行に際し、始めに磁気カードリーダ・ライ
タ５による磁気記録動作が行なわれ、動作完了後、続い
てサーマルヘッドプリンタ６による印字記録動作が行な
われるので、磁気カードリーダ・ライタ５とサーマルヘ
ッドプリンタ６とは決して同時に動作することはなく、
メインプロセッサ１１によって統括的な制御を行なうこ
とにより１個の負荷プロセッサ１２によって磁気カード
リーダ・ライタ５とサーマルヘッドプリンタ６の動作制
御が可能である。

そこで本実施例においては、第３図から明らがなように
、メインプロセッサ１１および負荷プロセッサ１２がと
もに両メモリ２１．２２をアクセスできるようにし、か
つ両メモリ２１．２２を同時にアクセスされるのを禁止
している。すなわち、例えば両プロセッサ１．１．１２
で両メモリ２１゜２２を同時にアクセスするとメインプ
ロセッサ１１のデータバス２６．アドレスバス２７およ
び制御バス２８と負荷プロセッサ１２側のデータバス３
１．アドレスバス３２および制御バス３３との同一信号
どうしが互いに衝突し合うので、これを防止するために
各データバス２６．３１には双方向性バスドライバＤＩ
、Ｄ３．Ｄ５．Ｄ７を、各アドレスバス２７，３２およ
び制御バス２８゜３３には単方向性バスドライバＤ２．
Ｄ４．Ｄ６Ｄ８をそれぞれ介在し、メモリセレクタ２５
がらの各信号Ｃ３Ｏ，Ｃ３１，Ｃ３２Ｃ３３１：よ。

てそれぞれ対応したメモリ２１．２２の選択を可能とし
ている。

そして、先ずメインプロセッサ１１は信号Ｃ８Ｏをオン
してバスドライバＤＩ、Ｄ２を有効とすることによりカ
ードリーダ・ライタ用メモリ２１をメインプロセッサ１
１でアクセス可能とし、この状態で負荷プロセッサ１２
が磁気カードリーダ・ライタ５を動作させるためのデー
タ処理のうちメインプロセッサ１１にて前もって処理可
能なデータ処理を実行し、その処理結果を上記メモリ２
１に格納しておく。続いて、信号Ｃ８１のみをオンして
バスドライバＤ３．Ｄ４を有効とすることによりカード
リーダ・ライタ用メモリ２１を負荷プロセッサ１２がア
クセス可能とし、負荷プロセッサ１２はメインプロセッ
サ１１の制御に基いて上記メモリ２１から処理データを
読出し、この処理データに基いて磁気カードリーダ・ラ
イタ５の動作を制御する。このとき、メインプロセッサ
１１は信号Ｃ３２をオンしてバスドライバＤ５゜Ｄ６を
有効とすることによりサーマルヘッドプリンタ用メモリ
２２をメインブロセ・ノサ１１でアクセス可能とし、こ
の状態で負荷プロセッサ１２がサーマルヘッドプリンタ
６を動作させるためのデータ処理のうちメインプロセッ
サ１１にて前もって処理可能なデータ処理を実行し、そ
の処理結果を上記メモリ２２に格納しておく。そして、
磁気カードリーダ・ライタ５の動作が完了したならば、
信号ＣＳ３のみをオンしてバスドライバＤ７゜Ｄ８を有
効とすることによりサーマルヘッドプリンタ用メモリ２
２を負荷プロセッサ１２がアクセス可能とし、負荷プロ
セッサ１２はメインプロセッサ１１の制御に基いて上記
メモリ２２から処理データを読出し、この処理データに
基いてサーマルヘッドプリンタ６の動作を制御する。

このように本実施例によれば、負荷プロセッサ１２が次
段の負荷（磁気カードリーダ・ライタ５あるいはサーマ
ルヘッドプリンタ６）の動作を制御する上で必要なデー
タ処理の少なくとも一部をメインプロセッサ１１が処理
してその処理データを負荷に対応するメモリ２１．２２
に格納し、負荷プロセッサ１２はメインプロセッサ１１
の制御により上記メモリ２１．２２内の処理データに基
いて各負荷の動作を制御するようにしたので、メインプ
ロセッサ１１におけるデータ処理を負荷プロセッサ１２
の制御動作に対して前もって行なうことができる上、負
荷プロセッサ１２でのデータ処理が簡素化される。この
結果、全体の処理時間を短縮でき、機器の高速化をはか
り得る。

また、本実施例では１個の負荷プロセッサ１２により２
個の負荷すなわち磁気カードリーダ・ライタ５とサーマ
ルヘッドプリンタ６の動作を制御しているため、従来の
ように各負荷に対応してそれぞれ負荷プロセッサが必要
であったシステムよりも構成が簡単となるうえ低コスト
で実現できる。

しかも、負荷プロセッサ１２の運転休止時間が少ないの
で運転効率が高いものとなる。

なお、本発明は複数の負荷に対してそれぞれ負荷プロセ
ッサを備えたシステムに対しても適用できるのは勿論で
ある。また、負荷の数は２個に限定されず３個以上であ
ってもよく、この場合１台の負荷プロセッサが全ての負
荷を制御するシステムであっても、また複数台の負荷プ
ロセッサが任意の負荷を制御するシステムであっても本
発明の適用は可能である。

［発明の効果］以上詳述したように、本発明によれば、負荷プロセッサ
が１つの負荷を制御している間にメインプロセッサが次
の負荷に対する出力データ処理を行なうことができ、負
荷プロセッサにおけるデータ処理動作を簡素化して全体
の処理時間短縮をはかり得、処理の高速化を可能にした
データ処理方式を提供できる。

【図面の簡単な説明】

図は本発明を券発行機に適用した一実施例を示す図であ
って、第１図は概略的な構造図、第２図は概略的な制御
ブロック図、第３図は本発明に係わる主要部の詳細な制
御ブロック図、第４図はメインプロセッサの処理動作を
示す流れ図、第５図は負荷プロセッサの処理動作を示す
流れ図である。３・・・搬送ライン、５・・・磁気カードリーダ・ライ
タ、６・・・サーマルヘッドプリンタ、１１・・・メイ
ンプロセッサ、１２・・・負荷プロセッサ、２１・・・
カードリーダ・ライタ用メモリ、２２・・・サーマルヘ
ッドプリンタ用メモリ。

Claims

【特許請求の範囲】

複数の負荷と、これらの負荷の駆動を制御する１または
複数の負荷プロセッサと、この１または複数の負荷プロ
セッサを制御するメインプロセッサとからなり、前記メ
インプロセッサは先ず任意の負荷に対するデータ処理を
行なってメモリに格納し、続いて負荷プロセッサは前記
メインプロセッサに制御されて前記メモリ内の処理デー
タに基いて前記任意の負荷を制御するとともに、前記メ
インプロセッサは次に駆動される別の負荷に対するデー
タ処理を行なってメモリに格納し、続いて前記負荷プロ
セッサは前記メインプロセッサに制御されて前記メモリ
内の処理データに基いて前記別の負荷を制御することを
特徴とするデータ処理方式。