JPH02118869A - データ処理方式 - Google Patents
データ処理方式Info
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- JPH02118869A JPH02118869A JP27260388A JP27260388A JPH02118869A JP H02118869 A JPH02118869 A JP H02118869A JP 27260388 A JP27260388 A JP 27260388A JP 27260388 A JP27260388 A JP 27260388A JP H02118869 A JPH02118869 A JP H02118869A
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- 238000012545 processing Methods 0.000 title claims abstract description 71
- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000003672 processing method Methods 0.000 claims description 6
- 230000007246 mechanism Effects 0.000 abstract description 2
- 230000002457 bidirectional effect Effects 0.000 description 14
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07B—TICKET-ISSUING APPARATUS; FARE-REGISTERING APPARATUS; FRANKING APPARATUS
- G07B1/00—Machines for printing and issuing tickets
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Devices For Checking Fares Or Tickets At Control Points (AREA)
- Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
- Conveying Record Carriers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、搭乗券等の券発行機に一使用されるデータ処
理方式に関する。
理方式に関する。
[従来の技術]
例えば搭乗券には行先1便名、座席番号等が表面に印字
記録されるとともに同一データが磁気ストライブ部に磁
気記録される。すなわち、この搭乗券の発行機には負荷
として少なくとも印字記録機能と磁気記録機能とが設け
られており、行先。
記録されるとともに同一データが磁気ストライブ部に磁
気記録される。すなわち、この搭乗券の発行機には負荷
として少なくとも印字記録機能と磁気記録機能とが設け
られており、行先。
便名、座席番号などの必要なデータが入力されることに
より搬送ラインを搬送される券にその入力データに対す
る処理データを印字記録しまた磁気記録して搭乗券とし
て発行する。
より搬送ラインを搬送される券にその入力データに対す
る処理データを印字記録しまた磁気記録して搭乗券とし
て発行する。
このように、媒体の搬送ライン上に複数の負荷を配列し
、各負荷を1台のメインプロセッサで統括的に制御して
順次動作させることにより搬送される同一媒体に各負荷
のデータを出力するようにした従来装置においては、各
負荷に対応してそれぞれ専用の負荷プロセッサが設けら
れていた。そして、メインプロセッサは先ず最初に動作
させる負荷に対応する負荷プロセッサを制御して必要な
データを送出する。そうすると、この負荷プロセッサは
受信データの処理を行ない、対応する負荷を制御して媒
体に処理データを出力する。続いて、メインプロセッサ
は次に動作させる負荷に対応する負荷プロセッサを制御
して必要なデータを送出する。そうすると、この負荷プ
ロセッサはやはり受信データの処理を行ない、対応する
負荷を制御して処理データを同一媒体に出力する。こう
して、メインプロセッサは順次負荷プロセッサを制御し
、各負荷プロセッサはメインプロセッサの制御に基いて
データ処理を行ない、対応する負荷を制御して各処理デ
ータを順次同一媒体に出力していた。
、各負荷を1台のメインプロセッサで統括的に制御して
順次動作させることにより搬送される同一媒体に各負荷
のデータを出力するようにした従来装置においては、各
負荷に対応してそれぞれ専用の負荷プロセッサが設けら
れていた。そして、メインプロセッサは先ず最初に動作
させる負荷に対応する負荷プロセッサを制御して必要な
データを送出する。そうすると、この負荷プロセッサは
受信データの処理を行ない、対応する負荷を制御して媒
体に処理データを出力する。続いて、メインプロセッサ
は次に動作させる負荷に対応する負荷プロセッサを制御
して必要なデータを送出する。そうすると、この負荷プ
ロセッサはやはり受信データの処理を行ない、対応する
負荷を制御して処理データを同一媒体に出力する。こう
して、メインプロセッサは順次負荷プロセッサを制御し
、各負荷プロセッサはメインプロセッサの制御に基いて
データ処理を行ない、対応する負荷を制御して各処理デ
ータを順次同一媒体に出力していた。
[発明が解決しようとする課題〕
上述したように、従来のこの種装置においては、メイン
プロセッサが媒体の移動に応じて順番に各負荷プロセッ
サを制御し、各負荷プロセッサはメインプロセッサの制
御に基いて独自で受信データの処理を行ない対応する負
荷により処理データを出力するものとなっていたので、
媒体が前段の負荷から搬送されてくるまでの間に次段の
負荷に対応する負荷プロセッサでは上述した出力データ
処理時間を確保する必要があるため、媒体の搬送速度に
制限があり、処理の高速化が困難であった。
プロセッサが媒体の移動に応じて順番に各負荷プロセッ
サを制御し、各負荷プロセッサはメインプロセッサの制
御に基いて独自で受信データの処理を行ない対応する負
荷により処理データを出力するものとなっていたので、
媒体が前段の負荷から搬送されてくるまでの間に次段の
負荷に対応する負荷プロセッサでは上述した出力データ
処理時間を確保する必要があるため、媒体の搬送速度に
制限があり、処理の高速化が困難であった。
そこで本発明は、負荷プロセッサが1つの負荷を制御し
ている間にメインプロセッサが次の負荷に対する出力デ
ータ処理を行なうことができ、負荷プロセッサにおける
データ処理動作を簡素化して全体の処理時間短縮をはか
り得、処理の高速化を可能にしたデータ処理方式を提供
しようとするものである。
ている間にメインプロセッサが次の負荷に対する出力デ
ータ処理を行なうことができ、負荷プロセッサにおける
データ処理動作を簡素化して全体の処理時間短縮をはか
り得、処理の高速化を可能にしたデータ処理方式を提供
しようとするものである。
[疎通を解決するための手段]
本発明のデータ処理方式は、複数の負荷と、これらの負
荷の駆動を制御する1または複数の負荷プロセッサと、
この1または複数の負荷プロセッサを制御するメインプ
ロセッサとからなるシステムに適用し、メインプロセッ
サは先ず任意の負荷に対するデータ処理を行なってメモ
リに格納し、続いて負荷プロセッサはメインプロセッサ
に制御されてメモリ内の処理データに基いて任意の負荷
を制御するとともに、メインプロセッサは次に駆動され
る別の負荷に対するデータ処理を行なってメモリに格納
し、続いて負荷プロセッサはメインプロセッサに制御さ
れてメモリ内の処理データに基いて上記別の負荷を制御
するようにしたものである。
荷の駆動を制御する1または複数の負荷プロセッサと、
この1または複数の負荷プロセッサを制御するメインプ
ロセッサとからなるシステムに適用し、メインプロセッ
サは先ず任意の負荷に対するデータ処理を行なってメモ
リに格納し、続いて負荷プロセッサはメインプロセッサ
に制御されてメモリ内の処理データに基いて任意の負荷
を制御するとともに、メインプロセッサは次に駆動され
る別の負荷に対するデータ処理を行なってメモリに格納
し、続いて負荷プロセッサはメインプロセッサに制御さ
れてメモリ内の処理データに基いて上記別の負荷を制御
するようにしたものである。
[作用]
本発明のデータ処理方式であれば、先ずメインプロセッ
サにより任意の負荷に対するデータ処理が行なわれ、こ
の処理データがメモリに格納される。続いてメインプロ
セッサの制御に応じて負荷プロセッサによりメモリ内の
処理データに基いて任意の負荷が制御されるとともに、
メインプロセッサにより次に駆動される別の負荷に対す
るデータ処理が行なわれてこの処理データがメモリに格
納される。したがって、任意の負荷に対する制御の間に
次の別の負荷に対するデータ処理が行なわれるので、負
荷プロセッサで行なわれるはずのこの別の負荷に対する
データ処理時間が全体の処理時間から省略される。しか
して、続いてメインプロセッサの制御に応じて負荷プロ
セッサによりメモリ内の処理データに基いて上記肘の負
荷が制御される。
サにより任意の負荷に対するデータ処理が行なわれ、こ
の処理データがメモリに格納される。続いてメインプロ
セッサの制御に応じて負荷プロセッサによりメモリ内の
処理データに基いて任意の負荷が制御されるとともに、
メインプロセッサにより次に駆動される別の負荷に対す
るデータ処理が行なわれてこの処理データがメモリに格
納される。したがって、任意の負荷に対する制御の間に
次の別の負荷に対するデータ処理が行なわれるので、負
荷プロセッサで行なわれるはずのこの別の負荷に対する
データ処理時間が全体の処理時間から省略される。しか
して、続いてメインプロセッサの制御に応じて負荷プロ
セッサによりメモリ内の処理データに基いて上記肘の負
荷が制御される。
[実施例]
以下、本発明を搭乗券等の券発行機に適用した一実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
第1図はこの実施例の券発行機の概略構造図であって、
図中1および2は未処理の券を収納しておくためのスト
ッカ、3は上記ストッカ1または2に収納されている券
を券発行口4まで導く搬送ライン、5は上記搬送ライン
3上に設けられライトヘッド5a、 リードヘッド5
b、 モータ5c。
図中1および2は未処理の券を収納しておくためのスト
ッカ、3は上記ストッカ1または2に収納されている券
を券発行口4まで導く搬送ライン、5は上記搬送ライン
3上に設けられライトヘッド5a、 リードヘッド5
b、 モータ5c。
ガイドローラ5d、5eを備えた磁気カードリーダ・ラ
イタ、6は同じく上記搬送ライン3上に設けられサーマ
ルトランスファヘッド6a、 インクリボン6b、
リボン送りモータ6cを備えたサーマルヘッドプリンタ
である。しかして、ストッカ1または2に収納された券
は、モータ7または8によって1枚ずつ取出され、モー
タ9および10によって駆動している搬送ライン3に沿
って搬送される。そして、先ず磁気カードリーダ・ライ
タ5に搬入し、ライトヘッド5aによって券の磁性面に
必要なデータが磁気記録され、リードヘッド5bによっ
て磁気記録データのリードベリファイチエツクが行なわ
れる。次いで、券はサーマルヘッドプリンタ6に搬入し
、サーマルトランスファヘッド6aによって券の印字面
に必要なデータが印字される。しかして、券は発行口4
から排出されるものとなっている。
イタ、6は同じく上記搬送ライン3上に設けられサーマ
ルトランスファヘッド6a、 インクリボン6b、
リボン送りモータ6cを備えたサーマルヘッドプリンタ
である。しかして、ストッカ1または2に収納された券
は、モータ7または8によって1枚ずつ取出され、モー
タ9および10によって駆動している搬送ライン3に沿
って搬送される。そして、先ず磁気カードリーダ・ライ
タ5に搬入し、ライトヘッド5aによって券の磁性面に
必要なデータが磁気記録され、リードヘッド5bによっ
て磁気記録データのリードベリファイチエツクが行なわ
れる。次いで、券はサーマルヘッドプリンタ6に搬入し
、サーマルトランスファヘッド6aによって券の印字面
に必要なデータが印字される。しかして、券は発行口4
から排出されるものとなっている。
第2図はこの実施例の券発行機の概略的な制御ブロック
図であって、制御部本体としてのメインプロセッサ11
は、磁気カードリーダ・ライタ5およびサーマルヘッド
プリンタ6を制御する負荷プロセッサ12と、各モータ
7.8,9.10のほか図示しないソレノイド、センサ
などのメカニカル機構部13を制御する負荷プロセッサ
14とを統括的に制御する。そして、本発明のデータ処
理方式は第2図中−軽鎖線で囲まれたシステム15に適
用されている。
図であって、制御部本体としてのメインプロセッサ11
は、磁気カードリーダ・ライタ5およびサーマルヘッド
プリンタ6を制御する負荷プロセッサ12と、各モータ
7.8,9.10のほか図示しないソレノイド、センサ
などのメカニカル機構部13を制御する負荷プロセッサ
14とを統括的に制御する。そして、本発明のデータ処
理方式は第2図中−軽鎖線で囲まれたシステム15に適
用されている。
第3図は上記システム15の詳細な制御ブロック図であ
って、図中21は磁気カードリーダ・ライタ5に対する
データストア用のメモリ、22はサーマルヘッドプリン
タ6に対するデータストア用のメモリ、23はメインプ
ロセッサ11と負荷プロセッサ12との間に介在された
ストローブ双方向性バス、24はバスドライバ群、25
は上記バスドライバ群24に対するC3(チップ・セレ
クト)信号を出力するメモリセレクタである。上記バス
ドライバ群24は8個のバスドライバD1〜D8からな
り、そのうちバスドライバDI。
って、図中21は磁気カードリーダ・ライタ5に対する
データストア用のメモリ、22はサーマルヘッドプリン
タ6に対するデータストア用のメモリ、23はメインプ
ロセッサ11と負荷プロセッサ12との間に介在された
ストローブ双方向性バス、24はバスドライバ群、25
は上記バスドライバ群24に対するC3(チップ・セレ
クト)信号を出力するメモリセレクタである。上記バス
ドライバ群24は8個のバスドライバD1〜D8からな
り、そのうちバスドライバDI。
D3.D5.D7は3ステートタイプの双方向性バスド
ライバであり、D2.D4.D6.D8は3ステートタ
イプの単方向性バスドライバである。
ライバであり、D2.D4.D6.D8は3ステートタ
イプの単方向性バスドライバである。
そして、メインプロセッサ11において、データバス2
6は双方向性バス23とバスドライバD1およびD5に
接続されており、アドレスバス27と制御バス28はバ
スドライバD2およびD6に接続されている。また、制
御バス29は双方向性バス23に接続されており、ボー
トPからのデータバス30はメモリセレクタ25に接続
されている。
6は双方向性バス23とバスドライバD1およびD5に
接続されており、アドレスバス27と制御バス28はバ
スドライバD2およびD6に接続されている。また、制
御バス29は双方向性バス23に接続されており、ボー
トPからのデータバス30はメモリセレクタ25に接続
されている。
また、負荷プロセッサ12において、データバス31は
双方向性バス23とバスドライバD3およびD7と磁気
カードリーダ・ライタ5とサーマルヘッドプリンタ6に
接続されており、アドレスバス32と制御バス33はバ
スドライバD4およびD8に接続されている。また、制
御バス34は磁気カードリーダ・ライタ5に接続されて
おり、制御バス35はサーマルヘッドプリンタ6に接続
されており、制御バス36は双方向性バス23に接続さ
れている。
双方向性バス23とバスドライバD3およびD7と磁気
カードリーダ・ライタ5とサーマルヘッドプリンタ6に
接続されており、アドレスバス32と制御バス33はバ
スドライバD4およびD8に接続されている。また、制
御バス34は磁気カードリーダ・ライタ5に接続されて
おり、制御バス35はサーマルヘッドプリンタ6に接続
されており、制御バス36は双方向性バス23に接続さ
れている。
一方、カードリーダ・ライタ用メモリ21において、デ
ータバス37はバスドライバD1およびD3に接続され
、アドレスバス38と制御バス3つはバスドライバD2
およびD4に接続されている。
ータバス37はバスドライバD1およびD3に接続され
、アドレスバス38と制御バス3つはバスドライバD2
およびD4に接続されている。
また、サーマルヘッドプリンタ用メモリ22において、
データバス40はバスドライバD5およびD7に接続さ
れ、アドレスバス41と制御バス42はバスドライバD
6およびD8に接続されている。
データバス40はバスドライバD5およびD7に接続さ
れ、アドレスバス41と制御バス42はバスドライバD
6およびD8に接続されている。
また、メモリセレクタ25において、信号C8Oの信号
線43はバスドライバD1およびD2のC8端子に接続
されており、信号C81の信号線44はバスドライバD
3およびD4のC8端子に接続されており、信号C32
の信号線45はバスドライバD5およびD6のC8端子
に接続されており、信号C33の信号線46はバスドラ
イバD7およびD8のC8端子に接続されている。
線43はバスドライバD1およびD2のC8端子に接続
されており、信号C81の信号線44はバスドライバD
3およびD4のC8端子に接続されており、信号C32
の信号線45はバスドライバD5およびD6のC8端子
に接続されており、信号C33の信号線46はバスドラ
イバD7およびD8のC8端子に接続されている。
しかして、メインプロセッサ11に対して券の発行に必
要なデータが入力され、券の発行開始が指令されると、
メインプロセッサ11は第4図の流れ図に示される処理
を実行するようにプログラム制御されている。すなわち
、ST(ステップ)1として制御バス29を介して双方
向性バス23の方向性を制御し、パスライン26.パス
ライン31を介して負荷プロセッサ12に初期化用のス
テータスデータを送信する。負荷プロセッサ12におい
ては所定の初期化処理が完了すると制御バス36を介し
て双方向性バス23の方向性を制御し、パスライン31
.パスライン26を介してレディ応答を返信するので、
Sr1にて負荷プロセッサ12よりレディ応答を受信す
ると、Sr1としてポートPよりデータバス30を介し
てメモリセレクタ25をデコードして信号C8Oをオン
(イネーブル)、CSI、CS2をオフ(ディセーブル
)とする。C33についてはオン/オフのどちらでもよ
い。そうすると信号線43上の信号C8Oがローレベル
となってバスドライバDI。
要なデータが入力され、券の発行開始が指令されると、
メインプロセッサ11は第4図の流れ図に示される処理
を実行するようにプログラム制御されている。すなわち
、ST(ステップ)1として制御バス29を介して双方
向性バス23の方向性を制御し、パスライン26.パス
ライン31を介して負荷プロセッサ12に初期化用のス
テータスデータを送信する。負荷プロセッサ12におい
ては所定の初期化処理が完了すると制御バス36を介し
て双方向性バス23の方向性を制御し、パスライン31
.パスライン26を介してレディ応答を返信するので、
Sr1にて負荷プロセッサ12よりレディ応答を受信す
ると、Sr1としてポートPよりデータバス30を介し
てメモリセレクタ25をデコードして信号C8Oをオン
(イネーブル)、CSI、CS2をオフ(ディセーブル
)とする。C33についてはオン/オフのどちらでもよ
い。そうすると信号線43上の信号C8Oがローレベル
となってバスドライバDI。
D2が有効となり、メインプロセッサ11のデータバス
26.アドレスバス27および制御 ハス28がそれぞ
れカードリーダ・ライタ用メモリ21のデータバス37
.アドレスバス38および制御バス39と接続されてメ
インプロセッサ11によりカードリーダ・ライタ用メモ
リ21のアクセスが可能となる。そこで、メインプロセ
ッサ11はSr1として磁気カードリーダ・ライタ5を
動作させるためのデータ処理のうち前もって処理可能な
データ処理を実行し、Sr1としてその処理結果をメモ
リ21に格納する。
26.アドレスバス27および制御 ハス28がそれぞ
れカードリーダ・ライタ用メモリ21のデータバス37
.アドレスバス38および制御バス39と接続されてメ
インプロセッサ11によりカードリーダ・ライタ用メモ
リ21のアクセスが可能となる。そこで、メインプロセ
ッサ11はSr1として磁気カードリーダ・ライタ5を
動作させるためのデータ処理のうち前もって処理可能な
データ処理を実行し、Sr1としてその処理結果をメモ
リ21に格納する。
次に、Sr6としてボートPよりデータバス30を介し
てメモリセレクター25をデコードして信号C5Iをオ
ン、他の信号C3O,C52゜C53をすべてオフとす
る。この場合、信号線44上の信号C3Iのみがローレ
ベルとなってバスドライバD3.D4が有効となり、負
荷プロセッサ12のデータバス31.アドレスバス32
および制御バス33がそれぞれカードリーダ・ライタ用
メモリ21のデータバス37.アドレスバス38および
制御バス39と接続されて負荷プロセッサ12によりカ
ードリーダ・ライタ用メモリ21のアクセスが可能とな
る。そこで、メインプロセッサ11はSr1として制御
バス29を介して双方向性バス23の方向性を制御し、
パスライン26.パスライン31を介して負荷プロセッ
サ12に信号C3Iをオンしたこと、および磁気カード
リーダライタ5に対する処理データをカードリーダ・ラ
イタ用メモリ21に格納したことを示すステータスデー
タを送信し、負荷プロセッサ12に対して磁気カードリ
ーダ・ライタ5の制御を促す。
てメモリセレクター25をデコードして信号C5Iをオ
ン、他の信号C3O,C52゜C53をすべてオフとす
る。この場合、信号線44上の信号C3Iのみがローレ
ベルとなってバスドライバD3.D4が有効となり、負
荷プロセッサ12のデータバス31.アドレスバス32
および制御バス33がそれぞれカードリーダ・ライタ用
メモリ21のデータバス37.アドレスバス38および
制御バス39と接続されて負荷プロセッサ12によりカ
ードリーダ・ライタ用メモリ21のアクセスが可能とな
る。そこで、メインプロセッサ11はSr1として制御
バス29を介して双方向性バス23の方向性を制御し、
パスライン26.パスライン31を介して負荷プロセッ
サ12に信号C3Iをオンしたこと、および磁気カード
リーダライタ5に対する処理データをカードリーダ・ラ
イタ用メモリ21に格納したことを示すステータスデー
タを送信し、負荷プロセッサ12に対して磁気カードリ
ーダ・ライタ5の制御を促す。
また、このときメインプロセッサ11はSr1としてポ
ートPよりデータバス30を介してメモリセレクタ25
をデコードして信号C32をオンとする。そうすると信
号線45上の信号C82がローレベルとなってバスドラ
イバD5.D6が有効となり、メインプロセッサ11の
データバス26、アドレスバス27および制御バス28
がそれぞれサーマルヘッドプリンタ用メモリ22のデー
タバス40.アドレスバス41および制御バス42と接
続されてメインプロセッサ11によりサーマルヘッドプ
リンタ用メモリ22のアクセスが可能となる。そこで、
メインプロセッサ11はSr9としてサーマルヘッドプ
リンタ6を動作させるためのデータ処理のうち前もって
処理可能なデータ処理を実行し、5TIOにて負荷プロ
セッサ12よりパスライン31.26を介して磁気カー
ドリーダ・ライタ5の処理完了応答を受信したならば、
5T11としてその処理結果をメモリ22に格納する。
ートPよりデータバス30を介してメモリセレクタ25
をデコードして信号C32をオンとする。そうすると信
号線45上の信号C82がローレベルとなってバスドラ
イバD5.D6が有効となり、メインプロセッサ11の
データバス26、アドレスバス27および制御バス28
がそれぞれサーマルヘッドプリンタ用メモリ22のデー
タバス40.アドレスバス41および制御バス42と接
続されてメインプロセッサ11によりサーマルヘッドプ
リンタ用メモリ22のアクセスが可能となる。そこで、
メインプロセッサ11はSr9としてサーマルヘッドプ
リンタ6を動作させるためのデータ処理のうち前もって
処理可能なデータ処理を実行し、5TIOにて負荷プロ
セッサ12よりパスライン31.26を介して磁気カー
ドリーダ・ライタ5の処理完了応答を受信したならば、
5T11としてその処理結果をメモリ22に格納する。
次に、5T12としてボートPよりデータバス30を介
してメモリセレクタ25をデコードして信号CS3をオ
ン、他の信号CSO,C5I。
してメモリセレクタ25をデコードして信号CS3をオ
ン、他の信号CSO,C5I。
C52をすべてオフとする。この場合、信号線46上の
信号C32のみがローレベルとなってバスドライバD7
.D8が有効となり、負荷プロセッサ12のデータバス
31.アドレスバス32および制御バス33がそれぞれ
サーマルヘッドプリンタ用メモリ22のデータバス40
.アドレスバス41および制御バス42と接続されて負
荷プロセッサ12によりサーマルヘッドプリンタ用メモ
リ22のアクセスが可能となる。そこで、メインプロセ
ッサ11は5T13として制御バス29を介して双方向
性バス23の方向性を制御し、パスライン26.パスラ
イン31を介して負荷プロセッサ12に信号C33をオ
ンしたこと、およびサーマルヘッドプリンタ6に対する
処理データをサーマルヘッドプリンタ用メモリ22に格
納したことを示すステータスデータを送信し、負荷ブロ
セッサ12に対してサーマルヘッドプリンタ6の制御を
促す。
信号C32のみがローレベルとなってバスドライバD7
.D8が有効となり、負荷プロセッサ12のデータバス
31.アドレスバス32および制御バス33がそれぞれ
サーマルヘッドプリンタ用メモリ22のデータバス40
.アドレスバス41および制御バス42と接続されて負
荷プロセッサ12によりサーマルヘッドプリンタ用メモ
リ22のアクセスが可能となる。そこで、メインプロセ
ッサ11は5T13として制御バス29を介して双方向
性バス23の方向性を制御し、パスライン26.パスラ
イン31を介して負荷プロセッサ12に信号C33をオ
ンしたこと、およびサーマルヘッドプリンタ6に対する
処理データをサーマルヘッドプリンタ用メモリ22に格
納したことを示すステータスデータを送信し、負荷ブロ
セッサ12に対してサーマルヘッドプリンタ6の制御を
促す。
ここで、券の発行枚数が1枚ならばこの処理を終了する
が、2枚以上の場合には5TL4として前記ST3と同
様にして信号C8Oをオンとし、メインプロセッサ11
によりカードリーダ・ライタ用メモリ21のアクセスを
可能にして、5T15として磁気カードリーダ・ライタ
5を動作させるためのデータ処理のうち前もって処理可
能なデータ処理を実行する。そして、S、TL6にて負
荷プロセッサ12よりパスライン31.26を介してサ
ーマルヘッドプリンタ6の処理完了応答を受信したなら
ばSr1に戻り、磁気カードリーダ・ライタ5に対する
データ処理結果をメモリ21に格納する。以後、同様の
処理を発行枚数骨だけ繰返す。
が、2枚以上の場合には5TL4として前記ST3と同
様にして信号C8Oをオンとし、メインプロセッサ11
によりカードリーダ・ライタ用メモリ21のアクセスを
可能にして、5T15として磁気カードリーダ・ライタ
5を動作させるためのデータ処理のうち前もって処理可
能なデータ処理を実行する。そして、S、TL6にて負
荷プロセッサ12よりパスライン31.26を介してサ
ーマルヘッドプリンタ6の処理完了応答を受信したなら
ばSr1に戻り、磁気カードリーダ・ライタ5に対する
データ処理結果をメモリ21に格納する。以後、同様の
処理を発行枚数骨だけ繰返す。
一方、メインプロセッサ11からの各種ステータスデー
タを受信する負荷プロセッサ12は、第5図の流れ図に
示される処理を実行するようにプログラム制御されてい
る。すなわち、5T21としてステータスデータを受信
するとその種類を識別する。そして、5T22として受
信ステータスデータか信号C5Iがオンとなった旨のデ
ータであるとバスドライバD3.D4がともに有効状態
になっていることを確認した後、カードリーダ・ライタ
用メモリ21に格納されている処理データを読出し、さ
らにデータ処理が必要ならば必要なデータ処理を行なっ
てその処理データに基いてデータバス31および制御バ
ス34を介して磁気カードリーダ・ライタ5の動作を制
御する。そして、制御動作が完了したならば制御バス3
6を介して双方向性バス23の方向性を制御し、パスラ
イン31、パスライン26を介して制御完了応答を返信
する。
タを受信する負荷プロセッサ12は、第5図の流れ図に
示される処理を実行するようにプログラム制御されてい
る。すなわち、5T21としてステータスデータを受信
するとその種類を識別する。そして、5T22として受
信ステータスデータか信号C5Iがオンとなった旨のデ
ータであるとバスドライバD3.D4がともに有効状態
になっていることを確認した後、カードリーダ・ライタ
用メモリ21に格納されている処理データを読出し、さ
らにデータ処理が必要ならば必要なデータ処理を行なっ
てその処理データに基いてデータバス31および制御バ
ス34を介して磁気カードリーダ・ライタ5の動作を制
御する。そして、制御動作が完了したならば制御バス3
6を介して双方向性バス23の方向性を制御し、パスラ
イン31、パスライン26を介して制御完了応答を返信
する。
一方、受信ステータスデータが信号C81がオンとなっ
た旨のデータではなく、5T23として信号C53がオ
ンとなった旨のデータであるとバスドライバD7.D8
がともに有効状態になっていることを確認した後、サー
マルヘッドプリンタ用メモリ22に格納されている処理
データを読出し、さらにデータ処理が必要ならば必要な
データ処理を行なってその処理データに基いてデータバ
ス31および制御バス35を介してサーマルヘッドプリ
ンタ6の動作を制御する。そして、制御動作が完了した
ならば制御バス36を介して双方向性バス23の方向性
を制御し、パスライン31.パスライン26を介して制
御完了応答を返信する。
た旨のデータではなく、5T23として信号C53がオ
ンとなった旨のデータであるとバスドライバD7.D8
がともに有効状態になっていることを確認した後、サー
マルヘッドプリンタ用メモリ22に格納されている処理
データを読出し、さらにデータ処理が必要ならば必要な
データ処理を行なってその処理データに基いてデータバ
ス31および制御バス35を介してサーマルヘッドプリ
ンタ6の動作を制御する。そして、制御動作が完了した
ならば制御バス36を介して双方向性バス23の方向性
を制御し、パスライン31.パスライン26を介して制
御完了応答を返信する。
このような構成の券発行機においては、ストッカ1また
は2に収納されていた1枚の券は搬送ライン3を通じて
先ず磁気カードリーダ・ライタ5へ搬入されて磁性面に
必要データの磁気記録が行なわれ、次いで、サーマルヘ
ッドプリンタ6に搬入されて印字面に必要データの印字
記録が行なわれた後、発行口4から排出される。すなわ
ち1枚の券発行に際し、始めに磁気カードリーダ・ライ
タ5による磁気記録動作が行なわれ、動作完了後、続い
てサーマルヘッドプリンタ6による印字記録動作が行な
われるので、磁気カードリーダ・ライタ5とサーマルヘ
ッドプリンタ6とは決して同時に動作することはなく、
メインプロセッサ11によって統括的な制御を行なうこ
とにより1個の負荷プロセッサ12によって磁気カード
リーダ・ライタ5とサーマルヘッドプリンタ6の動作制
御が可能である。
は2に収納されていた1枚の券は搬送ライン3を通じて
先ず磁気カードリーダ・ライタ5へ搬入されて磁性面に
必要データの磁気記録が行なわれ、次いで、サーマルヘ
ッドプリンタ6に搬入されて印字面に必要データの印字
記録が行なわれた後、発行口4から排出される。すなわ
ち1枚の券発行に際し、始めに磁気カードリーダ・ライ
タ5による磁気記録動作が行なわれ、動作完了後、続い
てサーマルヘッドプリンタ6による印字記録動作が行な
われるので、磁気カードリーダ・ライタ5とサーマルヘ
ッドプリンタ6とは決して同時に動作することはなく、
メインプロセッサ11によって統括的な制御を行なうこ
とにより1個の負荷プロセッサ12によって磁気カード
リーダ・ライタ5とサーマルヘッドプリンタ6の動作制
御が可能である。
そこで本実施例においては、第3図から明らがなように
、メインプロセッサ11および負荷プロセッサ12がと
もに両メモリ21.22をアクセスできるようにし、か
つ両メモリ21.22を同時にアクセスされるのを禁止
している。すなわち、例えば両プロセッサ1.1.12
で両メモリ21゜22を同時にアクセスするとメインプ
ロセッサ11のデータバス26.アドレスバス27およ
び制御バス28と負荷プロセッサ12側のデータバス3
1.アドレスバス32および制御バス33との同一信号
どうしが互いに衝突し合うので、これを防止するために
各データバス26.31には双方向性バスドライバDI
、D3.D5.D7を、各アドレスバス27,32およ
び制御バス28゜33には単方向性バスドライバD2.
D4.D6D8をそれぞれ介在し、メモリセレクタ25
がらの各信号C3O,C31,C32C331:よ。
、メインプロセッサ11および負荷プロセッサ12がと
もに両メモリ21.22をアクセスできるようにし、か
つ両メモリ21.22を同時にアクセスされるのを禁止
している。すなわち、例えば両プロセッサ1.1.12
で両メモリ21゜22を同時にアクセスするとメインプ
ロセッサ11のデータバス26.アドレスバス27およ
び制御バス28と負荷プロセッサ12側のデータバス3
1.アドレスバス32および制御バス33との同一信号
どうしが互いに衝突し合うので、これを防止するために
各データバス26.31には双方向性バスドライバDI
、D3.D5.D7を、各アドレスバス27,32およ
び制御バス28゜33には単方向性バスドライバD2.
D4.D6D8をそれぞれ介在し、メモリセレクタ25
がらの各信号C3O,C31,C32C331:よ。
てそれぞれ対応したメモリ21.22の選択を可能とし
ている。
ている。
そして、先ずメインプロセッサ11は信号C8Oをオン
してバスドライバDI、D2を有効とすることによりカ
ードリーダ・ライタ用メモリ21をメインプロセッサ1
1でアクセス可能とし、この状態で負荷プロセッサ12
が磁気カードリーダ・ライタ5を動作させるためのデー
タ処理のうちメインプロセッサ11にて前もって処理可
能なデータ処理を実行し、その処理結果を上記メモリ2
1に格納しておく。続いて、信号C81のみをオンして
バスドライバD3.D4を有効とすることによりカード
リーダ・ライタ用メモリ21を負荷プロセッサ12がア
クセス可能とし、負荷プロセッサ12はメインプロセッ
サ11の制御に基いて上記メモリ21から処理データを
読出し、この処理データに基いて磁気カードリーダ・ラ
イタ5の動作を制御する。このとき、メインプロセッサ
11は信号C32をオンしてバスドライバD5゜D6を
有効とすることによりサーマルヘッドプリンタ用メモリ
22をメインブロセ・ノサ11でアクセス可能とし、こ
の状態で負荷プロセッサ12がサーマルヘッドプリンタ
6を動作させるためのデータ処理のうちメインプロセッ
サ11にて前もって処理可能なデータ処理を実行し、そ
の処理結果を上記メモリ22に格納しておく。そして、
磁気カードリーダ・ライタ5の動作が完了したならば、
信号CS3のみをオンしてバスドライバD7゜D8を有
効とすることによりサーマルヘッドプリンタ用メモリ2
2を負荷プロセッサ12がアクセス可能とし、負荷プロ
セッサ12はメインプロセッサ11の制御に基いて上記
メモリ22から処理データを読出し、この処理データに
基いてサーマルヘッドプリンタ6の動作を制御する。
してバスドライバDI、D2を有効とすることによりカ
ードリーダ・ライタ用メモリ21をメインプロセッサ1
1でアクセス可能とし、この状態で負荷プロセッサ12
が磁気カードリーダ・ライタ5を動作させるためのデー
タ処理のうちメインプロセッサ11にて前もって処理可
能なデータ処理を実行し、その処理結果を上記メモリ2
1に格納しておく。続いて、信号C81のみをオンして
バスドライバD3.D4を有効とすることによりカード
リーダ・ライタ用メモリ21を負荷プロセッサ12がア
クセス可能とし、負荷プロセッサ12はメインプロセッ
サ11の制御に基いて上記メモリ21から処理データを
読出し、この処理データに基いて磁気カードリーダ・ラ
イタ5の動作を制御する。このとき、メインプロセッサ
11は信号C32をオンしてバスドライバD5゜D6を
有効とすることによりサーマルヘッドプリンタ用メモリ
22をメインブロセ・ノサ11でアクセス可能とし、こ
の状態で負荷プロセッサ12がサーマルヘッドプリンタ
6を動作させるためのデータ処理のうちメインプロセッ
サ11にて前もって処理可能なデータ処理を実行し、そ
の処理結果を上記メモリ22に格納しておく。そして、
磁気カードリーダ・ライタ5の動作が完了したならば、
信号CS3のみをオンしてバスドライバD7゜D8を有
効とすることによりサーマルヘッドプリンタ用メモリ2
2を負荷プロセッサ12がアクセス可能とし、負荷プロ
セッサ12はメインプロセッサ11の制御に基いて上記
メモリ22から処理データを読出し、この処理データに
基いてサーマルヘッドプリンタ6の動作を制御する。
このように本実施例によれば、負荷プロセッサ12が次
段の負荷(磁気カードリーダ・ライタ5あるいはサーマ
ルヘッドプリンタ6)の動作を制御する上で必要なデー
タ処理の少なくとも一部をメインプロセッサ11が処理
してその処理データを負荷に対応するメモリ21.22
に格納し、負荷プロセッサ12はメインプロセッサ11
の制御により上記メモリ21.22内の処理データに基
いて各負荷の動作を制御するようにしたので、メインプ
ロセッサ11におけるデータ処理を負荷プロセッサ12
の制御動作に対して前もって行なうことができる上、負
荷プロセッサ12でのデータ処理が簡素化される。この
結果、全体の処理時間を短縮でき、機器の高速化をはか
り得る。
段の負荷(磁気カードリーダ・ライタ5あるいはサーマ
ルヘッドプリンタ6)の動作を制御する上で必要なデー
タ処理の少なくとも一部をメインプロセッサ11が処理
してその処理データを負荷に対応するメモリ21.22
に格納し、負荷プロセッサ12はメインプロセッサ11
の制御により上記メモリ21.22内の処理データに基
いて各負荷の動作を制御するようにしたので、メインプ
ロセッサ11におけるデータ処理を負荷プロセッサ12
の制御動作に対して前もって行なうことができる上、負
荷プロセッサ12でのデータ処理が簡素化される。この
結果、全体の処理時間を短縮でき、機器の高速化をはか
り得る。
また、本実施例では1個の負荷プロセッサ12により2
個の負荷すなわち磁気カードリーダ・ライタ5とサーマ
ルヘッドプリンタ6の動作を制御しているため、従来の
ように各負荷に対応してそれぞれ負荷プロセッサが必要
であったシステムよりも構成が簡単となるうえ低コスト
で実現できる。
個の負荷すなわち磁気カードリーダ・ライタ5とサーマ
ルヘッドプリンタ6の動作を制御しているため、従来の
ように各負荷に対応してそれぞれ負荷プロセッサが必要
であったシステムよりも構成が簡単となるうえ低コスト
で実現できる。
しかも、負荷プロセッサ12の運転休止時間が少ないの
で運転効率が高いものとなる。
で運転効率が高いものとなる。
なお、本発明は複数の負荷に対してそれぞれ負荷プロセ
ッサを備えたシステムに対しても適用できるのは勿論で
ある。また、負荷の数は2個に限定されず3個以上であ
ってもよく、この場合1台の負荷プロセッサが全ての負
荷を制御するシステムであっても、また複数台の負荷プ
ロセッサが任意の負荷を制御するシステムであっても本
発明の適用は可能である。
ッサを備えたシステムに対しても適用できるのは勿論で
ある。また、負荷の数は2個に限定されず3個以上であ
ってもよく、この場合1台の負荷プロセッサが全ての負
荷を制御するシステムであっても、また複数台の負荷プ
ロセッサが任意の負荷を制御するシステムであっても本
発明の適用は可能である。
[発明の効果]
以上詳述したように、本発明によれば、負荷プロセッサ
が1つの負荷を制御している間にメインプロセッサが次
の負荷に対する出力データ処理を行なうことができ、負
荷プロセッサにおけるデータ処理動作を簡素化して全体
の処理時間短縮をはかり得、処理の高速化を可能にした
データ処理方式を提供できる。
が1つの負荷を制御している間にメインプロセッサが次
の負荷に対する出力データ処理を行なうことができ、負
荷プロセッサにおけるデータ処理動作を簡素化して全体
の処理時間短縮をはかり得、処理の高速化を可能にした
データ処理方式を提供できる。
図は本発明を券発行機に適用した一実施例を示す図であ
って、第1図は概略的な構造図、第2図は概略的な制御
ブロック図、第3図は本発明に係わる主要部の詳細な制
御ブロック図、第4図はメインプロセッサの処理動作を
示す流れ図、第5図は負荷プロセッサの処理動作を示す
流れ図である。 3・・・搬送ライン、5・・・磁気カードリーダ・ライ
タ、6・・・サーマルヘッドプリンタ、11・・・メイ
ンプロセッサ、12・・・負荷プロセッサ、21・・・
カードリーダ・ライタ用メモリ、22・・・サーマルヘ
ッドプリンタ用メモリ。
って、第1図は概略的な構造図、第2図は概略的な制御
ブロック図、第3図は本発明に係わる主要部の詳細な制
御ブロック図、第4図はメインプロセッサの処理動作を
示す流れ図、第5図は負荷プロセッサの処理動作を示す
流れ図である。 3・・・搬送ライン、5・・・磁気カードリーダ・ライ
タ、6・・・サーマルヘッドプリンタ、11・・・メイ
ンプロセッサ、12・・・負荷プロセッサ、21・・・
カードリーダ・ライタ用メモリ、22・・・サーマルヘ
ッドプリンタ用メモリ。
Claims (1)
- 複数の負荷と、これらの負荷の駆動を制御する1または
複数の負荷プロセッサと、この1または複数の負荷プロ
セッサを制御するメインプロセッサとからなり、前記メ
インプロセッサは先ず任意の負荷に対するデータ処理を
行なってメモリに格納し、続いて負荷プロセッサは前記
メインプロセッサに制御されて前記メモリ内の処理デー
タに基いて前記任意の負荷を制御するとともに、前記メ
インプロセッサは次に駆動される別の負荷に対するデー
タ処理を行なってメモリに格納し、続いて前記負荷プロ
セッサは前記メインプロセッサに制御されて前記メモリ
内の処理データに基いて前記別の負荷を制御することを
特徴とするデータ処理方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27260388A JPH02118869A (ja) | 1988-10-28 | 1988-10-28 | データ処理方式 |
EP19890120026 EP0366148B2 (en) | 1988-10-28 | 1989-10-27 | Card issuing apparatus |
DE1989622573 DE68922573T3 (de) | 1988-10-28 | 1989-10-27 | Kartenausgabevorrichtung. |
US07/836,153 US5229586A (en) | 1988-10-28 | 1992-02-13 | Card issuing apparatus having sequential processing units |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27260388A JPH02118869A (ja) | 1988-10-28 | 1988-10-28 | データ処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02118869A true JPH02118869A (ja) | 1990-05-07 |
Family
ID=17516229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27260388A Pending JPH02118869A (ja) | 1988-10-28 | 1988-10-28 | データ処理方式 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0366148B2 (ja) |
JP (1) | JPH02118869A (ja) |
DE (1) | DE68922573T3 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2716284B1 (fr) * | 1994-02-17 | 1996-06-07 | Schlumberger Ind Sa | Dispositif de délivrance de titre pour une machine d'élaboration et de délivrance de titres. |
FR2716283B1 (fr) * | 1994-02-17 | 1996-06-07 | Schlumberger Ind Sa | Dispositif de délivrance de titre pour une machine d'élaboration et de délivrance de titre. |
FR2716285B1 (fr) * | 1994-02-17 | 1997-08-01 | Schlumberger Ind Sa | Dispositif de délivrance de titre pour une machine d'élaboration et de délivrance de titres. |
GR1002647B (el) * | 1996-03-29 | 1997-03-17 | ��������� ������������ ��� ������������-���������� �.�.. | Συστημα ελεγχου επιβατων ακτοπλοιας. |
US5889941A (en) | 1996-04-15 | 1999-03-30 | Ubiq Inc. | System and apparatus for smart card personalization |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6292050A (ja) * | 1985-10-18 | 1987-04-27 | Canon Inc | 入出力制御装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4381705A (en) * | 1980-12-01 | 1983-05-03 | Cubic Western Data | Modularized ticket handling system for use in automatic ticket preparation system |
US4560293A (en) * | 1983-10-14 | 1985-12-24 | Check Technology Corporation | Document printing method and apparatus |
JPS60128592A (ja) * | 1983-12-16 | 1985-07-09 | グローリー工業株式会社 | 小切手カ−ドによる小切手流通システム及び小切手カ−ド発行装置 |
US4716799A (en) * | 1986-08-12 | 1988-01-05 | Syntech International, Inc. | Ticket dispensing machine and method |
JPH0782556B2 (ja) * | 1986-11-28 | 1995-09-06 | 株式会社テック | 券発行機 |
-
1988
- 1988-10-28 JP JP27260388A patent/JPH02118869A/ja active Pending
-
1989
- 1989-10-27 DE DE1989622573 patent/DE68922573T3/de not_active Expired - Fee Related
- 1989-10-27 EP EP19890120026 patent/EP0366148B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6292050A (ja) * | 1985-10-18 | 1987-04-27 | Canon Inc | 入出力制御装置 |
Also Published As
Publication number | Publication date |
---|---|
DE68922573D1 (de) | 1995-06-14 |
EP0366148B1 (en) | 1995-05-10 |
EP0366148B2 (en) | 1999-07-14 |
EP0366148A2 (en) | 1990-05-02 |
DE68922573T2 (de) | 1996-02-08 |
EP0366148A3 (en) | 1990-07-25 |
DE68922573T3 (de) | 1999-11-04 |
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