JPH02117244A - Data transmission control equipment - Google Patents

Abstract

PURPOSE:To rapidly recover synchronism with a host by setting a reception transfer synchronizing signal synchronizing with the transfer of the first byte of the next reception packet when the synchronism with the host is lost at the time of transferring reception. CONSTITUTION:When a reception transfer processing is started, transmission control equipment 10 confirms the reset state of an input buffer full signal (IBF) 7. When data te be transferred shows the first byte, the data of one bit is outputted by setting a reversal synchronizing signal, the inverse of RSYN 9. When the equipment 10 outputs an inverted write control signal, the inverse of WR 6, the IBF of a parallel input/output device 11 is set, and is detected by the host 12, then, an inverted readout control signal, the inverse of RD is outputted, and the data in the device 11 is fetched. The inverse of RD is reset when fetch is completed, and the IBF of the device 11 is reset. As a result, the inverse of RSYN 9 of the equipment 10 is reset, and the transmission of the first byte and after is performed. Therefore, the host 12 can take the synchronism with the data inputted during the synchronizing signal 9 is reset as one byte of the packet.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ伝送制御装置に係り、特にパケット受
信転送時に転送の中断が発生した場合の情報処理装置（
以下ホストという）側の処理を考慮したデータ伝送制御
装置に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a data transmission control device, and particularly to an information processing device (
The present invention relates to a data transmission control device that takes into consideration processing on the host side (hereinafter referred to as a host).

［従来の技術］ 第４図は例えばｒＫＥＣ−ＨＢＳ　　Ｖｌ、１ベースバ
ンド伝送制御ＬＳＩＪ（社団法人　関西電子工業進行セ
ンターＨＢＳ研究会　昭和５９年３月１日）に示された
従来のデータ伝送制御装置を用いたシステム構成を示す
ブロック図である。[Prior art] Figure 4 shows, for example, a conventional data transmission control device shown in rKEC-HBS Vl, 1 baseband transmission control LSIJ (Kansai Electronic Industry Progress Center HBS Study Group, March 1, 1980). 1 is a block diagram showing a system configuration using the .

図において（ｌＯ）は伝送制御装置（以下ＴＣと略記す
る）、（１１）は並列入出力装置（以下ＰＩＯと略記す
る）、（１２）はホスト、（１３）は伝送ライン、（１
４）はトランシーバ、〈１）はホスト（１２）から伝送
ライン（１３）へ送出するデータ（ビットシリアルの形
になっている）ＴＸを送出する送信端子、（２）は伝送
ライン（１３）からホスト（１２）へ入力するデータ（
ビットシリアルの形になっている）ＲＸを入力する受信
端子、（３）はデータの入出力を行う双方向データポー
ト、（４）は読み出し制御信号（以下ＲＤと略記する）
の入力端子、（５〉は出力バッファフル信号（以下ＯＢ
Ｆと略記する）の入力端子、（６）は書き込み制御信号
（以下ｗ　Ｒと略記する）の出力端子、（７）は入力バ
ッファフル信号（以下ＩＢＦと略記する）の入力端子、
（８）は自己アドレス（送信元アドレス）（以下ＳＡと
略記する）の設定端子である。In the figure, (lO) is a transmission control device (hereinafter abbreviated as TC), (11) is a parallel input/output device (hereinafter abbreviated as PIO), (12) is a host, (13) is a transmission line, and (11) is a parallel input/output device (hereinafter abbreviated as PIO).
4) is a transceiver, <1) is a transmission terminal that sends data (in the form of bit serial) TX from the host (12) to the transmission line (13), and (2) is the transmission terminal from the transmission line (13). Data to be input to the host (12) (
(3) is a bidirectional data port that inputs and outputs data, (4) is a read control signal (hereinafter abbreviated as RD).
input terminal, (5> is the output buffer full signal (hereinafter OB
(6) is an output terminal for a write control signal (hereinafter abbreviated as wR), (7) is an input terminal for an input buffer full signal (hereinafter abbreviated as IBF),
(8) is a setting terminal for the self address (sender address) (hereinafter abbreviated as SA).

第５図は伝送ライン（１３）上に伝送される信号のフォ
ーマットを示すフォーマット図で、ＳＡは送信元アドレ
ス、ＤＡは送信先（宛先）アドレス、ＣＷは制御コード
、ＢＣはデータ長を示すバイトカウント、Ｄ１〜Ｄｎは
各データて゛、１データが１バイトである場合はＢＣは
ｒｌを示す。ＦＣＣはパケット単位での誤りチエツクの
ためのフレームチエツクコードである。Figure 5 is a format diagram showing the format of the signal transmitted on the transmission line (13), where SA is the source address, DA is the destination address, CW is the control code, and BC is the byte indicating the data length. The count and D1 to Dn are each data. When one data is one byte, BC indicates rl. FCC is a frame check code for checking errors in packet units.

次に動作について説明する。第６図はホスト（１２）が
出′力したデータをＴＣ（１０）が入力する場合の手順
を示すタイミング図で、ホスト（１２）はＰＩＯ（１１
）に対しＤＡＴＡ（データ）を出力しておいてＷＲを出
力する。ＰＩＯ（１１）の出力バッファにＤＡＴＡが書
き込まれ、この書き込みか終わるとＰＩＯ（１１）のＯ
ＢＦがセ・・ノ１”　サｔＬ　ル。ＴＣ（１０）はＯＢ
Ｆのセットを検知すると、π下を出力して端子（３）の
ＤＡＴＡを入力し、このＲＤがＰＩＯ（１１）に入力さ
れて、ＯＢＦがリセットされる。Next, the operation will be explained. FIG. 6 is a timing diagram showing the procedure when the TC (10) inputs data output by the host (12).
) and then outputs WR. DATA is written to the output buffer of PIO (11), and when this writing is completed, the O of PIO (11) is
BF is C...1" SatL. TC (10) is OB
When the set of F is detected, π lower is outputted and DATA of the terminal (3) is inputted, this RD is inputted to the PIO (11), and the OBF is reset.

第７図はＴＣ（１０）が出力したデータをホスト（１２
）が入力する場合の手順を示すタイミング図で、ＴＣ（
１０）は端子（３）からＤＡＴＡを出力し、端子（６）
からＷＲを出力する。ＤＡＴＡはＰＩＯ（１１）内の入
力バッファに書き込まれ、書き込みが完了するとＩＢＦ
がセットされる。ホスト（１２）はＰＩＯ（１１）の状
態をデータボートから読み出してＩＢＦがセットされて
いることを検知すると信号ＲＤを出してＰＩＯ（１１）
の入力バッファのデータを入力し、このＲ五がＴＣ（１
１）に送られてＩＢＦはリセットされる。Figure 7 shows the data output by the TC (10) being transferred to the host (12).
) is a timing diagram showing the procedure when inputting TC(
10) outputs DATA from terminal (3) and outputs DATA from terminal (6).
Outputs WR from. DATA is written to the input buffer in PIO (11), and when the write is completed, the IBF
is set. When the host (12) reads the status of PIO (11) from the data boat and detects that IBF is set, it outputs the signal RD and outputs the signal RD to PIO (11).
input buffer data, and this R5 is TC(1
1) and the IBF is reset.

第８図は伝送ライン（１３）上の信号とホスト（１２）
内の信号との構成を示すブロック図であって、第４図、
第５図と同一符号は同一部分を示す。ＴＣ（１０）から
伝送ライン（１３）へ送出されるパケットのＳＡとＦＣ
ＣとはＴＣ（１０）において付加し、このように構成し
たパケットをパラレル・シリアル変換し、ビットシリア
ルな形にして伝送ライン（１３）に送出する。Figure 8 shows the signal on the transmission line (13) and the host (12)
FIG. 4 is a block diagram showing the configuration of signals in FIG.
The same reference numerals as in FIG. 5 indicate the same parts. SA and FC of the packet sent from the TC (10) to the transmission line (13)
C is added in the TC (10), and the thus constituted packet is converted from parallel to serial, converted into bit serial form, and sent to the transmission line (13).

パケット受信時にはＴＣ（１０）は受信したパケットの
ＤＡが自己アドレスと一致したものに対し誤りチエツク
を行い、ビット誤りが無いことか確認されたパケットに
ついてＤＡとＦＣＣとを除きビットシリアルな形にして
各パイ１〜を順次ＰＩＯ（１１）に出力してホスト（１
２）に転送する。When receiving a packet, the TC (10) performs an error check on the received packet whose DA matches its own address, and if it is confirmed that there are no bit errors, the TC (10) removes the DA and FCC and converts it into a bit serial format. Output each pie 1~ to PIO (11) sequentially and host (1
Transfer to 2).

ＢＣによって示されているバイト数のデータの受は渡し
が終了するとパケットの転送が完了する。When the reception of data of the number of bytes indicated by BC is completed, the packet transfer is completed.

ＴＣ（１０）からホスト（１２）へ受１８テータ転送の
途中で、伝送ラインく１３）からの入力データにエラー
が生じ、所定の通信プロトコルに従い送信元に対し再送
要求をしたような場合に、ＴＣ（１０）からホスト（１
２）への受信データ転送を中止して新しいデータを再転
送する場合には、ある一定時間以上の無転送時間をおい
て再び第１バイト目（ＣＷ）からの転送を開始する。In the case that an error occurs in the input data from the transmission line 13) during data transfer from the TC (10) to the host (12), and a retransmission request is made to the sender according to the specified communication protocol, TC (10) to host (1
2) When stopping the transfer of received data and retransferring new data, transfer from the first byte (CW) is started again after a certain period of non-transfer time or more.

ポスト（１２）においては１バイトのデータを受信筏状
の転送までの時間を管理し、その時間間隔があらかじめ
定めた一定時間以上であった場合には、次の１バイトデ
ータを先頭データとして受信する。The post (12) manages the time it takes for 1 byte data to be transferred in a reception raft, and if the time interval is longer than a predetermined time, the next 1 byte data is received as the first data. do.

［発明が解決しようとする課題］ 従来のデータ伝送制御装置は以上のように、受信パケッ
トデータのホストへの転送におけるパケットの第１バイ
ト目の決定を転送停止期間により行っているため、伝送
ラインから連続してパケットを受信した場合、あるいは
伝送ラインからのパケットが中断し、ホストへのパケッ
トデータ転送を中断しなければならない場合には、さら
に継続して新しい送信パケットデータの転送が行われる
と、ホストにおいてパケットの同期が失われ、誤ったパ
ケットがホストに転送され続けるという問題かあり、ま
たポス）・側での時間の管理が必要となる笠の問題点か
あった。[Problems to be Solved by the Invention] As described above, the conventional data transmission control device uses the transfer stop period to determine the first byte of the packet when transferring received packet data to the host. If consecutive packets are received from the transmission line, or if there is an interruption in the packets from the transmission line and the transmission of packet data to the host must be interrupted, then the transmission of new transmitted packet data continues. There were problems with packet synchronization being lost at the host and erroneous packets continuing to be forwarded to the host, and there was also a problem with Kasa, which required time management on the POS side.

この発明は従来のものにおける上述の課題を解決するた
めになされたもので、受信パケットデータ転送時にパケ
ットの同期が失われた場合においても、速やかにホスト
の同期を回復することができ、ポストにおいて受信転送
のための時間管理を行うことなく、次の受信パケットを
正常に伝送できるデータ伝送制御装置を得ることを目的
としている。This invention was made to solve the above-mentioned problems in the conventional devices, and even if packet synchronization is lost during received packet data transfer, host synchronization can be quickly recovered, and post The object of the present invention is to obtain a data transmission control device that can normally transmit the next received packet without performing time management for reception and transfer.

「課題を解決するための手段］ この発明にかがるデータ伝送制御装置では、受信パケッ
トの第１バイト目を示す受信転送同期信号をセットする
受信転送開始手段と、第１バイト目のデータをホストが
入力したことを検知して受信転送同期信号をリセットす
る同期信号リセット手段とを備えた。"Means for Solving the Problems" A data transmission control device according to the present invention includes a reception transfer start means for setting a reception transfer synchronization signal indicating the first byte of a reception packet, and a reception transfer start means for setting a reception transfer synchronization signal indicating the first byte of a reception packet. and synchronization signal reset means for detecting input from the host and resetting the reception transfer synchronization signal.

［作用］ この発明においては、受信転送時にポストの同期か失わ
れた場合にも、次の受信パケットの第１バイト目の転送
時に同期して受信転送同期信号をセットするため、ポス
トは受信転送同期信号を監視することにより容易に同期
を回復することができる。[Function] In this invention, even if the synchronization of the post is lost during reception transfer, the reception transfer synchronization signal is set in synchronization with the transfer of the first byte of the next received packet, so the post Synchronization can be easily restored by monitoring the synchronization signal.

［実施例］ 以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示ずブロック図で、図におい
て第４図と同一符号は同一または相当部分を示し、くっ
）は受信転送同期信号（以下Ｒ３ＹＮと略記する）の出
力端子、（１０ａ）は受信転送開始手段、（１０ｂ）は
同期信号リセット手段、（１０ｃ）は受信データバッフ
ァである。普通の場合ＴＣ（１０）はマイクロプロセッ
サにより実現され、受信転送開始手段（１０ａ）。[Examples] Examples of the present invention will be described below with reference to the drawings. 1st
The figure is a block diagram and does not show an embodiment of the present invention, and in the figure, the same reference numerals as in FIG. 4 indicate the same or corresponding parts. 10a) is a reception transfer start means, (10b) is a synchronization signal reset means, and (10c) is a reception data buffer. In the normal case, the TC (10) is realized by a microprocessor and includes reception transfer initiation means (10a).

同期信号リセット手段（１０ｂ）はそのマイクロプロセ
ッサによるプログラム制御により実現される。The synchronization signal reset means (10b) is realized by program control by the microprocessor.

次に動作について説明する。第２図は受信データ転送時
のホストへの転送の手順を示すタイミング図である。Ｔ
Ｃ（１０）は伝送ライン（１３）上のヒツトシリアルの
形のデータをトランシーバ（１４）を介して入力し、シ
リアル・パラレル変換して並列データとし、ホスト（１
２〉に転送するためのデータを生成し、受信データバッ
ファ（］ＯＣ）に格納する。Next, the operation will be explained. FIG. 2 is a timing diagram showing the procedure for transferring received data to the host. T
C (10) inputs human serial data on the transmission line (13) via the transceiver (14), converts it from serial to parallel, converts it into parallel data, and sends it to the host (1
2> is generated and stored in the reception data buffer (]OC).

受信データバッファ（１０ｃ）に受信転送データが生成
されると、ＰＩＯ（１１）の入力バッファ内のデータを
ポスト（１２）が入力してＩＢＦかりセットされている
ことを確認した後、転送すべきデータか第１バイト目で
あれば、受信転送開始手段（１０ａ）によりＲ３ＹＮを
セットしてがら１バイトのデータを出力する。第２図に
示すようにＴＣ（１，０＞がＷＲ，を出力するとそのデ
ータがＰＩＯ（１１）の入力バッファに入力され、ＰＩ
Ｏ（１１）のＩＢＦがセットされ、ＩＢＦのセットを検
知したホストく１２）はＲＤを出してＰＩＯ（１１）の
入カバ、ツファのデータを取り込み、この収り込みが終
わってＲＤがリセットされるとＰＩＯ（１１）のＩＢＦ
がリセットされる。When receive transfer data is generated in the receive data buffer (10c), the post (12) inputs the data in the input buffer of PIO (11) and after confirming that the IBF is set, transfers the data to the receive data buffer (10c). If the data is the first byte, the reception transfer start means (10a) outputs one byte of data while setting R3YN. As shown in Figure 2, when TC(1,0> outputs WR, that data is input to the input buffer of PIO(11),
The IBF of O(11) is set, and the host (12) that detects the setting of the IBF outputs the RD and takes in the input cover and data of the PIO(11), and after this settling is completed, the RD is reset. and IBF of PIO (11)
is reset.

ＩＢＦがリセットされると、ＴＣ（１０）のＲ３ＹＮが
リセットされ、第１バイト目の転送が終了する。第２バ
イト目以降の転送はＲ３ＹＮをリセットしたままの状態
で行う。従ってポスト（１２）てはＲ３ＹＮがセットさ
れている間に入力したデータをパケットの第１バイトと
して同期を行うことができる。When IBF is reset, R3YN of TC (10) is reset, and the transfer of the first byte is completed. Transfer of the second and subsequent bytes is performed with R3YN remaining reset. Therefore, in the post (12), synchronization can be performed using the data input while R3YN is set as the first byte of the packet.

第３図はこの発明の装置の動作を示すフローチャートで
、図において（ｓｌ）〜（ｓ８）は各ステップを示す。FIG. 3 is a flowchart showing the operation of the apparatus of the present invention, in which (sl) to (s8) indicate each step.

受信転送処理を必要とするとき、（Ｓｌ）でＩＢＦをチ
エツクし、ＩＢＦがセットされておればリセットされる
まで待ち、ＩＢＦがリセットされておれば（Ｓ２）で１
バイト目がどうかを判定し、１バイト目であれば（Ｓ３
）でＲ５ＹＮをセットした後、１バイト目でなければ直
ちに（Ｓ４）に入り、１バイトのデータをセットする。When reception transfer processing is required, check the IBF at (Sl), and if the IBF is set, wait until it is reset, and if the IBF is reset, set it to 1 at (S2).
Determine whether the byte is the first byte, and if it is the first byte (S3
) After setting R5YN, if it is not the 1st byte, the process immediately goes to (S4) and 1 byte of data is set.

セットしたデータはデータボート（３）からＰＩＯ（１
１）に出力、される。The set data is transferred from the data boat (3) to the PIO (1
1) is output.

５（５）でＷＲをセットすると、データポート（３）か
ら出力されたデータはＰＩＯ（１１）の入力バッファに
書き込まれＩＢＦがセットされ、−次にこのデータがホ
スト（１２）に取り込まれるとＩＢＦがリセットされる
。５（６）でＩＢＦが一旦セットされて次にリセットさ
れるのを検知して、５（７）に入り、ＷＲ，ＤＡＴＡ、
Ｒ３ＹＮをリセットする。ＢＣで示される全バイトの転
送が終了すると、パケットの転送が終了する。When WR is set in step 5 (5), the data output from the data port (3) is written to the input buffer of PIO (11), IBF is set, and then when this data is taken into the host (12), IBF is reset. 5(6) detects that the IBF is set once and then reset, enters 5(7), and writes WR, DATA,
Reset R3YN. When all bytes indicated by BC are transferred, the packet transfer ends.

以上のようにこの発明では受信データの転送タイミング
が時間的規則性を待たない場合においても転送データの
第１バイト目をホスト（１２）で知ることができる。As described above, according to the present invention, the host (12) can know the first byte of the transferred data even when the transfer timing of the received data does not meet the temporal regularity.

なお、上記実施例ではＴＣ（１０）内に受信データバッ
ファ（１０ｃ）を設けているが、これを設けない場合に
もホスト（１２）における受信パケットの第１バイト目
を確認するというこの発明の効果は同じである。In the above embodiment, the reception data buffer (10c) is provided in the TC (10), but even if this is not provided, the present invention allows the host (12) to check the first byte of the received packet. The effect is the same.

［発明の効果］ 以上のようにこの発明によれば、受信パケットデータ転
送時にパケットの同期が失われた場合においても、速や
かにその同期を回復することができるという効果がある
。[Effects of the Invention] As described above, according to the present invention, even if packet synchronization is lost during transfer of received packet data, the synchronization can be quickly recovered.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の装置で受信データ転送時のホストへの転送
の手順を示すタイミング図、第３図はこの発明の動作を
示すフローチャート、第４図は従来の装置を示すブロッ
ク図、第５図は伝送ライン上に伝送される信号のフォー
マツ１〜を示すフォーマット図、第６図はホストが出力
したデータをＴＣが入力する場合の手順を示すタイミン
グ図、第７図はＴＣが出力したデータをホストか入力す
る場合の手順を示すタイミング図、第８図は伝送ライン
上の信号とホスト内の信号との構成を示すブロック図。 （７）は入力バッファフル信号（Ｉ　ＢＦ）入力端子、
（９）は受信転送同期信号（Ｒ３ＹＮ）出力端子、（１
０）は伝送制御装置（ＴＣ）、（１０ａ）は受信転送開
始手段、（１０ｂ）は同期信号リセット手段、（１１）
は並列入出力装置（ＰＩＯ）、（１２）は情報処理装置
（ホスト）。 なお、各図中同一符号は同一または相当部分を示すもの
とする。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing diagram showing the procedure for transferring received data to the host in the device of the present invention, and FIG. 3 is a diagram showing the operation of the present invention. Flowchart, Fig. 4 is a block diagram showing a conventional device, Fig. 5 is a format diagram showing formats 1 to 1 of signals transmitted on the transmission line, Fig. 6 is a case in which the TC inputs data output by the host. Figure 7 is a timing diagram showing the procedure for inputting data output by the TC to the host, Figure 8 is a block diagram showing the configuration of signals on the transmission line and signals in the host. . (7) is the input buffer full signal (IBF) input terminal;
(9) is the reception transfer synchronization signal (R3YN) output terminal, (1
0) is a transmission control device (TC), (10a) is a reception transfer start means, (10b) is a synchronization signal reset means, (11)
(12) is a parallel input/output device (PIO) and an information processing device (host). Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 複数の情報処理装置間でデータの送受信を行う場合、各
情報処理装置と伝送ラインとの間にそれぞれ接続され、
その接続された情報処理装置に対するデータの送受信の
制御を行うデータ伝送制御装置において、 伝送制御装置に設けられ、この伝送制御装置から情報処
理装置に送出するデータが第１バイト目のデータである
ことを表す受信転送同期信号をセットする受信転送開始
手段、 上記受信転送同期信号を上記情報処理装置に伝送する手
段、 上記伝送制御装置を上記情報処理装置に接続する並列入
出力装置に設けられる入力バッファと、この入力バッフ
ァにデータが入ったとき入力バッファフル信号をセット
する手段、上記情報処理装置が上記入力バッファフル信
号のセット状態を検知して出力する読み出し制御信号に
より上記入力バッファフル信号をリセットする手段、 上記受信転送同期信号をセットしたデータに対する入力
バッファフル信号が一旦セットされた後リセットされた
ことを上記伝送制御装置において検知して受信転送同期
信号をリセットする同期信号リセット手段、 を備えたことを特徴とするデータ伝送制御装置。[Claims] When transmitting and receiving data between a plurality of information processing devices, each information processing device is connected to a transmission line,
In a data transmission control device that controls the transmission and reception of data to and from the connected information processing device, the data provided in the transmission control device and sent from the transmission control device to the information processing device is the first byte data. means for transmitting the reception and transfer synchronization signal to the information processing device; and an input buffer provided in a parallel input/output device that connects the transmission control device to the information processing device. and means for setting an input buffer full signal when data enters the input buffer, and resetting the input buffer full signal by a read control signal outputted by the information processing device upon detecting the set state of the input buffer full signal. and synchronization signal reset means for resetting the reception and transfer synchronization signal by detecting in the transmission control device that the input buffer full signal for the data for which the reception and transfer synchronization signal has been set has been reset. A data transmission control device characterized by: