JPH02117137A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02117137A JPH02117137A JP27041588A JP27041588A JPH02117137A JP H02117137 A JPH02117137 A JP H02117137A JP 27041588 A JP27041588 A JP 27041588A JP 27041588 A JP27041588 A JP 27041588A JP H02117137 A JPH02117137 A JP H02117137A
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- wiring
- film
- hole
- insulating film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線構造を有する半導体装置に関する。
大容量メモリなどＬＳＩの高密度化や高性能化は、チッ
プ内の配線面積を増加させるため、絶縁膜を介して多層
のアルミニウム配線を積層した構造の使用を必然的なも
のとしている。
プ内の配線面積を増加させるため、絶縁膜を介して多層
のアルミニウム配線を積層した構造の使用を必然的なも
のとしている。
（発明が解決しようとする課題〕
しかし、多層配線技術はＬＳＩプロセス要素技術の中で
重要な位置を占めているにもかかわらず、それを実現す
るために解決しなければならない問題点が多い、トラン
ジスタのような能動素子においては、水平方向の寸法が
縮少されれば、同時に縦方向の寸法も縮少されてきた。
重要な位置を占めているにもかかわらず、それを実現す
るために解決しなければならない問題点が多い、トラン
ジスタのような能動素子においては、水平方向の寸法が
縮少されれば、同時に縦方向の寸法も縮少されてきた。
これに対して、多層配線における金属配線や眉間絶縁膜
では、水平方向の縮少は可能であっても、ＬＳＩの動作
速度を落としてはならないという理由から、配線抵抗や
配線間容量を低く保たねばならず、また耐エレクトロマ
イグレーシランを維持するために、現実にはそれぞれの
膜厚を大幅に減少させることはできない、このため高密
度化すればそれだけ表面の凹凸が著しくなってくるので
ある。第２図は従来の多層配線の例を示し、シリコン基
板１の上にＰＳＧにより絶縁膜２を堆積させ、その上に
ｓｉｏ。
では、水平方向の縮少は可能であっても、ＬＳＩの動作
速度を落としてはならないという理由から、配線抵抗や
配線間容量を低く保たねばならず、また耐エレクトロマ
イグレーシランを維持するために、現実にはそれぞれの
膜厚を大幅に減少させることはできない、このため高密
度化すればそれだけ表面の凹凸が著しくなってくるので
ある。第２図は従来の多層配線の例を示し、シリコン基
板１の上にＰＳＧにより絶縁膜２を堆積させ、その上に
ｓｉｏ。
膜３と下層Ａ７−３ｔ配線４を形成する。Ａ７−５ｌ配
線４は図示しない絶縁膜２のスルーホールにおいてシリ
コン基板に接触している。さらにその上に眉間絶縁膜と
しての７０００人の厚さのＳｔＯ，膜５を形成し、スル
ーホール５１を明け、上層Ｍ配線６を積層する。しかし
短絡防止のため層間絶縁膜５が７０００人と厚く、スル
ーホール５１が狭いため、Ｍ配線６には図のような深い
凹部６１が生ずる。このような凹凸は微少な幅を持つア
ルミニウム配線の断線、アルミニウムの異方性ドライエ
ツチング後の残渣による配線間の短絡、フォトリソグラ
フィ工程における配線パターン形成不良あるいは断面の
アスペクト比が大きくなったコンタクト孔でのアルミニ
ウムの段差被覆性の低下など、多くの問題を引き起こす
。このため、多層配線においては表面平坦化が最も重要
な技術と考えられている。これらの対策としては、エツ
チング法、バイアスを印加してのスパッタリングによる
ｍ縁膜堆積法、絶縁膜塗布法などがあるが、これらの対
策では解決できないスルーホール部の配線被覆性、スル
ーホール抵抗の増大等の問題があり、これら諸手段の複
合利用が強く望まれている。
線４は図示しない絶縁膜２のスルーホールにおいてシリ
コン基板に接触している。さらにその上に眉間絶縁膜と
しての７０００人の厚さのＳｔＯ，膜５を形成し、スル
ーホール５１を明け、上層Ｍ配線６を積層する。しかし
短絡防止のため層間絶縁膜５が７０００人と厚く、スル
ーホール５１が狭いため、Ｍ配線６には図のような深い
凹部６１が生ずる。このような凹凸は微少な幅を持つア
ルミニウム配線の断線、アルミニウムの異方性ドライエ
ツチング後の残渣による配線間の短絡、フォトリソグラ
フィ工程における配線パターン形成不良あるいは断面の
アスペクト比が大きくなったコンタクト孔でのアルミニ
ウムの段差被覆性の低下など、多くの問題を引き起こす
。このため、多層配線においては表面平坦化が最も重要
な技術と考えられている。これらの対策としては、エツ
チング法、バイアスを印加してのスパッタリングによる
ｍ縁膜堆積法、絶縁膜塗布法などがあるが、これらの対
策では解決できないスルーホール部の配線被覆性、スル
ーホール抵抗の増大等の問題があり、これら諸手段の複
合利用が強く望まれている。
本発明の課題は、そのような諸手段を利用することなく
、多層配線間の接続孔においても上層配線の表面が平坦
であり配線間抵抗の低減化された半導体装置を提供する
ことにある。
、多層配線間の接続孔においても上層配線の表面が平坦
であり配線間抵抗の低減化された半導体装置を提供する
ことにある。
上記の課題の解決のために、本発明は、半導体基板上に
絶縁膜と配線層が交互に積層され、上層配線と下層配線
が絶縁膜に開けられた接続孔を介して接続される半導体
装置において、接続孔の直下の絶縁膜の下に他の層より
分離した層領域が設けられている。
絶縁膜と配線層が交互に積層され、上層配線と下層配線
が絶縁膜に開けられた接続孔を介して接続される半導体
装置において、接続孔の直下の絶縁膜の下に他の層より
分離した層領域が設けられている。
絶＆ｉ膜下のダミーパターン上の絶縁膜上に形成される
配線はダミーパターンの高さだけ突出している。従って
その上に絶縁膜を積層後エツチングで突出部の表面を露
出させればその表面と絶ａｗＡの上面が平坦に近くなり
、さらにその上に必要により薄い付加的絶縁膜を覆って
接続孔を形成すれば接続孔は浅くてすみ、その上に積層
される上層配線の表面の凹凸も少なくなる。従って接続
孔およびその近傍では上、下両層配線間の絶縁膜の厚さ
は厚いにもかかわらず、上層配線のステップカバレージ
が向上し、配線間抵抗が低減される。
配線はダミーパターンの高さだけ突出している。従って
その上に絶縁膜を積層後エツチングで突出部の表面を露
出させればその表面と絶ａｗＡの上面が平坦に近くなり
、さらにその上に必要により薄い付加的絶縁膜を覆って
接続孔を形成すれば接続孔は浅くてすみ、その上に積層
される上層配線の表面の凹凸も少なくなる。従って接続
孔およびその近傍では上、下両層配線間の絶縁膜の厚さ
は厚いにもかかわらず、上層配線のステップカバレージ
が向上し、配線間抵抗が低減される。
第１図（ａｌ〜（５）は本発明の一実施例の製造工程を
示し、第２図と共通の部分には同一の符号が付されてい
る。先ず、シリコン基板ｌに多結晶シリコン層を５００
０人の厚さに堆積させ、多結晶シリコンダミーパターン
７を形成する （図ａＬ次に、ＰＳＧからなる眉間絶縁
膜２を１００００人の厚さに堆積し、リフローにより平
坦化させる （図ｂ）０次いで、一部でｓｉ基板１と接
触する下層配線であるＡＪ−Ｓ１合金層を８０００人の
厚さに堆積し、ＡＺ−５１配線４を形成する （図ｃ）
、このあと、絶縁膜２およびＡＪ−３ｉ配線４の上にプ
ラズマＣＶＤ法により１００００ Ａの５ｌｏｔ膜３を
被着し、さらにレジスト膜８を１７０ＯＡの厚さに塗布
する （図ｄ）、つづいてＳ１０．膜３とレジストＩｌ
！８のエツチング比が１：１となる条件でダミーパター
ン上のＵ−Ｓｔ配線４の突出部が露出するまでエツチン
グし、次に残ったレジスト膜を除去する （図ｅ）ａそ
の上にプラズマＣＶＤ法で３０００人の厚さのＳｔｏｗ
膜５を堆積させる （図ｒ）。次いでこの５ｉｏｘ膜５
に接続孔５１を反応性イオンエツチング法により開ける
（図ｇ）。最後に、下層配線のためにＭ金属を１００
００人の厚さに堆積し、下層配線４と接続される上層Ｍ
配線６を形成する （図ｈ）、 ３１０！膜５の厚さは
薄いのでＭ配＆Ｉ６の表面に生ずる凹凸は小さい、また
接続孔５１の深さは浅く、Ｍで充填されるので配線間抵
抗も小さい、なお、付加５ｌｏｚ膜５を形成しないで絶
縁Ｓｉｎ、膜３の上に直接Ｍ配′Ｉａ６を被着してもよ
い。
示し、第２図と共通の部分には同一の符号が付されてい
る。先ず、シリコン基板ｌに多結晶シリコン層を５００
０人の厚さに堆積させ、多結晶シリコンダミーパターン
７を形成する （図ａＬ次に、ＰＳＧからなる眉間絶縁
膜２を１００００人の厚さに堆積し、リフローにより平
坦化させる （図ｂ）０次いで、一部でｓｉ基板１と接
触する下層配線であるＡＪ−Ｓ１合金層を８０００人の
厚さに堆積し、ＡＺ−５１配線４を形成する （図ｃ）
、このあと、絶縁膜２およびＡＪ−３ｉ配線４の上にプ
ラズマＣＶＤ法により１００００ Ａの５ｌｏｔ膜３を
被着し、さらにレジスト膜８を１７０ＯＡの厚さに塗布
する （図ｄ）、つづいてＳ１０．膜３とレジストＩｌ
！８のエツチング比が１：１となる条件でダミーパター
ン上のＵ−Ｓｔ配線４の突出部が露出するまでエツチン
グし、次に残ったレジスト膜を除去する （図ｅ）ａそ
の上にプラズマＣＶＤ法で３０００人の厚さのＳｔｏｗ
膜５を堆積させる （図ｒ）。次いでこの５ｉｏｘ膜５
に接続孔５１を反応性イオンエツチング法により開ける
（図ｇ）。最後に、下層配線のためにＭ金属を１００
００人の厚さに堆積し、下層配線４と接続される上層Ｍ
配線６を形成する （図ｈ）、 ３１０！膜５の厚さは
薄いのでＭ配＆Ｉ６の表面に生ずる凹凸は小さい、また
接続孔５１の深さは浅く、Ｍで充填されるので配線間抵
抗も小さい、なお、付加５ｌｏｚ膜５を形成しないで絶
縁Ｓｉｎ、膜３の上に直接Ｍ配′Ｉａ６を被着してもよ
い。
〔発明の効果〕
本発明によれば、上、下記線間の接続孔の下にダミーパ
ターンを設けることにより、接続孔が浅くなり、上層配
線のカバレージが良くなる。その結果、例えばダミーパ
ターンの有無によりスルーホール抵抗を比較したところ
、２−角のスルーホール２５５０個チェーンにおいて、
ダミーパターンが無い場合は２８０Ωで１個当たり４．
４ Ｘｌ０−”Ω−であるのに対し、ダミーパターンが
有る場合は１８０Ωで１個当たり２．８ Ｘｌ０−”Ω
−となり、３５．７％低低減となった。
ターンを設けることにより、接続孔が浅くなり、上層配
線のカバレージが良くなる。その結果、例えばダミーパ
ターンの有無によりスルーホール抵抗を比較したところ
、２−角のスルーホール２５５０個チェーンにおいて、
ダミーパターンが無い場合は２８０Ωで１個当たり４．
４ Ｘｌ０−”Ω−であるのに対し、ダミーパターンが
有る場合は１８０Ωで１個当たり２．８ Ｘｌ０−”Ω
−となり、３５．７％低低減となった。
第１図（ａｌ〜（ｈｌは本発明の一実施例の多層配線の
製造工程を順次示す断面図、第２図は従来の多層配線の
断面図である。 １：シリコン基板、２：ＰｓＧ膜、３．５ ！ ｓｉ
ｏ。 膜、４ｊＡ７−３１配線、６：Ａ１配線、７：ダミーパ
ターン、８ニレジスト膜、５１；接続孔。 第２図
製造工程を順次示す断面図、第２図は従来の多層配線の
断面図である。 １：シリコン基板、２：ＰｓＧ膜、３．５ ！ ｓｉ
ｏ。 膜、４ｊＡ７−３１配線、６：Ａ１配線、７：ダミーパ
ターン、８ニレジスト膜、５１；接続孔。 第２図
Claims (1)
- （１）半導体基板上に絶縁膜と配線層が交互に積層され
、上層配線と下層配線が絶縁膜に開けられた接続孔を介
して接続されるものにおいて、接続孔の直下の絶縁膜の
下に他の層より分離した層領域が設けられたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27041588A JPH02117137A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27041588A JPH02117137A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02117137A true JPH02117137A (ja) | 1990-05-01 |
Family
ID=17485948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27041588A Pending JPH02117137A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02117137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5556805A (en) * | 1990-04-27 | 1996-09-17 | Fujitsu Limited | Method for producing semiconductor device having via hole |
-
1988
- 1988-10-26 JP JP27041588A patent/JPH02117137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5556805A (en) * | 1990-04-27 | 1996-09-17 | Fujitsu Limited | Method for producing semiconductor device having via hole |
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