JPH02114783A - 画像信号の高能率符号化装置 - Google Patents
画像信号の高能率符号化装置Info
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- JPH02114783A JPH02114783A JP63268894A JP26889488A JPH02114783A JP H02114783 A JPH02114783 A JP H02114783A JP 63268894 A JP63268894 A JP 63268894A JP 26889488 A JP26889488 A JP 26889488A JP H02114783 A JPH02114783 A JP H02114783A
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- 238000001514 detection method Methods 0.000 claims abstract description 20
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- 101710163391 ADP-ribosyl cyclase/cyclic ADP-ribose hydrolase Proteins 0.000 abstract description 9
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- 230000001360 synchronised effect Effects 0.000 description 1
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- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、テレビジョン信号等の画像信号の高能率符
号化装置、特に、サブサンプリングとダイナミックレン
ジに適応した符号化との組み合わせた構成に関する。
号化装置、特に、サブサンプリングとダイナミックレン
ジに適応した符号化との組み合わせた構成に関する。
この発明は、ダイナミックレンジに適応した固定長の符
号化で得られたデータがサブサンプリングにより間引か
れるハイブリッドの構成であって、データを効率良く圧
縮でき、また、ブロック毎に発生するデータ量を伝送容
量に応じた略々一定とできる。
号化で得られたデータがサブサンプリングにより間引か
れるハイブリッドの構成であって、データを効率良く圧
縮でき、また、ブロック毎に発生するデータ量を伝送容
量に応じた略々一定とできる。
ディジタルビデオ信号を伝送する場合に、伝送されるデ
ータ量を元のデータ量に比して圧縮する方法として、サ
ブサンプリングによって画素を間引き、サンプリング周
波数を低くするものが知られている。サブサンプリング
の一つとして、画像のデータが2に間引かれ、サブサン
プリング点と、補間の時に使用するサブサンプリング点
の位置を示す2ビツトのフラグとを伝送するものが提案
されている。ディジタルビデオ信号の1画素データが8
ビツトの場合、フラグの2ビツトを加えると、1画素当
りが5ビツトとなり、圧縮率が (5/8)となる。
ータ量を元のデータ量に比して圧縮する方法として、サ
ブサンプリングによって画素を間引き、サンプリング周
波数を低くするものが知られている。サブサンプリング
の一つとして、画像のデータが2に間引かれ、サブサン
プリング点と、補間の時に使用するサブサンプリング点
の位置を示す2ビツトのフラグとを伝送するものが提案
されている。ディジタルビデオ信号の1画素データが8
ビツトの場合、フラグの2ビツトを加えると、1画素当
りが5ビツトとなり、圧縮率が (5/8)となる。
この従来のサブサンプリングは、サブサンプリングのパ
ターンが常に同じであるので、画像中で物体の輪郭のよ
うな部分では、復元画質の劣化が目立つ問題があった。
ターンが常に同じであるので、画像中で物体の輪郭のよ
うな部分では、復元画質の劣化が目立つ問題があった。
特に、サブサンプリングのレートをAより高くすると、
画質の劣化が著しい欠点があった。
画質の劣化が著しい欠点があった。
本願出願人は、画像の特徴に適応した任意のサブサンプ
リングのパターンを形成でき、良好な復元画像が得られ
る画像信号の高能率符号化装置を提案している。(特願
昭62−208957号明細書参照)。
リングのパターンを形成でき、良好な復元画像が得られ
る画像信号の高能率符号化装置を提案している。(特願
昭62−208957号明細書参照)。
また、上記の出願明細書に記載された発明と同様の利点
を有し、補間誤差の算出時に実データを使用し、従って
、実時間処理が可能であって、動画像に適用できる画像
信号の高能率符号化装置が本願出願人により、提案され
ている(特願昭6285210号明細書参照)。
を有し、補間誤差の算出時に実データを使用し、従って
、実時間処理が可能であって、動画像に適用できる画像
信号の高能率符号化装置が本願出願人により、提案され
ている(特願昭6285210号明細書参照)。
〔発明が解決しようとする課題]
先に提案されている可変密度サブサンプリングの場合、
適応的に間引き処理がされるために、発生データ量が画
像の相関の程度に応じて大きく変化し、伝送データ量が
略々一定のデータレートが要求される伝送路(例えばデ
ィジタルVTR)に適用する面で問題があった。また、
伝送容量が小さい場合には、サブサンプリングのみでは
、データ量の削減が不充分であった。
適応的に間引き処理がされるために、発生データ量が画
像の相関の程度に応じて大きく変化し、伝送データ量が
略々一定のデータレートが要求される伝送路(例えばデ
ィジタルVTR)に適用する面で問題があった。また、
伝送容量が小さい場合には、サブサンプリングのみでは
、データ量の削減が不充分であった。
従って、この発明の目的は、レベル方向の圧縮を併用す
ることにより、高い圧縮率を達成でき、また、発生デー
タ量を略々一定とすることができる画像信号の高能率符
号化装置を提供することにある。
ることにより、高い圧縮率を達成でき、また、発生デー
タ量を略々一定とすることができる画像信号の高能率符
号化装置を提供することにある。
この発明では、ディジタル画像信号を複数の画素で形成
されるブロック構造に変換し、ブロック内のダイナミッ
クレンジDRを検出し、ダイナミックレンジDRに応じ
て、元の量子化ビット数より少ない固定の量子化ビット
数nをブロック内の画素データに割り当て、量子化コー
ドDTを発生する符号化回路2.3.4.5.6.7.
8.9.10と、 ブロック内の複数の画素81〜S16に関して、夫々の
周辺の複数の画素を使用して受信側でなされるのと同様
の補間の処理を行い、補間により得られたデータと真値
との間の誤差を検出する補間誤差検出回路17と、 ブロック内の上記誤差に関して、誤差が小さい順序で、
間引き率と対応する個数の量子化コードDTを選択的に
出力する回路14.19とが備えられている。
されるブロック構造に変換し、ブロック内のダイナミッ
クレンジDRを検出し、ダイナミックレンジDRに応じ
て、元の量子化ビット数より少ない固定の量子化ビット
数nをブロック内の画素データに割り当て、量子化コー
ドDTを発生する符号化回路2.3.4.5.6.7.
8.9.10と、 ブロック内の複数の画素81〜S16に関して、夫々の
周辺の複数の画素を使用して受信側でなされるのと同様
の補間の処理を行い、補間により得られたデータと真値
との間の誤差を検出する補間誤差検出回路17と、 ブロック内の上記誤差に関して、誤差が小さい順序で、
間引き率と対応する個数の量子化コードDTを選択的に
出力する回路14.19とが備えられている。
一例として、ディジタルビデオ信号が(4×4)画素の
ブロック構造に変換され、ダイナミックレンジに適応し
た符号化回路に供給される。この符号化回路では、ブロ
ック毎にダイナミックレンジDRが検出され、ダイナミ
ックレンジDRが量子化ビット数nと対応する値で割算
されて、量子化ステップΔが算出される。この量子化ス
テップΔで最小値除去後のデータが量子化される。量子
化ビット数nは、固定長例えば2ビツトに設定される。
ブロック構造に変換され、ダイナミックレンジに適応し
た符号化回路に供給される。この符号化回路では、ブロ
ック毎にダイナミックレンジDRが検出され、ダイナミ
ックレンジDRが量子化ビット数nと対応する値で割算
されて、量子化ステップΔが算出される。この量子化ス
テップΔで最小値除去後のデータが量子化される。量子
化ビット数nは、固定長例えば2ビツトに設定される。
この符号化回路のnビットの量子化コードがサブサンプ
リング用のゲート回路14に供給され、例えば1ブロツ
クの%の画素のデータが間引かれる。一方、ブロック毎
に、受信側で間引かれた画素の補間を行った場合に予測
される誤差が補間誤差検出回路17で検出される。ブロ
ック内の16個の画素に関する補間誤差(予測値)が大
きさに応じた順序で並べられる。伝送される8個の画素
として、補間誤差が最も小さいものから順に選択される
。
リング用のゲート回路14に供給され、例えば1ブロツ
クの%の画素のデータが間引かれる。一方、ブロック毎
に、受信側で間引かれた画素の補間を行った場合に予測
される誤差が補間誤差検出回路17で検出される。ブロ
ック内の16個の画素に関する補間誤差(予測値)が大
きさに応じた順序で並べられる。伝送される8個の画素
として、補間誤差が最も小さいものから順に選択される
。
このサブサンプリング方式は、1画素毎に、間引きにつ
いての判断を行うので、画像の特徴に対する適応性が頗
る良好とできる。
いての判断を行うので、画像の特徴に対する適応性が頗
る良好とできる。
量子化ビット数nと間引き率とが固定されているので、
ブロック当たりで発生ずるビット数を略々一定とできる
。また、ADRCとサブサンプリングとを併用している
ので、伝送データ量が大幅に圧縮される。
ブロック当たりで発生ずるビット数を略々一定とできる
。また、ADRCとサブサンプリングとを併用している
ので、伝送データ量が大幅に圧縮される。
以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の順序に従ってなされる。
する。この説明は、下記の順序に従ってなされる。
a、全体の構成及びADRCエンコーダb、補間誤差検
出回路 C1変形例 a、全体の構成及びADRCエンコーダ第1図は、この
発明の一実施例を示し、第1図において、1で示す入力
端子にディジタル画像信号例えばディジタルビデオ信号
が供給される。このディジタルビデオ信号は、−例とし
て13.5(MHz)のサンプリング周波数で、1画素
データが8ビツトとされたものである。
出回路 C1変形例 a、全体の構成及びADRCエンコーダ第1図は、この
発明の一実施例を示し、第1図において、1で示す入力
端子にディジタル画像信号例えばディジタルビデオ信号
が供給される。このディジタルビデオ信号は、−例とし
て13.5(MHz)のサンプリング周波数で、1画素
データが8ビツトとされたものである。
ディジタルビデオ信号がブロック化回路2に供給される
。ブロック化回路2は、第2図に示すように、1フイー
ルド(又は1フレーム)の画像を多数のブロックBIL
B12. ・・・・BNMに細分化する。各ブロッ
クは、第3図に示すように、(4X4)の構造を有し、
1ブロツクには、16個の画素データが含まれる。ブロ
ック化回路2から発生するデータの順序は、ブロックの
順序が第2図において矢印で示すものである。ブロック
内では、第3図におけるラインL1の最も左側の画素か
ら順にラインL2、L3、L4と16個の画素が伝送さ
れる。
。ブロック化回路2は、第2図に示すように、1フイー
ルド(又は1フレーム)の画像を多数のブロックBIL
B12. ・・・・BNMに細分化する。各ブロッ
クは、第3図に示すように、(4X4)の構造を有し、
1ブロツクには、16個の画素データが含まれる。ブロ
ック化回路2から発生するデータの順序は、ブロックの
順序が第2図において矢印で示すものである。ブロック
内では、第3図におけるラインL1の最も左側の画素か
ら順にラインL2、L3、L4と16個の画素が伝送さ
れる。
ブロック化回路2の出力データが最大値検出回路3及び
最小値検出回路4に供給されると共に、遅延回路5を介
して減算回路6に供給される。最大値検出回路3及び最
小値検出回路4によりブロック毎に最大値MAX及び最
小値MINが検出される。
最小値検出回路4に供給されると共に、遅延回路5を介
して減算回路6に供給される。最大値検出回路3及び最
小値検出回路4によりブロック毎に最大値MAX及び最
小値MINが検出される。
最大値MAX及び最小値MINが減算回路7に供給され
、(MAX−MIN)で表されるダイナミックレンジD
Rが減算回路7から得られる。減算回路6には、最小値
MINが供給され、減算回路6から最小値除去後の画素
データが得られる。
、(MAX−MIN)で表されるダイナミックレンジD
Rが減算回路7から得られる。減算回路6には、最小値
MINが供給され、減算回路6から最小値除去後の画素
データが得られる。
この画素データが量子化回路8に供給される。量子化回
路8には、量子化ステップ発生回路10からの量子化ス
テップΔが供給され、最小値が除去されることで正規化
されたデータが量子化ステップΔで除算され、除算結果
が切り捨て処理されることで、量子化コードDTが形成
される。量子化コードDTは、固定のビット数例えば2
ビツトである。量子化ステップ発生回路10及び量子化
回路8は、割算回路に限らず、ROMで構成することが
できる。
路8には、量子化ステップ発生回路10からの量子化ス
テップΔが供給され、最小値が除去されることで正規化
されたデータが量子化ステップΔで除算され、除算結果
が切り捨て処理されることで、量子化コードDTが形成
される。量子化コードDTは、固定のビット数例えば2
ビツトである。量子化ステップ発生回路10及び量子化
回路8は、割算回路に限らず、ROMで構成することが
できる。
ビット数nが2ビツトの場合には、第4図に示すように
、ダイナミックレンジDRが量子化ステップΔにより4
個のレベル範囲に分割され、最小値除去後のデータの値
に応じて2ビツトの量子化コードDTが割り当てられる
。復元レベルは、量子化ステップの幅の中央である。
、ダイナミックレンジDRが量子化ステップΔにより4
個のレベル範囲に分割され、最小値除去後のデータの値
に応じて2ビツトの量子化コードDTが割り当てられる
。復元レベルは、量子化ステップの幅の中央である。
ダイナミックレンジDR及び最小値MINが遅延回路1
1及び12を夫々介してフレーム化回路15に供給され
る。量子化回路8からの量子化コードDTが遅延回路1
3を介してサブサンプリング用のゲート回路14に供給
される。遅延回路13の遅延量DL3は、(4LD−1
−43D)に選定されている。ゲート回路14には、後
述のように形成されたゲート信号が供給され、ゲート回
路14から選択的に量子化コードDTが発生する。この
ゲート回路14の出力信号がフレーム化回路15に供給
される。ゲート信号は、伝送及び間引きを示すビットマ
ツプであり、このビットマツプもフレーム化回路15に
供給される。
1及び12を夫々介してフレーム化回路15に供給され
る。量子化回路8からの量子化コードDTが遅延回路1
3を介してサブサンプリング用のゲート回路14に供給
される。遅延回路13の遅延量DL3は、(4LD−1
−43D)に選定されている。ゲート回路14には、後
述のように形成されたゲート信号が供給され、ゲート回
路14から選択的に量子化コードDTが発生する。この
ゲート回路14の出力信号がフレーム化回路15に供給
される。ゲート信号は、伝送及び間引きを示すビットマ
ツプであり、このビットマツプもフレーム化回路15に
供給される。
ダイナミックレンジDR(8ビット)、最小値MIN
(8ビツト)、サブサンプリングされた量子化コード(
16X2×y2=16ビツト)、ピットマップ(16ビ
ツト)がフレーム化回路15によりフレーム構成の伝送
データに変換される。フレーム化回路15では、必要に
応じてエラー訂正の符号化がされる。フレーム化回路1
5の出力端子16に伝送データが取り出される。ダイナ
ミックレンジDR1最小値MIN、最大値MAXの内、
任意の二つのデータを伝送すれば良い。
(8ビツト)、サブサンプリングされた量子化コード(
16X2×y2=16ビツト)、ピットマップ(16ビ
ツト)がフレーム化回路15によりフレーム構成の伝送
データに変換される。フレーム化回路15では、必要に
応じてエラー訂正の符号化がされる。フレーム化回路1
5の出力端子16に伝送データが取り出される。ダイナ
ミックレンジDR1最小値MIN、最大値MAXの内、
任意の二つのデータを伝送すれば良い。
ADRCで発生した量子化コードの伝送及び間引きを制
御するゲート信号は、補間誤差の大きさに応じて発生ず
る。受信側で間引かれた画素のデータを補間する方式と
同一の補間方式が補間誤差の検出に適用される。
御するゲート信号は、補間誤差の大きさに応じて発生ず
る。受信側で間引かれた画素のデータを補間する方式と
同一の補間方式が補間誤差の検出に適用される。
ブロック化回路2からのブロックの順序に変換されたデ
ィジタルビデオ信号が補間誤差検出回路17に供給され
る。補間誤差検出回路17で検出された補間誤差がメモ
リ18に供給され、メモリ18には、1ブロツクの16
個の画素と夫々対応する補間誤差が記憶される。この場
合、ブロック毎に1個の基本画素は、必ず伝送されるの
で、他の画素に関しての補間誤差の検出と記憶とを行っ
ても良い。メモリ18から読み出された補間誤差がゲー
ト信号発生回路19に供給される。
ィジタルビデオ信号が補間誤差検出回路17に供給され
る。補間誤差検出回路17で検出された補間誤差がメモ
リ18に供給され、メモリ18には、1ブロツクの16
個の画素と夫々対応する補間誤差が記憶される。この場
合、ブロック毎に1個の基本画素は、必ず伝送されるの
で、他の画素に関しての補間誤差の検出と記憶とを行っ
ても良い。メモリ18から読み出された補間誤差がゲー
ト信号発生回路19に供給される。
ゲート信号発生回路19では、得られた16個の補間誤
差の中で、補間誤差が小さい順に8個の画素を特定する
。この8個の画素の量子化コードDTをゲート回路14
を介して伝送するためのゲト信号が形成される。
差の中で、補間誤差が小さい順に8個の画素を特定する
。この8個の画素の量子化コードDTをゲート回路14
を介して伝送するためのゲト信号が形成される。
b、補間誤差検出回路
補間誤差検出回路17の一例を第5図に示す。
プロ・ンク化回路2からのディジタルビデオ信号が供給
される入力端子30に対して、順番に遅延回路31.3
2.33.34.35.36.37.38.39.40
.41.42が直列に接続される。遅延回路31及び3
3は、ライン遅延回路であり、L Dで示ず1ライン分
の遅延量を有している。遅延回路32ば、2LDの遅延
量を有する。
される入力端子30に対して、順番に遅延回路31.3
2.33.34.35.36.37.38.39.40
.41.42が直列に接続される。遅延回路31及び3
3は、ライン遅延回路であり、L Dで示ず1ライン分
の遅延量を有している。遅延回路32ば、2LDの遅延
量を有する。
遅延回路34〜41は、SDで示すサンプリング期間の
遅延量を有している。遅延回路42は、4SDの遅延量
を有する。
遅延量を有している。遅延回路42は、4SDの遅延量
を有する。
第6図は、1ブロツクの画素の配列を示し、水平方向の
画素の間隔がサンプリング期間SDであり、垂直方向の
画素の間隔がライン期間LDである。ブロック内では、
Sl、S2、S3、・・・・S15、S16の順序で画
素データが伝送される。この(4X4)8のブロック内
の各画素に付された記号(△、・、口、×、○)の夫々
は、受信側でなされる補間の処理の違いを表している。
画素の間隔がサンプリング期間SDであり、垂直方向の
画素の間隔がライン期間LDである。ブロック内では、
Sl、S2、S3、・・・・S15、S16の順序で画
素データが伝送される。この(4X4)8のブロック内
の各画素に付された記号(△、・、口、×、○)の夫々
は、受信側でなされる補間の処理の違いを表している。
補間誤差検出回路17は、以下に説明するように、受信
側と同様の補間処理を行って、画素データの真値との差
(補間誤差)を検出する。
側と同様の補間処理を行って、画素データの真値との差
(補間誤差)を検出する。
まず、○で示される画素S1は、4ライン毎及び4画素
毎に位置する基本画素を表す。この16個の画素毎に1
個の割合の基本画素は、間引かれずに必ず伝送される。
毎に位置する基本画素を表す。この16個の画素毎に1
個の割合の基本画素は、間引かれずに必ず伝送される。
従って、補間誤差は、当然0である。
△で表される画素S5、S7、:上下のラインに夫々位
置する画素データの平均値と比較される。
置する画素データの平均値と比較される。
・で表される画素S9:上下の2ライン離れたラインに
夫々位置する画素の平均値と比較される。
夫々位置する画素の平均値と比較される。
口で表される画素S3、S11;左右の2画素能れて位
置する画素の平均値と比較される。
置する画素の平均値と比較される。
×で表される画素S2、S6.5IO1S14、S4、
S8、S12、S16:左右に隣接する画素の平均値と
比較される。
S8、S12、S16:左右に隣接する画素の平均値と
比較される。
遅延回路31〜42の所定の出力信号が第1の入力端子
aO〜第7の入力端子a6に供給されるセレクタ43及
び44ば、補間値を演算するのに使用される二つの画素
データを取り出すために設けられている。セレクタ43
及び44は、ROM45からのセレクタ制御信号で制御
される。20M45には、端子46及び47からブロッ
ク化回路2の出力信号と同期したサンプリング周期のサ
ンプリングクロック及びブロック周期のブロッククロッ
クが供給される。
aO〜第7の入力端子a6に供給されるセレクタ43及
び44ば、補間値を演算するのに使用される二つの画素
データを取り出すために設けられている。セレクタ43
及び44は、ROM45からのセレクタ制御信号で制御
される。20M45には、端子46及び47からブロッ
ク化回路2の出力信号と同期したサンプリング周期のサ
ンプリングクロック及びブロック周期のブロッククロッ
クが供給される。
第7図は、ROM45の一例を示し、53は、ROM4
5のアドレスカウンタである。ROM45には、1ブロ
ツクの画素81〜S16の夫々の位置と対応して、3ビ
ツトのセレクタ制御信号が格納されている。但し、第7
図では、簡単のため、(000)(001)(010)
・・・・・・〜14= (110)の3ビツトをO1■、2、・・・・6と示し
ている。セレクタ制御信号がOの時に、セレクタ43及
び44は、入力端子aOに供給されているデータを選択
的に出力し、同様に、セレクタ制御信号の1から6に応
じて〜セレクタ43及び44ば、入力端子a1からa6
に供給されているデータを選択的に出力する。
5のアドレスカウンタである。ROM45には、1ブロ
ツクの画素81〜S16の夫々の位置と対応して、3ビ
ツトのセレクタ制御信号が格納されている。但し、第7
図では、簡単のため、(000)(001)(010)
・・・・・・〜14= (110)の3ビツトをO1■、2、・・・・6と示し
ている。セレクタ制御信号がOの時に、セレクタ43及
び44は、入力端子aOに供給されているデータを選択
的に出力し、同様に、セレクタ制御信号の1から6に応
じて〜セレクタ43及び44ば、入力端子a1からa6
に供給されているデータを選択的に出力する。
第7図に示すROM45からのセレクタ制御信号から分
るように、ブロック内の各画素が注目画素の時、即ち、
遅延回路37の出力側に注目画素のデータが発生ずる時
に、これらのセL−クタ43及び44が補間値を形成す
るためのだ二つの画素データを選択的に出力する。
るように、ブロック内の各画素が注目画素の時、即ち、
遅延回路37の出力側に注目画素のデータが発生ずる時
に、これらのセL−クタ43及び44が補間値を形成す
るためのだ二つの画素データを選択的に出力する。
セレクタ43及び44から取り出されたニーつの画素デ
ータが加算回路48に供給され、加算回路48の出力信
号がA倍回路49に供給され、2倍回路49から補間値
が出力される。この補間値が減算回路50に供給される
。減算回路50の他方の入力信号として、遅延回路37
及び38の接続点から取り出された注目画素のデータが
供給される。従って、減算回路50の出力信号として、
真値と補間値との差が発生し、この差が絶対値化回路5
1に供給される。絶対値化回路51からの補間誤差が出
力端子52に取り出される。この補間誤差が第1図に示
すように、メモリ18に供給され、■ブロック分の補間
誤差がメモリ18に貯えられる。
ータが加算回路48に供給され、加算回路48の出力信
号がA倍回路49に供給され、2倍回路49から補間値
が出力される。この補間値が減算回路50に供給される
。減算回路50の他方の入力信号として、遅延回路37
及び38の接続点から取り出された注目画素のデータが
供給される。従って、減算回路50の出力信号として、
真値と補間値との差が発生し、この差が絶対値化回路5
1に供給される。絶対値化回路51からの補間誤差が出
力端子52に取り出される。この補間誤差が第1図に示
すように、メモリ18に供給され、■ブロック分の補間
誤差がメモリ18に貯えられる。
第6図に示される画素31〜S16の夫々が注目画素の
時に、セレクタ43及び44が選択する二つの画素デー
タに関して、以下に説明する。
時に、セレクタ43及び44が選択する二つの画素デー
タに関して、以下に説明する。
画素S1が注目画素の時に、0のセレクタ制御信号が発
生し、セレクタ43及び44は、遅延回路37の出力側
から入力端子aOに供給されている注目画素のデータを
選択的に出力する。画素S1は、必ず伝送される基本画
素であり、補間誤差は、常にOである。
生し、セレクタ43及び44は、遅延回路37の出力側
から入力端子aOに供給されている注目画素のデータを
選択的に出力する。画素S1は、必ず伝送される基本画
素であり、補間誤差は、常にOである。
画素S2が注目画素の時に、1のセレクタ制御信号が発
生する。セレクタ430入力端子a1には、遅延回路3
8からの1サンプリング期間(ISD)前の画素S1の
データが供給されており、セレクタ44の入力端子a1
には、遅延回路36の出力側から画素S2に対して、I
SD後の画素S3が供給されている。従って、これらの
二つの画素S1及びS3のデータがセレクタ43及び4
4により、夫々選択される。
生する。セレクタ430入力端子a1には、遅延回路3
8からの1サンプリング期間(ISD)前の画素S1の
データが供給されており、セレクタ44の入力端子a1
には、遅延回路36の出力側から画素S2に対して、I
SD後の画素S3が供給されている。従って、これらの
二つの画素S1及びS3のデータがセレクタ43及び4
4により、夫々選択される。
画素S3が注目画素の時に、2のセレクタ制御信号が発
生する。セレクタ43の入力端子a2には、画素S3の
2SD前の画素S1のデータが遅延回路39から供給さ
れており、セレクタ44の入力端子a2には、画素S3
に対して、14SD後の画素S17が遅延回路33の途
中の段階から供給されている。即ち、遅延回路34.3
5.36.37により、4SDの遅延量が発生し、遅延
回路33の途中の段階で、遅延回路33の出力側に対し
てl03Dの遅延量が発生する。従って、これらの二つ
の画素S1及びS17のデータがセレクタ43及び44
により、夫々選択される。
生する。セレクタ43の入力端子a2には、画素S3の
2SD前の画素S1のデータが遅延回路39から供給さ
れており、セレクタ44の入力端子a2には、画素S3
に対して、14SD後の画素S17が遅延回路33の途
中の段階から供給されている。即ち、遅延回路34.3
5.36.37により、4SDの遅延量が発生し、遅延
回路33の途中の段階で、遅延回路33の出力側に対し
てl03Dの遅延量が発生する。従って、これらの二つ
の画素S1及びS17のデータがセレクタ43及び44
により、夫々選択される。
画素S4が注目画素の時に、3のセレクタ制御信号が発
生ずる。セレクタ43の入力端子a3には、遅延回路3
8からのISD前の画素S3のデータが供給されており
、セレクタ44の入力端子a3には、画素S4に対して
、13SD後の画素S17が遅延回路33の途中の段階
から供給されている。即ち、遅延回路34.35.36
.37により、4SDの遅延量が発生し、遅延回路33
の途中の段階で、遅延回路33の出力側に対して9SD
の遅延量が発生する。これらの二つの画素S3及びS1
7のデータがセレクタ43及び44により、夫々選択さ
れる。
生ずる。セレクタ43の入力端子a3には、遅延回路3
8からのISD前の画素S3のデータが供給されており
、セレクタ44の入力端子a3には、画素S4に対して
、13SD後の画素S17が遅延回路33の途中の段階
から供給されている。即ち、遅延回路34.35.36
.37により、4SDの遅延量が発生し、遅延回路33
の途中の段階で、遅延回路33の出力側に対して9SD
の遅延量が発生する。これらの二つの画素S3及びS1
7のデータがセレクタ43及び44により、夫々選択さ
れる。
画素S5が注目画素の時に、4のセレクタ制御信号が発
生ずる。セレクタ43の入力端子a4には、遅延回路4
1からの4SD前の画素S1のデータが供給されており
、セレクタ44の入力端子a4には、画素S5に対して
、4SD後の画素S9が遅延回路33の出力側から供給
されている。
生ずる。セレクタ43の入力端子a4には、遅延回路4
1からの4SD前の画素S1のデータが供給されており
、セレクタ44の入力端子a4には、画素S5に対して
、4SD後の画素S9が遅延回路33の出力側から供給
されている。
従って、これらの二つの画素S1及びS9のデータがセ
レクタ43及び44により、夫々選択される。
レクタ43及び44により、夫々選択される。
画素S6が注目画素の時に、1のセレクタ制御信号が発
生ずる。セレクタ43の入力端子a1には、遅延回路3
8からのLSD前の画素S5のデータが供給されており
、セレクタ44の入力端子a1には、画素S6に対して
、LSD後の画素S7が供給されている。従って、これ
らの二つの画素S5及びS7のデータがセレクタ43及
び44により、夫々選択される。
生ずる。セレクタ43の入力端子a1には、遅延回路3
8からのLSD前の画素S5のデータが供給されており
、セレクタ44の入力端子a1には、画素S6に対して
、LSD後の画素S7が供給されている。従って、これ
らの二つの画素S5及びS7のデータがセレクタ43及
び44により、夫々選択される。
画素S7が注目画素の時に、4のセレクタ制御信号が発
生する。セレクタ43の入力端子a4には、遅延回路4
1からの4SD前の画素S3のデータが供給されており
、セレクタ44の入力端子a4には、画素S7に対して
、4SD後の画素S11が遅延回路33の出力側から供
給されている。
生する。セレクタ43の入力端子a4には、遅延回路4
1からの4SD前の画素S3のデータが供給されており
、セレクタ44の入力端子a4には、画素S7に対して
、4SD後の画素S11が遅延回路33の出力側から供
給されている。
従って、これらの二つの画素S3及びSllのデータが
セレクタ43及び44により、夫々選択される。
セレクタ43及び44により、夫々選択される。
画素S8が注目画素の時に、3のセレクタ制御信号が発
生ずる。セレクタ43の入力端子a3には、遅延回路3
8からのISD前の画素S7のデータが供給されており
、セレクタ44の入力端子a3には、画素S8に対して
、13SD後の画素S21が遅延回路33の途中の段階
から供給されている。従って、これらの二つの画素S7
及びS21のデータがセレクタ43及び44により、夫
々選択される。
生ずる。セレクタ43の入力端子a3には、遅延回路3
8からのISD前の画素S7のデータが供給されており
、セレクタ44の入力端子a3には、画素S8に対して
、13SD後の画素S21が遅延回路33の途中の段階
から供給されている。従って、これらの二つの画素S7
及びS21のデータがセレクタ43及び44により、夫
々選択される。
画素S9が注目画素の時に、5のセレクタ制御信号が発
生ずる。第5図に示すように、セレクタ43の入力端子
a5には、遅延回路42から8SD前の画素S1のデー
タが供給されており、セレクタ44の入力端子a5には
、(4LI)−33D)後の画素Stのデータが供給さ
れている。第6図に示されるブロックの下のブロックに
おいて、画素S9から4LD後の画素の位置は、画素S
9と対応する画素(図示せず)である。この画素に対し
て、画素Siは、BSD前である。遅延回路31.32
.33により4LDの遅延量が発生し、また、遅延回路
34.35.36.37により4SDの遅延量が発生す
る。従って、遅延回路31の入力側に対して一123D
の位置からの出力信号がセレクタ44の入力端子a5に
供給される。
生ずる。第5図に示すように、セレクタ43の入力端子
a5には、遅延回路42から8SD前の画素S1のデー
タが供給されており、セレクタ44の入力端子a5には
、(4LI)−33D)後の画素Stのデータが供給さ
れている。第6図に示されるブロックの下のブロックに
おいて、画素S9から4LD後の画素の位置は、画素S
9と対応する画素(図示せず)である。この画素に対し
て、画素Siは、BSD前である。遅延回路31.32
.33により4LDの遅延量が発生し、また、遅延回路
34.35.36.37により4SDの遅延量が発生す
る。従って、遅延回路31の入力側に対して一123D
の位置からの出力信号がセレクタ44の入力端子a5に
供給される。
セレクタ43及び44は、画素S1及びSiのデ2 〇
− 一夕を夫々選択する。
− 一夕を夫々選択する。
画素S10が注目画素の時に、1のセレクタ制御信号が
発生する。セレクタ430入力端子a1には、遅延回路
38からのLSD前の画素S9のデータが供給されてお
り、セレクタ440入力端子a1には、画素S10に対
して、LSD後の画素Sllが供給されている。従って
、これらの二つの画素S9及びSllのデータがセレク
タ43及び44により、夫々選択される。
発生する。セレクタ430入力端子a1には、遅延回路
38からのLSD前の画素S9のデータが供給されてお
り、セレクタ440入力端子a1には、画素S10に対
して、LSD後の画素Sllが供給されている。従って
、これらの二つの画素S9及びSllのデータがセレク
タ43及び44により、夫々選択される。
画素Sllが注目画素の時に、2のセレクタ制御信号が
発注する。セレクタ430入力端子a2には、画素Sl
lの2SD前の画素S9のデータが遅延量FIFI39
から供給されており、セレクタ44の入力端子a2には
、画素Sllに対して、1dSD後の画素S25が遅延
回路33の途中の段階から供給されている。従って、こ
れらの二つの画素S9及びS25のデータがセレクタ4
3及び44により、夫々選択される。
発注する。セレクタ430入力端子a2には、画素Sl
lの2SD前の画素S9のデータが遅延量FIFI39
から供給されており、セレクタ44の入力端子a2には
、画素Sllに対して、1dSD後の画素S25が遅延
回路33の途中の段階から供給されている。従って、こ
れらの二つの画素S9及びS25のデータがセレクタ4
3及び44により、夫々選択される。
画素S12が注目画素の時に、3のセレクタ制御信号が
発生する。セレクタ43の入力端子a3には、遅延回路
38からのIsD前の画素Sllのデータが供給されて
おり、セレクタ44の入力端子a3にば、画素312に
対して、13SD後の画素S25が遅延回路33の途中
の段階から供給されている。従って、これらの二つの画
素S11及びS25のデータがセレクタ43及び44に
より、夫々選択される。
発生する。セレクタ43の入力端子a3には、遅延回路
38からのIsD前の画素Sllのデータが供給されて
おり、セレクタ44の入力端子a3にば、画素312に
対して、13SD後の画素S25が遅延回路33の途中
の段階から供給されている。従って、これらの二つの画
素S11及びS25のデータがセレクタ43及び44に
より、夫々選択される。
画素S13が注目画素の時に、6のセレクタ制御信号が
発生する。セレクタ43の入力端子a6には、遅延回路
41から4SD前の画素S9のデータが供給されており
、セレクタ44の入力端子a6には、(4LD−123
D)後の画素Siのデータが供給されている。第6図に
示されるブロックの下のブロックにおいて、JLD後の
画素の位置は、画素313と対応する画素(図示せず)
である。この画素に対して、画素Stは、12SD前で
ある。遅延回路31.32.33により4LDの遅延量
が発生し、また、遅延回路34.35.36.37によ
り4SDの遅延量が発生する。
発生する。セレクタ43の入力端子a6には、遅延回路
41から4SD前の画素S9のデータが供給されており
、セレクタ44の入力端子a6には、(4LD−123
D)後の画素Siのデータが供給されている。第6図に
示されるブロックの下のブロックにおいて、JLD後の
画素の位置は、画素313と対応する画素(図示せず)
である。この画素に対して、画素Stは、12SD前で
ある。遅延回路31.32.33により4LDの遅延量
が発生し、また、遅延回路34.35.36.37によ
り4SDの遅延量が発生する。
従って、遅延回路31の入力側に対して一163Dの位
置からの出力信号がセレクタ44の入力端子a6に供給
される。これらの画素S9及びSiのデータがセレクタ
43及び44により、夫々選択される。
置からの出力信号がセレクタ44の入力端子a6に供給
される。これらの画素S9及びSiのデータがセレクタ
43及び44により、夫々選択される。
画素S14が注目画素の時に、1のセレクタ制御信号が
発生する。セレクタ43の入力端子a1には、遅延回路
38からのLSD前の画素S13のデータが供給されて
おり、セレクタ44の入力端子a1には、画素SL4に
対して、]、SD後の画素S15が供給されている。従
って、これらのつの画素S13及びS15のデータがセ
レクタ43及び44により、夫々選択される。
発生する。セレクタ43の入力端子a1には、遅延回路
38からのLSD前の画素S13のデータが供給されて
おり、セレクタ44の入力端子a1には、画素SL4に
対して、]、SD後の画素S15が供給されている。従
って、これらのつの画素S13及びS15のデータがセ
レクタ43及び44により、夫々選択される。
画素S15が注目画素の時に、6のセレクタ制御信号が
発生ずる。セレクタ43の入力端子a6には、遅延回路
41から4SD前の画素Sllのデータが供給されてお
り、セレクタ44の入力端子a6には、(4LD−12
3D)後の画素Skのデータが遅延回路31の入力側に
対して一163Dの位置から供給される。ごれらの画素
Sll及びSkのデータがセレクタ43及び44により
、夫々選択される。
発生ずる。セレクタ43の入力端子a6には、遅延回路
41から4SD前の画素Sllのデータが供給されてお
り、セレクタ44の入力端子a6には、(4LD−12
3D)後の画素Skのデータが遅延回路31の入力側に
対して一163Dの位置から供給される。ごれらの画素
Sll及びSkのデータがセレクタ43及び44により
、夫々選択される。
画素316が注目画素の時に、3のセレクタ制御信号が
発生ずる。セレクタ43の入力端子a3には、遅延回路
38からのLSD前の画素S15のデータが供給されて
おり、セレクタ44の入力端子a3には、画素S16に
対して、13SD後の画素329が遅延回路33の途中
の段階から供給されている。従って、これらの二つの画
素S15及び329のデータがセレクタ43及び44に
より、夫々選択される。
発生ずる。セレクタ43の入力端子a3には、遅延回路
38からのLSD前の画素S15のデータが供給されて
おり、セレクタ44の入力端子a3には、画素S16に
対して、13SD後の画素329が遅延回路33の途中
の段階から供給されている。従って、これらの二つの画
素S15及び329のデータがセレクタ43及び44に
より、夫々選択される。
C9変形例
この発明は、ブロック化されたデータをバッファメモリ
に貯え、補間誤差を求めるために必要とされるデータを
バッファメモリから取り出すようにしても良い。
に貯え、補間誤差を求めるために必要とされるデータを
バッファメモリから取り出すようにしても良い。
また、補間誤差を検出するのに、減算回路7からの最小
値除去後のデータ或いは量子化回路8からの量子化コー
ドDTを使用しても良い。更に、ADRCのローカルデ
コーダを設け、ADRC復号された値から補間誤差を検
出しても良い。
値除去後のデータ或いは量子化回路8からの量子化コー
ドDTを使用しても良い。更に、ADRCのローカルデ
コーダを設け、ADRC復号された値から補間誤差を検
出しても良い。
補間方式としては、二つの画素の平均値に限らず、周囲
4点の画素のデータの平均値を使用しても良い。
4点の画素のデータの平均値を使用しても良い。
この発明に依れば、画像の特徴に良く合致したサブサン
プリングとレベル方向の圧縮を行うADRCとを併用し
ているので、圧縮率を高くすることができる。この発明
は、ADRCの量子化ビット数が固定であり、サブサン
プリングの間引き率が固定であるので、発生データ量が
略々一定に制御でき、発生データ量が伝送容量を超えな
いことが要求されるディジタルVTRのような伝送路に
通用して効果的である。更に、伝送及び間引きの判断が
補間誤差の大きさに応じてなされるので、受信側での復
元画像の画質を良好とできる。
プリングとレベル方向の圧縮を行うADRCとを併用し
ているので、圧縮率を高くすることができる。この発明
は、ADRCの量子化ビット数が固定であり、サブサン
プリングの間引き率が固定であるので、発生データ量が
略々一定に制御でき、発生データ量が伝送容量を超えな
いことが要求されるディジタルVTRのような伝送路に
通用して効果的である。更に、伝送及び間引きの判断が
補間誤差の大きさに応じてなされるので、受信側での復
元画像の画質を良好とできる。
第1図はこの発明の一実施例のブロック図、第2図及び
第3図はこの一実施例におけるブロックの一例の説明に
用いる路線図、第4図は可変長量子化の説明に用いる路
線図、第5図は補間誤差検出回路の一例のブロック図、
第6図は補間処理の説明に用いる画素データの配列を示
す路線図、第7図はセレクタ制御信号を発生ずるための
構成を示すブロック図である。 図面における主要な符号の説明 1:入力端子、 2ニブロック化回路、 3:最大値検出回路、 4:最小値検出回路、 8:量子化回路、 14:ゲート回路。 17:補間誤差検出回路、 19:ゲート信号発生回路。 代理人 弁理士 杉 浦 正 知 L9 ト−JIN℃八拍 −十一一 + 特許庁長官 吉 1)文 毅 殿 昭和63年10月25日提出の特許1!ll (2)2
、発明の名称 画像信号の高能率符号化装置3、補正
をする者 事件との関係 特許出願人 住所 東京部品用区北品用6丁目7番35号名称(21
8)ソニー株式会社 代表取締役 大 賀 典 雄 4、代理人 〒170 住所 東京都豊島区東池袋1丁目48番10号7、補正
の内容 (1)特許請求の範囲を別紙の通り訂正する。 (2)明細書中、第5頁18行、「出力する回路」を「
間引く回路」と訂正する。 (3)同、第6@19行、「伝送される」を「間引かれ
る」と訂正する。 (4)同、第12頁6行、r14を介して伝送する」を
「14により間引く」と訂正する。 6補正の対象 明細書の特許請求の範囲の欄及び発明の詳細な、特許請
求の範囲 ディジタル画像信号を複数の画素で形成されるブロック
構造に変換し、上記ブロック内のダイナミックレンジを
検出し、上記ダイナミックレンジに応して、元の量子化
ピント数より少ない量子化ピント数を」二記ブロンク内
の画素データに割り当て、量子化コードを発生する符号
化手段と、上記ブロック内の複数の画素に関して、夫々
の周辺の複数の画素を使用して受信側でなされるのと同
様の補間の処理を行い、上記補間により得られたデータ
と真値との間の誤差を検出する補間誤差検出手段と、 上記ブロック内の上記誤差に関して、上記誤差が小さい
順序で、所定の個数の量子化コードを選択的に間引く手
段と を備えたことを特徴とする画像信号の高能率符号化装置
。 手続補正書 平成 元年 8月31日 昭和63年特許願第268894号 2、発明の名称 画像信号の高能率符号化装置 3、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用6丁目7番35号名称(21
8)ソ ニー株式会社 代表取締役 大 賀 典 雄 4、代理人 〒170 住所 東京都豊島区東池袋1丁目48番10号6、補正
の対象 明細書の発明の詳細な説明の欄 7、補正の内容 (1)明細書中、第12頁7行、「形成される。」の後
に下記を加入する。 「但し、各基本画素○については、予測誤差が0となる
が、この基本画素は例外して扱い、基本画素データはゲ
ーI・回路14を通過するようゲート信号発生回路19
を制御する必要があるのは言うまでもない。」 以上
第3図はこの一実施例におけるブロックの一例の説明に
用いる路線図、第4図は可変長量子化の説明に用いる路
線図、第5図は補間誤差検出回路の一例のブロック図、
第6図は補間処理の説明に用いる画素データの配列を示
す路線図、第7図はセレクタ制御信号を発生ずるための
構成を示すブロック図である。 図面における主要な符号の説明 1:入力端子、 2ニブロック化回路、 3:最大値検出回路、 4:最小値検出回路、 8:量子化回路、 14:ゲート回路。 17:補間誤差検出回路、 19:ゲート信号発生回路。 代理人 弁理士 杉 浦 正 知 L9 ト−JIN℃八拍 −十一一 + 特許庁長官 吉 1)文 毅 殿 昭和63年10月25日提出の特許1!ll (2)2
、発明の名称 画像信号の高能率符号化装置3、補正
をする者 事件との関係 特許出願人 住所 東京部品用区北品用6丁目7番35号名称(21
8)ソニー株式会社 代表取締役 大 賀 典 雄 4、代理人 〒170 住所 東京都豊島区東池袋1丁目48番10号7、補正
の内容 (1)特許請求の範囲を別紙の通り訂正する。 (2)明細書中、第5頁18行、「出力する回路」を「
間引く回路」と訂正する。 (3)同、第6@19行、「伝送される」を「間引かれ
る」と訂正する。 (4)同、第12頁6行、r14を介して伝送する」を
「14により間引く」と訂正する。 6補正の対象 明細書の特許請求の範囲の欄及び発明の詳細な、特許請
求の範囲 ディジタル画像信号を複数の画素で形成されるブロック
構造に変換し、上記ブロック内のダイナミックレンジを
検出し、上記ダイナミックレンジに応して、元の量子化
ピント数より少ない量子化ピント数を」二記ブロンク内
の画素データに割り当て、量子化コードを発生する符号
化手段と、上記ブロック内の複数の画素に関して、夫々
の周辺の複数の画素を使用して受信側でなされるのと同
様の補間の処理を行い、上記補間により得られたデータ
と真値との間の誤差を検出する補間誤差検出手段と、 上記ブロック内の上記誤差に関して、上記誤差が小さい
順序で、所定の個数の量子化コードを選択的に間引く手
段と を備えたことを特徴とする画像信号の高能率符号化装置
。 手続補正書 平成 元年 8月31日 昭和63年特許願第268894号 2、発明の名称 画像信号の高能率符号化装置 3、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用6丁目7番35号名称(21
8)ソ ニー株式会社 代表取締役 大 賀 典 雄 4、代理人 〒170 住所 東京都豊島区東池袋1丁目48番10号6、補正
の対象 明細書の発明の詳細な説明の欄 7、補正の内容 (1)明細書中、第12頁7行、「形成される。」の後
に下記を加入する。 「但し、各基本画素○については、予測誤差が0となる
が、この基本画素は例外して扱い、基本画素データはゲ
ーI・回路14を通過するようゲート信号発生回路19
を制御する必要があるのは言うまでもない。」 以上
Claims (1)
- 【特許請求の範囲】 ディジタル画像信号を複数の画素で形成されるブロッ
ク構造に変換し、上記ブロック内のダイナミックレンジ
を検出し、上記ダイナミックレンジに応じて、元の量子
化ビット数より少ない量子化ビット数を上記ブロック内
の画素データに割り当て、量子化コードを発生する符号
化手段と、上記ブロック内の複数の画素に関して、夫々
の周辺の複数の画素を使用して受信側でなされるのと同
様の補間の処理を行い、上記補間により得られたデータ
と真値との間の誤差を検出する補間誤差検出手段と、 上記ブロック内の上記誤差に関して、上記誤差が小さい
順序で、所定の個数の量子化コードを選択的に出力する
手段と を備えたことを特徴とする画像信号の高能率符号化装置
。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26889488A JP2832959B2 (ja) | 1988-10-25 | 1988-10-25 | 画像信号の高能率符号化装置 |
CA000615080A CA1326899C (en) | 1988-10-14 | 1989-09-29 | Highly efficient coding apparatus |
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- 1988-10-25 JP JP26889488A patent/JP2832959B2/ja not_active Expired - Lifetime
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