JPH021145A - ヒューズ状態検出回路 - Google Patents
ヒューズ状態検出回路Info
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- JPH021145A JPH021145A JP63285578A JP28557888A JPH021145A JP H021145 A JPH021145 A JP H021145A JP 63285578 A JP63285578 A JP 63285578A JP 28557888 A JP28557888 A JP 28557888A JP H021145 A JPH021145 A JP H021145A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/74—Testing of fuses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/02—Details
- H02H3/04—Details with warning or supervision in addition to disconnection, e.g. for indicating that protective apparatus has functioned
- H02H3/046—Signalling the blowing of a fuse
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プログラム可能なヒユーズ回路に関し、更に
詳細には、ヒユーズの状態を検出するヒユーズ状態検出
回路に関する。
詳細には、ヒユーズの状態を検出するヒユーズ状態検出
回路に関する。
大面積集積回路デイバイスの製造において、欠陥が生じ
ることは一般的なことである。回路の歩留りを増すため
、通常、欠陥回路素子と取り替えるための冗長回路素子
が含まれている。たとえば、メモリ・デイバイスでは、
さらに別の行または列がチップに付加されており、回路
のテスト中、ヒユーズは、欠陥メモリ・セルを非欠陥冗
長素子に取シ替えるよう、条件付けられている。
ることは一般的なことである。回路の歩留りを増すため
、通常、欠陥回路素子と取り替えるための冗長回路素子
が含まれている。たとえば、メモリ・デイバイスでは、
さらに別の行または列がチップに付加されており、回路
のテスト中、ヒユーズは、欠陥メモリ・セルを非欠陥冗
長素子に取シ替えるよう、条件付けられている。
また、ヒユーズ状態検出回路は、論理機能回路の入力と
しても用いられている。プログラムされたヒユーズの状
態に基いて、論理回路は、選択された論理機能を実施す
る。
しても用いられている。プログラムされたヒユーズの状
態に基いて、論理回路は、選択された論理機能を実施す
る。
通常の集積回路のヒユーズは、レーザ溶断形。
レーザ・アニール形、または電気溶断形のいずれかであ
る。しかし、使用されるヒユーズの形式に関係なく、プ
ログラムされるべき回路は、所期の機能を行なうため、
ヒユーズの状態を検出できなければならない。最も一般
的なヒユーズ検出回路は、内部で70−ティング状態に
なるノードをなくすため、プル・アップまたはプル・ダ
ウン回路を含んでいる。しかし、これら回路は、複雑に
なシがちで、しかもさらに別の処理段を必要とすること
がある。また、これら−船釣な回路のいくつかは、ヒユ
ーズの状態にしたがって定常電流が流れるので、電力消
費を少なくしようとする要求には見合わない。
る。しかし、使用されるヒユーズの形式に関係なく、プ
ログラムされるべき回路は、所期の機能を行なうため、
ヒユーズの状態を検出できなければならない。最も一般
的なヒユーズ検出回路は、内部で70−ティング状態に
なるノードをなくすため、プル・アップまたはプル・ダ
ウン回路を含んでいる。しかし、これら回路は、複雑に
なシがちで、しかもさらに別の処理段を必要とすること
がある。また、これら−船釣な回路のいくつかは、ヒユ
ーズの状態にしたがって定常電流が流れるので、電力消
費を少なくしようとする要求には見合わない。
本発明は、再構成可能な集積回路において使用されるヒ
ユーズ状態検出回路の提供を目的とする。
ユーズ状態検出回路の提供を目的とする。
好ましい実施例では、ヒユーズ構造は、回路内に内蔵さ
れて、フリップ・フロップを形成し、かつ0MO8技術
を用いているので、電力消費は低い。
れて、フリップ・フロップを形成し、かつ0MO8技術
を用いているので、電力消費は低い。
ヒユーズの状態は、回路がパワー・アップされる時に検
出され、クロッキング・パルスは必要ない。
出され、クロッキング・パルスは必要ない。
回路は、機能的に安定しており、使用されるヒユーズ技
術には左右されない。また、回路は、地球的規模または
局地的規模の電離性放射線の影響に対して本質的に不感
性である。
術には左右されない。また、回路は、地球的規模または
局地的規模の電離性放射線の影響に対して本質的に不感
性である。
以下、添付の図面に基いて、本発明の実施例に関し説明
する。
する。
第1図は、本発明によるプログラム可能なヒユーズ回路
の概要図である。正の電圧電源端子vDDは、ヒユーズ
1の一端子と、pチャネル・トランジス/QPのソース
Sと、キャパシタC8とじて示されているイニシャライ
ジング素子の一端子とに接続している。ヒユーズ1の他
の端子、すなわちノードAは、トランジスタQNのドレ
インDと、QPのゲートに接続している。QPのドレイ
ンD1すなわちノードBは、QNのゲートと、イニシャ
ライジング素子(Cc)の他端子とに接続しており、こ
れはV。UT でもある。QNのソースSは、アースv
ssに接続している。ヒユーズ2は、QNのゲートとア
ースの間に並列に接続している。
の概要図である。正の電圧電源端子vDDは、ヒユーズ
1の一端子と、pチャネル・トランジス/QPのソース
Sと、キャパシタC8とじて示されているイニシャライ
ジング素子の一端子とに接続している。ヒユーズ1の他
の端子、すなわちノードAは、トランジスタQNのドレ
インDと、QPのゲートに接続している。QPのドレイ
ンD1すなわちノードBは、QNのゲートと、イニシャ
ライジング素子(Cc)の他端子とに接続しており、こ
れはV。UT でもある。QNのソースSは、アースv
ssに接続している。ヒユーズ2は、QNのゲートとア
ースの間に並列に接続している。
イニシャライジング素子の目的は、パワー・アップ時に
これらトランジスタをターン・オンすることである。Q
Nのゲートと電源との間に、またはパワー・アップ時に
おいてはQPのゲートとアースの間に電流路を形成する
ことにより、トランジスタは、そのターン・オン閾値電
圧に到達する。
これらトランジスタをターン・オンすることである。Q
Nのゲートと電源との間に、またはパワー・アップ時に
おいてはQPのゲートとアースの間に電流路を形成する
ことにより、トランジスタは、そのターン・オン閾値電
圧に到達する。
トランジスタが、−旦ターン・オンすると、回路は、後
述するような正のフィードバック・ループのため、ヒユ
ーズ状態に依存する安定状態になる。
述するような正のフィードバック・ループのため、ヒユ
ーズ状態に依存する安定状態になる。
イニシャライジング素子は、キャパシタ、または回路の
パワー・アップ時に電流路を供給するトランジスタのよ
うな他のデイバイスであってもよい。
パワー・アップ時に電流路を供給するトランジスタのよ
うな他のデイバイスであってもよい。
第2図に示すように、イニシャライジング素子は、第1
図に示すようなQPと並列ではなく、QNと並列に配置
してもよい。また、第3図に示すように、2つのイニシ
ャライジング素子を用いてもよい。図示されている3つ
の回路は、はとんど同じである。
図に示すようなQPと並列ではなく、QNと並列に配置
してもよい。また、第3図に示すように、2つのイニシ
ャライジング素子を用いてもよい。図示されている3つ
の回路は、はとんど同じである。
ヒユーズ状態の検出が適切に行なわれるには、(後述す
るように)イニシャライジング素子が正しく機能してい
ることが必要である。したがって、イニシャライジング
素子として、様々な環境でも最も安定しているタイプの
キャパシタC3を使用することが強く提案されている。
るように)イニシャライジング素子が正しく機能してい
ることが必要である。したがって、イニシャライジング
素子として、様々な環境でも最も安定しているタイプの
キャパシタC3を使用することが強く提案されている。
薄膜キャパシタは、次の2つの理由から接合キャパシタ
よりも高い安定性を示している。
よりも高い安定性を示している。
第1に、(たとえば、放射線または熱により)たとえば
、シリコンにホール−電子対を生じるような環境では、
接合キャパシタのp−n接合部に生じた電流は、正味キ
ャパシタンスを減少するどころか、失わせてしまうこと
さえある。しかし、薄膜キャパシタに関しては、薄膜金
属電極が、誘電体層ないし絶縁層によりその下のドープ
された半導体領域から分離されているので、このような
ことはない。第2に、接合キャパシタは、接合部に隣接
した空間電荷領域すなわち空乏層によりキャパシタンス
を供給している。この空乏層の幅は、印加された電圧と
温度の関数である。これに対して、薄膜キャパシタのキ
ャパシタンスは、印加された電圧と温度には本質的に関
係していない。
、シリコンにホール−電子対を生じるような環境では、
接合キャパシタのp−n接合部に生じた電流は、正味キ
ャパシタンスを減少するどころか、失わせてしまうこと
さえある。しかし、薄膜キャパシタに関しては、薄膜金
属電極が、誘電体層ないし絶縁層によりその下のドープ
された半導体領域から分離されているので、このような
ことはない。第2に、接合キャパシタは、接合部に隣接
した空間電荷領域すなわち空乏層によりキャパシタンス
を供給している。この空乏層の幅は、印加された電圧と
温度の関数である。これに対して、薄膜キャパシタのキ
ャパシタンスは、印加された電圧と温度には本質的に関
係していない。
また、薄膜キャパシタは、選択された値のキャパシタン
スを得るのにトリミングされることもある。
スを得るのにトリミングされることもある。
本実施例では、釧およびQPは、0MO8技術において
代表的に使用されているMOS)ランジスタである。ヒ
ユーズは、レーザにより溶断される導電性ポリシリコン
片であってもよい。ヒユーズが溶断されると、ヒユーズ
は、導通状態から非導通状態に変化する。実施例の回路
の適切な動作としては、両方のヒユーズが、同じ状態、
す々わち両方とも導通状態か、または両方とも非導通状
態でなければならない。
代表的に使用されているMOS)ランジスタである。ヒ
ユーズは、レーザにより溶断される導電性ポリシリコン
片であってもよい。ヒユーズが溶断されると、ヒユーズ
は、導通状態から非導通状態に変化する。実施例の回路
の適切な動作としては、両方のヒユーズが、同じ状態、
す々わち両方とも導通状態か、または両方とも非導通状
態でなければならない。
通常の動作モードにおいて、端子vDDは、約5ボルト
の正の電源に接続し、端子vssは、アース電位に接続
している。ヒユーズ1と2が導電している場合、ノード
Aは、ヒユーズ1を介して電源に接続し、それにより、
正の電圧にチャージされて、トランジスタQPの導通度
を低下する。トランジスタQPの導通度が低下すると、
ノードBの電圧は、ヒユーズ2の放電動作により低下し
、トランジスタQNの導通度を低下する。同様に、QN
の導通度功;低下すると、ノードAの電圧が増し、QP
の導通度をさらに低下する。この正のフィトバック・ル
ープにより、QPおよびQNは完全にターン・オフし、
スタティック電源電流を寄生接合部の漏れのレベルまで
低減し、それぞれアース電位および電源電位に等しい電
圧をノードBおよびノードAに発生する。
の正の電源に接続し、端子vssは、アース電位に接続
している。ヒユーズ1と2が導電している場合、ノード
Aは、ヒユーズ1を介して電源に接続し、それにより、
正の電圧にチャージされて、トランジスタQPの導通度
を低下する。トランジスタQPの導通度が低下すると、
ノードBの電圧は、ヒユーズ2の放電動作により低下し
、トランジスタQNの導通度を低下する。同様に、QN
の導通度功;低下すると、ノードAの電圧が増し、QP
の導通度をさらに低下する。この正のフィトバック・ル
ープにより、QPおよびQNは完全にターン・オフし、
スタティック電源電流を寄生接合部の漏れのレベルまで
低減し、それぞれアース電位および電源電位に等しい電
圧をノードBおよびノードAに発生する。
ヒユーズが導通している場合、ヒユーズのコンダクタン
スがQPおよび鋼のコンダクタンスに比較して大きい時
、回路の安定状態は、ノードAが電源電圧に等しく、ノ
ードBがアース電位に等しい場合だけである。たとえば
、ヒユーズ材質として、スクエア当9100オームのシ
ート抵抗を有するポリシリコンを使用している場合、設
計者は、ヒユーズのコンダクタンスがトランジスタの最
大コンダクタンスよシも大きくなるように、スクエアの
数を変えることによりヒユーズの抵抗を選択することが
できる。ヒユーズの長さが5スクエアの場合、全ヒユー
ズ抵抗は500オームである。トランジスタは、500
オームよりも約2〜4倍の抵抗を示していなければなら
ない。代表的なトランジスタは、10未満の幅対長さ比
を有している。
スがQPおよび鋼のコンダクタンスに比較して大きい時
、回路の安定状態は、ノードAが電源電圧に等しく、ノ
ードBがアース電位に等しい場合だけである。たとえば
、ヒユーズ材質として、スクエア当9100オームのシ
ート抵抗を有するポリシリコンを使用している場合、設
計者は、ヒユーズのコンダクタンスがトランジスタの最
大コンダクタンスよシも大きくなるように、スクエアの
数を変えることによりヒユーズの抵抗を選択することが
できる。ヒユーズの長さが5スクエアの場合、全ヒユー
ズ抵抗は500オームである。トランジスタは、500
オームよりも約2〜4倍の抵抗を示していなければなら
ない。代表的なトランジスタは、10未満の幅対長さ比
を有している。
なお、正確な比は、工程条件により左右され、かつ特定
の製造方法に合うように選択されなければならない。
の製造方法に合うように選択されなければならない。
ヒユーズが導通していない逆の場合、回路がパワー・ア
ップされ、vDDがゼロから増加する時、ノードBの電
圧は、イニシャライジング素子の動作(たとえば、キャ
パシタCcの、電11i”onへの容量結合動作)によ
り増加する。QNをオンにするのに十分なノードB電圧
を生じるようインシャライジング素子を構成することに
より、ノードAは、放電して、QPをオンにする。それ
にょシ、ノードBは、vDDまで上昇し、正のフィード
バック・ループを完成する。QPおよび鋼は両方ともオ
ンの1まで、ドレイン電流はゼロにほぼ等しく、ノード
AとノードBは電源電位およびアース電位にそれぞれ等
しい。逆に言えば、これと同じイニシャライゼイション
は、QPがターン・オンするようにノードAを放電する
ことにより行なわれる。
ップされ、vDDがゼロから増加する時、ノードBの電
圧は、イニシャライジング素子の動作(たとえば、キャ
パシタCcの、電11i”onへの容量結合動作)によ
り増加する。QNをオンにするのに十分なノードB電圧
を生じるようインシャライジング素子を構成することに
より、ノードAは、放電して、QPをオンにする。それ
にょシ、ノードBは、vDDまで上昇し、正のフィード
バック・ループを完成する。QPおよび鋼は両方ともオ
ンの1まで、ドレイン電流はゼロにほぼ等しく、ノード
AとノードBは電源電位およびアース電位にそれぞれ等
しい。逆に言えば、これと同じイニシャライゼイション
は、QPがターン・オンするようにノードAを放電する
ことにより行なわれる。
その後、QPは、ノードBをチャージし、QNをオンに
し、それにより正のフィードバック・ループを完成する
。
し、それにより正のフィードバック・ループを完成する
。
機能の概要は、表1に示す通りである。
表1
31−ズト2の状態 IDDvOUTvOUT導通
QV V SS DD 非導通 0vDDs8 ■ 出力信号は、いずれかのトランジスタのドレイン接続か
ら得られる。voUTまたはV。UTまたはその両方は
、冗長回路を制御するのに使用される。
QV V SS DD 非導通 0vDDs8 ■ 出力信号は、いずれかのトランジスタのドレイン接続か
ら得られる。voUTまたはV。UTまたはその両方は
、冗長回路を制御するのに使用される。
したがって、図示されているフリップ・フロップすなわ
ち双安定ヒユーズ検出回路は、クロッキング、リフレッ
シング、またはd 、c、電力消費の必要なく、ヒユー
ズの状態に応じて、アースまたはvDDのいずれかの出
力レベルを発生する。開示された回路は、安定し、かつ
使用されるヒユーズ技術に関係しない機能性を有してい
る。
ち双安定ヒユーズ検出回路は、クロッキング、リフレッ
シング、またはd 、c、電力消費の必要なく、ヒユー
ズの状態に応じて、アースまたはvDDのいずれかの出
力レベルを発生する。開示された回路は、安定し、かつ
使用されるヒユーズ技術に関係しない機能性を有してい
る。
回路は、回路ノードにより収集されるチャージを生じる
、時間に依存する放射線現象による影響をほとんど受け
ない。また、ヒユーズの高い導通度のため、ノード電圧
を問題となるほど変化するには、非常に大量の放射線を
必要とする。ヒユーズが導通していない場合、本来の回
路状態は、どの半導体のp−n 接合部も逆バイアスさ
れないような状態である。放射線によるチャージの収集
は、p−n接合部の逆バイアスを低減する傾向にあるの
で、放射線現象によるいかなる収集も回路の状態を単に
強めるだけで、したがって、ノードAおよびBは、本質
的に安定している。このように、回路は、−時的な電離
性放射線に対して本質的に不感性である。
、時間に依存する放射線現象による影響をほとんど受け
ない。また、ヒユーズの高い導通度のため、ノード電圧
を問題となるほど変化するには、非常に大量の放射線を
必要とする。ヒユーズが導通していない場合、本来の回
路状態は、どの半導体のp−n 接合部も逆バイアスさ
れないような状態である。放射線によるチャージの収集
は、p−n接合部の逆バイアスを低減する傾向にあるの
で、放射線現象によるいかなる収集も回路の状態を単に
強めるだけで、したがって、ノードAおよびBは、本質
的に安定している。このように、回路は、−時的な電離
性放射線に対して本質的に不感性である。
第1図は本発明の実施例の回路図、第2図は本発明の別
の実施例の回路図、第3図は本発明の第3の実施例の回
路図である。 QP 、 QN ・・・・トランジスタ、Cc ・・
・・キャパシタ、vDD電圧源、v88・・・・アース
電位、1.2・・・・ヒユーズ 特許出願人 ノ・ネウエル・インコーボレーテツド復
代理人 山川数構(#’!112名)手続補正書(株゛
) 1、事件の表示 日2和63年特 許願第語5ヲ9g号2、発明の名称 巳ニー又゛゛傳4倶才良出回)各 3、補正をする者 事件との関係 特 許出願人名称(氏名)
へネウエレイシコーホpレーテッド・5、□の日付
平成 1 年 3 月 ワ 日明細書の浄書(内容(こ
変更なし)
の実施例の回路図、第3図は本発明の第3の実施例の回
路図である。 QP 、 QN ・・・・トランジスタ、Cc ・・
・・キャパシタ、vDD電圧源、v88・・・・アース
電位、1.2・・・・ヒユーズ 特許出願人 ノ・ネウエル・インコーボレーテツド復
代理人 山川数構(#’!112名)手続補正書(株゛
) 1、事件の表示 日2和63年特 許願第語5ヲ9g号2、発明の名称 巳ニー又゛゛傳4倶才良出回)各 3、補正をする者 事件との関係 特 許出願人名称(氏名)
へネウエレイシコーホpレーテッド・5、□の日付
平成 1 年 3 月 ワ 日明細書の浄書(内容(こ
変更なし)
Claims (4)
- (1)第1および第2電圧源にそれぞれ電気的に接続し
た第1および第2端子装置と、 第1および第2端子装置の間に電気的に接続し、かつ2
つのヒューズと、それぞれ制御領域を有する2つのトラ
ンジスタとから成るフリップ・フロップ回路にして、各
ヒューズは、トランジスタの1つの負荷回路にあり、各
トランジスタの制御領域は、他のトランジスタの負荷回
路に電気的に接続し、各ヒューズは、ヒューズが最初に
供給された時には比較的高い導通度であるが、溶断され
た時には比較的低い導通度である選択された導通度の導
電路を供給するフリップ・フロップ回路と、上記第1お
よび第2端子装置の選択された1つと上記トランジスタ
の制御領域の選択された1つの間に電気的に接続された
イニシャライジング素子にして、上記イニシャライジン
グ素子は、ドープされた半導体領域の上に位置しかつ絶
縁層により上記領域から分離された薄膜金属層から成る
キャパシタを含んでいるイニシャライジング素子と、か
ら成り、検出回路が電気的に付勢される時、ヒューズが
導通している場合、所定の第1信号が供給され、かつヒ
ューズが溶断された場合、所定の第2信号が供給される
ことを特徴とする、ヒューズの状態を検出するヒューズ
状態検出回路。 - (2)電源電圧を受信する入力装置と、 2つのヒューズと、 ヒューズに接続し、ヒューズが両方とも導通している場
合、所定の第1信号を供給し、かつヒューズが両方とも
導通していない場合、所定の第2信号を供給し、また入
力装置に接続している出力装置と、 から成ることを特徴とするヒューズ状態検出回路。 - (3)第1および第2電圧源にそれぞれ電気的に接続し
た第1および第2端子装置と、 第1および第2端子領域と制御領域をそれぞれ有する第
1および第2トランジスタにして、上記第1および第2
端子領域の間に選択された導通度の導電路を有効に供給
するよう指示され得、第1トランジスタの第1端子領域
は、第2トランジスタの制御領域に電気的に接続し、第
1トランジスタの第2端子領域は、第2端子装置に電気
的に接続し、第2トランジスタの第1端子領域は、第1
端子装置に電気的に接続し、かつ第2トランジスタの第
2端子領域は、第1トランジスタの制御領域に電気的に
接続している第1および第2トランジスタと、 上記第1および第2端子装置の選択された1つと上記第
1および第2トランジスタの制御領域の選択された1つ
の間に電気的に接続されたイニシャライジング素子にし
て、上記イニシャライジング素子は、ドープされた半導
体領域の上に位置しかつ絶縁層により上記領域から分離
された薄膜金属層から成るキャパシタを含んでいるイニ
シャライジング素子と、 第1および第2端子領域をそれぞれ有する第1および第
2ヒューズにして、それらの間に、最初に供給された時
には比較的高い導通度であるが、溶断された時には比較
的低い導通度である選択された導通度の導電路が供給さ
れ、かつ第1ヒューズは、第1端子装置と第2トランジ
スタの制御領域との間に電気的に接続し、第2ヒューズ
は、第1トランジスタの制御領域と第2端子装置との間
に電気的に接続した第1および第2ヒューズと、から成
り、検出回路が電気的に付勢される時、第1および第2
ヒューズが両方とも導通している場合、所定の第1信号
が供給され、かつ第1および第2ヒューズが溶断されて
いる場合、所定の第2信号が供給されることを特徴とす
るヒューズ状態検出回路。 - (4)ドレイン、ゲート、ソースを有する第1トランジ
スタと、 ドレイン、ゲート、ソースを有する第2トランジスタと
、 第1トランジス、のドレインを第2トランジスタのゲー
トに接続する装置と、 第1トランジス、のゲートを第2トランジスタのドレイ
ンに接続する装置と、 ドープされた半導体領域上に位置しかつ絶縁層により上
記領域から分離されている薄膜金属層から成るキャパシ
タを含んでいるイニシャライジング素子と、 トランジスタの少なくとも1つのドレインとソースの間
にイニシャライジング素子を接続する装置と、 一対のヒューズと、 第1トランジスタのゲートと第1トランジスタのソース
間にヒューズの1つを接続する装置と、第2トランジス
タのゲートと第2トランジスタのソース間に第2ヒュー
ズを接続する装置と、第1トランジスタのソースに高い
正電圧を供給する装置と、 第2トランジスタのソースにアース電位を供給する装置
と、 いずれかのトランジスタのドレインに接続し、出力信号
を供給する出力装置と、 から成り、トランジスタと、イニシャライジング素子と
、ヒューズは、ヒューズが導通している場合、出力装置
は所定の第1出力信号を供給し、かつヒューズが導通し
ていない場合、出力装置は、所定の第2出力信号を供給
するように、選択されたパラメータを有していることを
特徴とするヒューズ状態検出回路。
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