JPH02111123A - 可変周波発振器の同期化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変周波発振器を入力信号内のキャリアの周波
数と同期化させるための、入力信号とこの発振器からと
り出された信号の位相を、フィルタを介して発振器の制
御入力に加えられる、位相差によりきまる出力信号を角
゛する位相弁別器において比較するＰＬＬ回路からなる
同期化回路に関する。

〔従来の技術〕

この種の回路は知られており、無線受信機用のステレオ
デコーダ用の例えばモノリシック集清回路ＴＤＡ　　１
５７８　　Ａがそのような回路を含んでいる。ＰＬＬ回
路内のフィルタは入力信号周波数（１９ＫＩｌｚ）の約
３％の阻止範囲が得られる。

他方、これは回路要素の特性変化と回路の温度変動によ
り生じる発振器の自走周波数の変動を補償し、そして他
方ではＰＬＬ回路が、パイロツｌ−（、。

号の周波数とは異なる周波数をもつ（ｄ構成分によりロ
ックしないようになっている。

〔発明が解決しようとする課題〕 そのような小さい阻止範囲で充分とするためには制御発
振器の自走周波数を決定する要素についての許容差を厳
密にする必要があり、そして更にポテンショメータ等に
よる調整を行うべきである。

〔発明を解決するための手段〕

本発明の目的は調整不要な上記のごとき回路を実現する
ことである。

本発明によれば、この目的は発振器周波数とキャリア周
波数（°こ近似する安定な基準周波数との間の差により
きまり、そして発振器の制御入力に加えられてこの差が
減少するようにこの発振器を制御する制御信号を発生す
る周波数弁別器を設け、そして発振器周波数が基準周波
数に近似するときあるいは基準周波数よりキャリア周波
数に近（なるときにこの周波数弁別器による制御を阻止
する阻止回路を設けることにより達成される。

本発明によれば、発振器の周波数ははじめに基準周波数
と整合し、またこの発振器の自走周波数がＰＬＬ回路の
阻止範囲外であるときもそのようになる。続いて、この
発振器はＰＬＬ回路内の位相弁別器によってのみ同期を
とられる。通常水晶発振器で発生される非常に安定した
基準周波数か例えば無線受信機のような多くの現代の通
信装置において使用されていれば部品点数の比較的少い
周波数弁別器や阻止回路のみが必要である適当な分周器
により、この基準周波数は入力信号内のキャリアに非常
に近いものとすることが出来るから、ＰＬＬ回路の阻止
範囲は、大きい阻止範囲の場合に生じる非調波歪みが本
質的に減少しチャンネル分離が維持されるように実質的
に減少しつる。

本発明の他の実施例では発振器の自走周波数は発振／製
造上のバラツキおよび動作パラメータの変化によりキャ
リア周波数より上（下）となるように選ばれ、基僧周波
数は、キャリア周波数より上（下）であり、そして少く
とも制御の場合には発振器周波数とキャリア周波数の間
となるように選ばれ、阻止回路は発振器周波数が基準周
波数より低く高）い場合に周波数弁別器による発振器制
御を阻止する。この実施例においては、周波数弁別器は
発振周波数がキャリア周波数より高（低）であることを
決定するだけでありモして１方向にのみ基準発振器を離
調しなければならないから比較的簡単な構造を有する。

他方、発振器の同期状態発振周波数である自走周波数は
、発振器周波数が常に温度変化や製造上のバラツキとは
無関係にキャリア周波数より上または下となるように、
キャリア周波数とは比較大きく異なるべきである。

かくして、この発振器は一般に、その発振とキャリアと
の位相差が小さいまま維持されるためには注意しなけれ
ばならないような比較的大きい範囲に離調される。

本発明の他の実施例においては安定化周波数をもつ発振
器があるものとして、２個の分周器が設けられており、
それらの分周比は第１基準周波数がキャリア周波数より
低く、第２基準周波数がキャリアより高くなるように選
ばれてあり、第１発振器周波数がこの第１および第２基
準周波数の間のとき周波数弁別器による発振器の制御が
阻止されるように阻止回路が配置される。これら２個の
分周器により、この場合２つの基■周波数が安定化発振
器の周波数から発生出来る。この実施例では周波数弁別
器および阻止回路の要素の数は２倍となるが、制御発振
器はその自走り周波数がキ４・リア周波数に対応するよ
うにすることが出来る。

各発振器に影響する発振速度または温度変動により、そ
の自走周波数は第１基塾周波数より下または第２基準周
波数より上の、２つの基準周波数の間となり、いずれに
しても発振器のロックインが保証される。

周波数弁別器の構造はいろいろとすることが出来る。デ
ィジタル形有限容量をもち、制御発振器の発振期間内で
本質的に高い周波数の安定化発振器の発振により減算す
るカウンタを含み、この制御発振器はこのカウンタが一
つのペリオド内てＯとなるまで同調する。その結果、発
振器は安定化発振器の周波数とカウンタの内容とにより
きまる周波数を有するその周波数が２つの基準周波数内
となるまで同調する。これら値は結宋としての基準周波
数がキャリア周波数より上そして下となるように効率的
に選ばれる。

上記のディジタル化されたものは同じく阻止回路を含ん
でいるが、現在の半導体技術においては未だに比較的複
雑である。それ故、本発明の他の好適な実施例では周波
数弁別器は少くとも１個の周波数応答位相弁別器からな
る。そのような位相弁別器自体は周知であり、テイーツ
エ／ンエンク著「半導体技術」　（４版６９１頁他）に
示されている。更に、そのような位相検出器は例えば集
積回路ＨＥＦ　　４０４６Ｂのようないくつかの集積回
路の部分を形成する。

〔作　用〕

上述のように、制御発振器の周波数が与えられた値ある
いは与えられた周波数範囲になると阻止動作を行う周波
数弁別器が設けられる。これら回路では他の阻止回路は
もはや不要である。しかしながら、他の周波数弁別器は
この能力を何せず、このための本発明の一実施例では周
波数弁別器は発振器信号からとり出された周波数用およ
び基苧周波数用の夫々の入力を有し、その１つの入力の
周波数が他方の入力のそれより大きいときに第１の極性
の電流をそしてその１つの入力の周波数が上記他方の入
力より小さいときに第２極性の電流を供給する少くとも
１個の周波数弁別器からなり、その出力がダイオードを
介して制御可能な発振器の制御入力に接続する。

〔実施例〕

第１図は周波数可変発振器２１を信号入力２２のパイロ
ット信号（１９ＫＩＩＺ）と同期させるために使用され
、そして抑圧サブキャリア（３８Ｋｌｌｚ）で変調され
たいわゆる差信号を復調するためのステレオデコーダに
使用出来る回路を示す。入力２２はまた位相弁別器２３
の入力であり、史に入力２４を有する。入力２４は分周
器２５の出力に接続し、そこで、その入力の周波数すな
わち発振器２１の出力信号が比Ｎで分周される。アナロ
グマルチプライヤ回路でよいこの位相弁別器２′３の出
力は低域フィルタ２６を介して発振器２１の制御入力に
接続する。その周波数は入力２１と２４の周波数が同一
であり且つはゾ同相となるまで変化する。前述のように
周知のＰＬＬ回路も組込まれる。

また、周波数弁別器３０は発振器２１て発生されて分周
器′２７により分周される周波数〔。を安定な周波数ｆ
Ｎから分周器３１により発生される周波数ｆと比較する
。図示しない例えば水晶発振器である周波数安定発振器
により周波数ｆＮは発生しうる。周波数弁別器３０の出
力における、この周波数差によりきまる信号が位相弁別
器２３の出）Ｊに接続する。周波数ｆＮと分周器３１の
分周比は結果として生じる周波数が、入力信号内のパイ
ロット信号と同期したとき発振器２〕からの周波数ｆｏ
かられずかにのみ異なるように選ばれる。

位相弁別器２３の出力に接続する位相弁別器３０の出力
は周波数ｆ。の差によりきまる信号を供給する。この信
号は周波数ｆ。間の差が減少するように低域フィルタ２
６を介して発振器２１の入力を制御する。周波数ｆ。が
周波数ｆに対応しあるいはこの周波数を中心として限定
された範囲内の値をもつとすれば、この周波弁別器は不
動作となる。発振器２１はこのときすでにパイロット信
号の周波数に近くなっている周波数を出す。この発振器
の自走周波数は所望の周波数から比較的離れているが、
比較的カットオフ周波数の低い低域フィルタ２６がこの
ため用いられ、その結果、一方では小さい阻止範囲そし
て他方では位相孔れのほとんどないものが得られる。

第２図は集積回路で実現されるステレオデコーダ用の実
施例である。ＰＬＬ回路は主として集積回路ＴＤＡ］５
７８Ａに含まれており、その結線はビン６〜１３でのみ
示しである。ビン１〜５と１４〜１８はデータハンドブ
ックに示されている結線に対工Ｌ１ｒるものでよい。パ
イロット信号を含むステノオマルチプレタス信号は端Ｔ
７と８に接続す；り電源電圧をもつ回路のビン６に与え
られる。

この集積回路内の発振器は電流源を有し、これはコンデ
ンサ３２を周期的に充放電させるものであり、充電と放
電間の転移はこのコンデンサの電圧が上の値と下の値に
夫々なるときに生じる。この電源からの充電電流と放電
電流の値はビン１０を、従ってそれに接続する抵抗３３
を流れる直流゛小流によりきまる。従ってこの発振器の
周波数はビン１０と１１に接続されるＲＣ時定数により
きまる。

パイロット信１号（１９ＫＩＩＺ）と同期したときの発
振器周波数は７６　Ｋ１１ｚであるが、このＲＣの組合
せ３２．３３は自走周波数８５ＫＨｚが従来の周囲温度
でそして正確に維持された値をもって回路ＴＤＡ１５７
８Ａの通常の試料において得られるように選ばれる。こ
の値の選定は製造上のバラツキ、要素の許容度および温
度変動が望ましくない組合せとなった場合に所望の周波
数７６　Ｋ１１ｚがその発振器の自走周波数のバラツキ
の下限を表わすとする仮定にもとづいている。

コンデンサ３２の３角波電圧は増幅器３４により対称矩
形電圧に変換されてＨＥＦ４０４６Ｂの集積回路３５に
加えられる。これは、周波数弁別器として動作するよう
にビン３と１４に接続する入力とビン１３に接続する出
力を有する周波数応答位相検出器からなる。発振周波数
ｆ。はピン１４に、７７　ＫＨｚの基準周波数ｆはピン
３に加えられる。周波数ｆは発振器の自走周波数として
の公称周波数に対し同じ値を有する、すなわち一般にこ
の自走周波数より公称周波数に近い周波数となるように
選ばれる。周波数ｆの適当な値は例えば７７ＫＨｚであ
る。

この位相検出器はその出力に２個のスイッチ可能な電流
源を有しこれら電源は逆極性の電流を与える。発振周波
数ｆ。が第３ａ図に示すように基準周波数ｆより大であ
ればその止縁で一方の電源がオンとなり基準信号の止縁
でオフとなる。他方、そのとき位相検出器の出力（ビン
１３）の電位には正の値にジャンプする。両電源は基準
信号の止縁と発振信号の止縁の間のペリオドでオフとな
る。

発振周波数ｆ。が基準周波数より低いとき（第３ｂ図）
他方の電流源が基準信号の止縁でオンとなり発振信号の
止縁でオフとなり、その間両電源は再びオフとなる。周
波数応答位相検出器３５はこのようにその出力に、ｆｏ
＞ｆのとき正、ｆ。

〈ｆのとき負の極性をもつパルス的な直流電流を出す。

この出力は３３０にΩの抵抗面電流パルスのみを通すダ
イオードを介してインピーダンス変成器３８の入力に接
続する。この変成器３８は３３０にΩの抵抗３９を介し
て回路２７のビン１０に接続する。このピンはこの回路
内の可変発振器の制御出力である。ピン１０を介して外
部抵抗３３に流れる電流は、発振器周波数が低下するよ
うにインピーダンス変成器３８からの電流により減少す
る。この制御プロセスは発振周波数ｆ。

が基準周波数ｆに対応するまで続けられる。次に位相検
出器はダイオード３７により不動作となる。

入力２２（ピン６）の入力信号がパイロット信号であれ
ば、回路２７内の位相弁別器はビン１３に制御信号を出
し、この信号は低域フィルタ２６を介してインピーダン
ス変成器に加えられると共に、パイロット信号周波数の
４倍の値に対応する７　６　Ｋ１１ｚが達成されるまで
発振周波数を低下させる。そしてこのときＰＬＬ回路が
ロックされる。

低域フィルタ２６は回路２７内の位相弁別器の出力信号
を濾波するだけでなく周波数応答位相検出器３５の出力
信号をも濾波する。これは２つの並列な分岐を有し、こ
れらの一方が２２０　Ｆのコンデンサ４０を含み、他方
が２２にΩの抵抗４１と１５０　Ｆのコンデンサ４２の
直列回路を含む。このフィルタの遮断周波数はＴＤＲ１
５７８Ａのデータハンドブックの値より低くなっており
、その理由は基準周波数ｆと所望周波数との間の差が予
定の小さい値となるため比較的小さくできるからである
。

発振器の自走周波数（８５Ｋｔｌｚであるが温度変化と
製造上のバラツキが望ましくな（組合さった場合にはそ
れより高くなる）と発振器の同期周波数（７６ＫＩｌｚ
）との間には比較的大きな差がある。

その結果、ＯＬＬ回路のロックイン状態において、入力
２２のパイロット信号と発振器の７６　Ｋ１１ｚ出力信
号の分数である周波数からとり出された１９Ｋｌｌｚの
信号との間に比較的大きな位相差が生じ、この位相量が
１９Ｋｔｌｚの入るステレオデコーダのチャンネル分離
を劣化させる。この位相差はＰＬＬ回路内のループ利得
を増加させることにより減少しつる。インピーダンス変
成器３８はこの目的に使用される。

第４図は第１図の要素３０と３１を要素５０〜５８で置
き代えた実施例を示す。５０は例えば水晶発振器のよう
な安定周波数を有する発振器である。発振周波数ｆＮが
２個の分周器５１と５２の入力に加えられる。分周器５
１．５２は異なる分周比を有し、これらはキャリア周波
数より低い第１基準周波数ｆ１とそれより高い第２基準
周波数ｆ２　（分周器５２の出力）が得られるように選
ばれている。例えば同期した状態の発振周波数が７６　
Ｋ１１ｚであり、発振器５０の周波数ｆＮが４　Ｍｌｌ
ｚであれば分周器５１の分周比は５３であり、分周器５
２は５２である。７５．　５ＫＩＩｚの周波数ｆ１と７
６、　９ＫＩＩｚのｆ２はそれから得られる。これら基
準周波数はこのようにして所望の発振周波数の入る周波
数ウィンドーを構成する。

これら分周器の夫々は、第２図で述べた周波数検出器３
５と同じ構造を有する周波数応答位相検出器５３と５４
の一方に接続する。基準周波数ｆ１とｆ２は検出器５３
と５４の第１入力に夫々接続し、これら検出器の第２入
力には発振周波数ｆｏが入る。位相検出器５３の出力は
ＰＬＬ回路の低域フィルタ２６に、抵抗５５とダイオー
ド７５の直列回路を介して接続する。位相検出器５４の
出力は同じく抵抗５６とダイオード５８の直列回路を介
してフィルタ２６に接続するがダイオード５８は（フィ
ルタ２６からみて）ダイオード５７とは逆方向の極性を
有する。

第４図の回路は次のように動作する。発振器の自走周波
数ｆ　が基準周波数ｆ１より低いとき、検出器５３と５
４は正極性の電流パルスを出し、−力検出器５３からの
電流パルスのみがフィルタ２６の入力に入る。これは検
出器５４の正の電流パルがダイオード５８により抑圧さ
れるからである。その結果、フィルタの出力には、第４
図に示さない制御発振器２１をより高い周波数に同調さ
せる電、圧が出る。発振周波数Ｃ８が基準周波数ｆ１以
上となると、検出器５３からの電流パルスの極性が反転
するが、これら電流パルスはダイオード５７により活性
とはならない。この状態において、検出器５３．５４の
出力信号はダイオード５７．５８により阻止されるから
、発振器周波数はｆｌとｆ２の間となり、発振器は第４
図には示さないＰ　Ｌ　Ｌ′回路によってのみはゾ所望
値になる。

周波数ｆ　がはじめからｆ２より高ければ検出器５３．
５４は負の電流パルスを出すが、検出器５３の電流パル
スはダイオード５７により抑圧される。低域フィルタ２
６によりこれらの負電流パルスは発振器２１をｆ２とな
るまで低い周波数へと同調させる。°次に検出器５４か
らの信号の極性が反転するが、これら信号はダイオード
５８により抑圧される。検出器５３．５４はこのように
して共に不活性となり、制御発振器はＰＬＬＮ路により
更に離調する。

自走周波数ｆ。がスタート時にすてに輸とｆ２の間であ
れば発振器はＰＬＬＮ路によってのみ同調される。

第２図と比較しての第４図の回路の利点は発振器の自走
周波数の公称値が同期状態の発振器の周波数と同じとな
りうろことである。製造上のバラツキや温度変化にも拘
らず、同期状態の発振器周波数と自走周波数との差は第
２図の回路におけるより、一般に小さく、従って位相差
も小さい。しかしながら、分周器、位相検出器および阻
止回路の要素の数は第２図の２倍となる。

第２図と同じ利点を有し、それよりも要素数の少い回路
を第５図に示す。直列回路５５，５６゜５８の端子はＡ
ＮＤゲート６２．６３を介して、第２図の検出器３５と
同じ構造の周波数応答位相検出′ｒｉ６１の出力に接続
する。この検出器の入力は安定周波数ｆＮを受ける入力
を有するスイッチ可能な分周器６０の出力に接続する。

ＡＮＤゲート６３の出力は検出器６１の出力に接続する
その入力と同様に反転される。正のパルスが抵抗−ダイ
オード回路５５．５７を介して低域フィルタ２６に入る
ことが出来、負のパルスがダイオード抵抗口、路５６．
５８を介してそのフィルタに入る。

但し、ＡＮＤゲート６２と６３の第２入力に適正な信号
が与えられたときである。回路６０の分周比を決定する
この信号ＡはＡＮＤゲート６２の第２入力に直接に、そ
してインバータ６４を介してＡＮＤゲート６３の第２入
力に加えられる。

この回路は次のように動作する。Ａ−１のとき、分周比
Ｍ１は゛分周器６０の出力周波数かｆｌとなるように用
いられる。発振周波数がｆｌより低いとき、検出器６１
の出力パルスは正となりそのとき開いたＡＮＤゲート６
２、ダイオード５５および抵抗５７を介してフィルタ２
６に入る。これにより、発振器周波数はｆ。がｆｌを越
えるまで上昇する。そのどき生じる負パルスはダイオー
ド５５により阻止され、ＡＮＤゲート６３が阻止される
ためダイオード５６には入らない。

この信号Ａは０のとき、分周器６０の出力信号はｆ　と
なる。発振周波数ｆｏがｆ２より高いと、検出器６］が
負のパルスを出し、これかそのとき開＜ＡＮＤゲート６
３、ダイオード５６、抵抗５８を介してフィルタ２６に
入る。一方このフィルタの出力信号は発振周波数ｆ。が
ｆ２より低くなるまで電圧制御発振器２１（第１図）を
離８個させる。これら出力パルスはそのとき正となり、
これがダイオード５６により抑圧され、ＡＮＤゲート６
２が閉じるためダイオード５５に入らない。

このように、発振周波数ｆｏがｆｌより低いかｆ　より
高いとき、発振器はその周波数がｆｌとｆ２の間となる
までｐ４調される。次にこの回路は不活性となる。

信号Ａが０で、周波数ｆｏがｆｌより低いときあるいは
Ａが１でｆｏがｆ２より高いときにはこの回路は活性で
ない。この場合発振器の所望の離調を行うためには信号
Ａは反転しなければならない。これは信号が充分大きい
ペリオドをもって周期的に反転されるので実現される。

しかしながら、第５図には示さないが抵抗５７と５８の
接続点にパルス（正または負）がないとき信号Ａの極性
を反転する論理回路を設けることによっても＝ｆ能であ
る。

〔発明、の効果〕

ＰＬＬステレオデコーダについて本発明を述べたが交通
情報放送またはラジオデータシステム用のデコーダ回路
に使用出来る。一般にこれは発振器を既知のキャリア周
波数と同期させるＰＬＬ復調回路に適用出来る。

【図面の簡単な説明】

第１図は本発明の回路の基本図、第２図は集積回路から
なる第１実施例の詳細な回路図、第３図は本発明におけ
る周波数弁別器内の種々の信号の時間変化を示す図、第
４図は第２の実施例、第５図は第３の実施例である。 ２１・・・周波数可変発振器、２５・・・分周器、２３
・・位相弁別器、２６・・・低域フィルタ、２７・分周
器、３０・・・周波数弁別器、３４・・・増幅器、３５
・・集積回路（周波数応答位相検出器）、３８・・・イ
ンピーダンス変成器、５０・・・安定周波数発振器、５
１．５２・・・分周器、５３．５４・・・周波数応答面
を目検出器。 ＝ｍ−−ｒ−コー　７、 ＝■−−−−−−工−ｆ−−−−しｍ−」−＝’Ｆｉｇ
、　３

Claims (1)

1. 【特許請求の範囲】 １、入力信号と可変周波発振器からの信号との位相比較
   を、この発振器の制御入力にフィルタを介して加えられ
   るその位相差によりきまる出力信号を出す位相弁別器で
   比較するＰＬＬ回路を有し、発振器周波数（ｆｏ）とキ
   ャリア周波数に近似する安定な基準周波数（ｆ）との差
   によりきまりそして上記発振器の制御入力に加えられた
   上記周波数差が減少するように上記発振器を制御する制
   御信号を発生する周波数弁別器が設けられていること、
   および発振器周波数（ｆｏ）が基準周波数（ｆ）に接近
   したときあるいは基準信号よりもキャリア周波数に近く
   なったとき上記周波数弁別器による制御を阻止するブロ
   ック回路（５７、５８）が設けられていることを特徴と
   する可変周波発振器を入力信号内のキャリアの周波数と
   同期化するための同期化回路。 ２、前記発振器の自走周波数は製造上のバラツキおよび
   動作パラメータの変化には無関係にそれがキャリア周波
   数より高く（低く）なるように選ばれていること、前記
   基準周波数はキャリア周波数より高く（低く）そして少
   くとも制御の場合には発振器周波数とキャリア周波数の
   間となるように選ばれること、および前記ブロック回路
   は発振器周波数が基準周波数より低く（高く）なったと
   き前記周波数弁別器による発振器の制御を阻止すること
   、を特徴とする請求項１記載の回路。 ３、前記基準周波数は基準発振器により発生されること
   を特徴とする請求項１または２記載の回路。 ４、前記基準発振器の周波数はキャリア周波数より高い
   こと、および基準周波数は少くとも１個の分周器（３１
   、５１、５３）により基準発振器周波数からとり出され
   ることを特徴とする請求項３記載の回路。 ５、キャリア周波数より低い第１基準周波数（ｆ＿１）
   及びキャリア周波数より高い第２基準周波数（ｆ＿２）
   が得られるように選ばれた分周比を有する２個の分周器
   （５１、５２）が設けられていること、および前記ブロ
   ック回路（５７、５８）は前記周波数弁別器（５３、５
   ４）による可変周波発振器の制御が発振器周波数（ｆ）
   が上記第１および第２基準周波数（ｆ＿１、ｆ＿２）の
   間であるとき阻止されるように構成されていること、を
   特徴とする請求項４記載の回路。 ６、前記周波数弁別器は夫々比較すべき２周波数用の２
   個の入力を有する２個の同様に構成された周波数弁別器
   （５３、５４）から成ること、発振器信号が周波数弁別
   器（５３、５４）の第１入力に加えられること、基準周
   波数（ｆ＿１、ｆ＿２）がこれら２個の検出器の夫々の
   第２入力に加えられること、および前記ブロック回路（
   ５７、５８）は発振器周波数（ｆ＿０）が第１基準周波
   数（ｆ＿１）より高いとき一方の周波数弁別器（５３）
   を阻止し、第２基準周波数より低いとき他方の周波数弁
   別器（５４）を阻止すること、を特徴とする請求項５記
   載の回路。 ７、前記周波数弁別回路は少くとも１個の、周波数に感
   応する位相弁別器を有することを特徴とする請求項１乃
   至６の１に記載の回路。 ８、前記周波数弁別器は夫々発振器信号からとり出され
   た周波数（ｆ＿０）よび基準周波数（ｆ）用の入力を有
   する少くとも１個の周波数弁別器（３５、５３、５４）
   からなること、この周波数弁別器はその一方の入力の周
   波数が他方の入力の周波数より高いとき第１の極性をも
   ち、一方の入力の周波数が他方の入力の周波数より低い
   とき第２の極性をもつ電流を供給すること、およびこの
   周波数弁別器の出力が少くとも１個のダイオード（３６
   、５７、５８）を介して可変周波発振器の制御入力に接
   続されること、を特徴とする請求項１乃至７の１に記載
   する回路。 ９、分周比の可変な分周器（６０）により高（ｆ＿１）
   および低（ｆ＿２）基準周波数が安定化周波数（ｆ＿Ｎ
   ）からとり出されるようになっており、低基準周波数が
   キャリア周波数（ｆ＿０）より低く、高基準周波数がキ
   ャリア周波数より高くなっていることを特徴とする請求
   項８記載の回路。 １０、周波数に影響する制御電流が可変周波発振器の制
   御入力に加えられ、前記位相弁別器が高出力抵抗を有す
   るようになっており、そして上記位相弁別器（２７）と
   前記周波数弁別器（３５）の出力信号が高オーム入力お
   よび低オーム入力を有する増幅器を介して上記制御入力
   に加えられることを特徴とする請求項２記載の回路。 １１、無線受信機において用いられることを特徴とする
   請求項１乃至１０の１に記載する回路。 １２、ステレオデコーダにおいて用いられることを特徴
   とする請求項１０記載の回路。