JPH0210978B2 - - Google Patents
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- Publication number
- JPH0210978B2 JPH0210978B2 JP19540581A JP19540581A JPH0210978B2 JP H0210978 B2 JPH0210978 B2 JP H0210978B2 JP 19540581 A JP19540581 A JP 19540581A JP 19540581 A JP19540581 A JP 19540581A JP H0210978 B2 JPH0210978 B2 JP H0210978B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- gate
- register
- coincidence detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
この発明はインターフエイス回路に関し、たと
えばマイクロコンピユータと非同期の外部機器と
の間でデータの授受を行うようなインターフエイ
ス回路に関する。
えばマイクロコンピユータと非同期の外部機器と
の間でデータの授受を行うようなインターフエイ
ス回路に関する。
第1図はこの発明の背景となるインターフエイ
ス回路のブロツク図であり、第2図は第1図の各
部の波形図である。
ス回路のブロツク図であり、第2図は第1図の各
部の波形図である。
次に、第1図および第2図を参照して従来のイ
ンターフエイス回路の構成とともに動作について
説明する。一致検出回路1には外部からデータ種
別信号7と制御回路5から選択信号9とが与えら
れる。データ種別信号7はレジスタ3に入力され
るデータ6の種別を表わすものであり、制御回路
5から出力される選択信号9はレジスタ6に与え
られるデータを選択するためのものである。一致
検出回路1はデータ種別信号7と選択信号9との
一致を検出し、一致していれば一致検出信号11
をANDゲート2に与える。このANDゲート2に
は外部からデータストローブ信号8と制御回路5
からゲート信号10とが与えられる。このゲート
信号10は選択信号9が出力された後導出される
ものである。ANDゲート2はデータストローブ
信号8と一致検出信号11とゲート信号10との
論理積をとり、その出力信号12をレジスタ3に
与える。レジスタ3は論理積信号12が入力され
たタイミングにおいてデータ6を記憶する。レジ
スタ3に記憶されたデータ6はレジスタ4に与え
られる。レジスタ4は制御回路5から与えられる
信号に基づいて、データ6を記憶する。なお、レ
ジスタ4および制御回路5はたとえばマイクロコ
ンピユータに内蔵されるものである。
ンターフエイス回路の構成とともに動作について
説明する。一致検出回路1には外部からデータ種
別信号7と制御回路5から選択信号9とが与えら
れる。データ種別信号7はレジスタ3に入力され
るデータ6の種別を表わすものであり、制御回路
5から出力される選択信号9はレジスタ6に与え
られるデータを選択するためのものである。一致
検出回路1はデータ種別信号7と選択信号9との
一致を検出し、一致していれば一致検出信号11
をANDゲート2に与える。このANDゲート2に
は外部からデータストローブ信号8と制御回路5
からゲート信号10とが与えられる。このゲート
信号10は選択信号9が出力された後導出される
ものである。ANDゲート2はデータストローブ
信号8と一致検出信号11とゲート信号10との
論理積をとり、その出力信号12をレジスタ3に
与える。レジスタ3は論理積信号12が入力され
たタイミングにおいてデータ6を記憶する。レジ
スタ3に記憶されたデータ6はレジスタ4に与え
られる。レジスタ4は制御回路5から与えられる
信号に基づいて、データ6を記憶する。なお、レ
ジスタ4および制御回路5はたとえばマイクロコ
ンピユータに内蔵されるものである。
上述のごとく、従来のインターフエイス回路で
は、制御回路5から出力されるゲート信号10と
外部から入力されるデータストローブ信号8とが
非同期であるため、ANDゲート2においてデー
タストローブ信号8とゲート信号10とのタイミ
ングがとれないことがあり、第2図に示す論理積
信号12′のように非常にパルス幅の狭い信号が
出力されることもある。このため、レジスタ3は
論理積信号12′に基づいて正常にデータを記憶
しなくなることがあつた。
は、制御回路5から出力されるゲート信号10と
外部から入力されるデータストローブ信号8とが
非同期であるため、ANDゲート2においてデー
タストローブ信号8とゲート信号10とのタイミ
ングがとれないことがあり、第2図に示す論理積
信号12′のように非常にパルス幅の狭い信号が
出力されることもある。このため、レジスタ3は
論理積信号12′に基づいて正常にデータを記憶
しなくなることがあつた。
それゆえに、この発明の主たる目的は、上述の
欠点を解消し得て、安定な動作をし得るインター
フエイス回路を提供することである。
欠点を解消し得て、安定な動作をし得るインター
フエイス回路を提供することである。
この発明を要約すれば、制御手段から選択信号
を出力した後にゲート信号を出力し、一致検出回
路で外部から入力されるデータ種別信号と制御手
段から出力される選択信号との一致を検出する。
また、制御手段から出力されるデート信号が外部
から入力されるストローブ信号に同期して記憶
し、この信号と一致検出信号とストローブ信号と
に基づいてデータをレジスタに記憶させるように
し、それによつて外部から入力される信号とイン
ターフエイス回路とを同期させるように構成した
ものである。
を出力した後にゲート信号を出力し、一致検出回
路で外部から入力されるデータ種別信号と制御手
段から出力される選択信号との一致を検出する。
また、制御手段から出力されるデート信号が外部
から入力されるストローブ信号に同期して記憶
し、この信号と一致検出信号とストローブ信号と
に基づいてデータをレジスタに記憶させるように
し、それによつて外部から入力される信号とイン
ターフエイス回路とを同期させるように構成した
ものである。
この発明の上述の目的およびその他の目的と特
徴は以下に図面を参照して行う詳細な説明から一
層明らかとなろう。
徴は以下に図面を参照して行う詳細な説明から一
層明らかとなろう。
第3図はこの発明の一実施例のブロツク図であ
る。この第3図は以下の点を除いて第1図と同じ
である。すなわち、データストローブ信号8とゲ
ート信号10とを同期させるために状態記憶手段
としてのフリツプフロツプ13が設けられる。こ
のフリツプフロツプ13は制御回路5からゲート
信号10が入力されると、データストローブ信号
8の立ち下がりのタイミングでゲート信号10を
記憶する。そして、同期ゲート信号14をAND
ゲート2に与える。
る。この第3図は以下の点を除いて第1図と同じ
である。すなわち、データストローブ信号8とゲ
ート信号10とを同期させるために状態記憶手段
としてのフリツプフロツプ13が設けられる。こ
のフリツプフロツプ13は制御回路5からゲート
信号10が入力されると、データストローブ信号
8の立ち下がりのタイミングでゲート信号10を
記憶する。そして、同期ゲート信号14をAND
ゲート2に与える。
第4図は第3図の各部の波形図である。次に、
第3図および第4図を参照してこの発明の一実施
例の具体的な動作について説明する。一致検出回
路1は第1図と同様にして、データ種別信号7と
選択信号9との一致がとれると一致検出信号11
とANDゲート2に与える。制御回路10は選択
信号9を出力した後ゲート信号10をフリツプフ
ロツプ13に与える。フリツプフロツプ13はデ
ータストローブ信号8の立ち下がりのタイミング
でゲート信号10を記憶し、同期ゲート信号14
をANDゲート2に与える。ANDゲート2はデー
タストローブ信号8と一致検出信号11と同期ゲ
ート信号14との論理積をとり、論理積信号12
をレジスタ3に与える。レジスタ3は論理積信号
12が入力されたタイミングデータ6を記憶す
る。
第3図および第4図を参照してこの発明の一実施
例の具体的な動作について説明する。一致検出回
路1は第1図と同様にして、データ種別信号7と
選択信号9との一致がとれると一致検出信号11
とANDゲート2に与える。制御回路10は選択
信号9を出力した後ゲート信号10をフリツプフ
ロツプ13に与える。フリツプフロツプ13はデ
ータストローブ信号8の立ち下がりのタイミング
でゲート信号10を記憶し、同期ゲート信号14
をANDゲート2に与える。ANDゲート2はデー
タストローブ信号8と一致検出信号11と同期ゲ
ート信号14との論理積をとり、論理積信号12
をレジスタ3に与える。レジスタ3は論理積信号
12が入力されたタイミングデータ6を記憶す
る。
このように、ゲート信号10をデータストロー
ブ信号8に同期させることにより、データストロ
ーブ信号8の期間中にゲート信号10が立ち下が
つても同期ゲート信号14は次のデータストロー
ブ信号8の立ち下がりまで保持されるので、論理
積信号12はデータストローブ信号8と同じパル
ス幅を有することになる。したがつて、従来のよ
うにデータストローブ信号8とゲート信号10と
が同期していないことにより論理積信号12がパ
ルス幅の狭い論理積信号12を出力することがな
い。したがつて、レジスタ3には確実にデータ6
が記憶される。
ブ信号8に同期させることにより、データストロ
ーブ信号8の期間中にゲート信号10が立ち下が
つても同期ゲート信号14は次のデータストロー
ブ信号8の立ち下がりまで保持されるので、論理
積信号12はデータストローブ信号8と同じパル
ス幅を有することになる。したがつて、従来のよ
うにデータストローブ信号8とゲート信号10と
が同期していないことにより論理積信号12がパ
ルス幅の狭い論理積信号12を出力することがな
い。したがつて、レジスタ3には確実にデータ6
が記憶される。
以上のように、この発明によれば、ゲート信号
をストローブ信号に同期させて、レジスタにデー
タを記憶させるための信号としているので、レジ
スタに確実にデータを記憶させることができる。
をストローブ信号に同期させて、レジスタにデー
タを記憶させるための信号としているので、レジ
スタに確実にデータを記憶させることができる。
第1図はこの発明の背景となるインターフエイ
ス回路の概略ブロツク図である。第2図は第1図
の各部の波形図である。第3図はこの発明の一実
施例のブロツク図である。第4図は第3図の各部
の波形図である。 図において、1は一致検出回路、2はANDゲ
ート、3はレジスタ、5は制御回路、13はフリ
ツプフロツプを示す。
ス回路の概略ブロツク図である。第2図は第1図
の各部の波形図である。第3図はこの発明の一実
施例のブロツク図である。第4図は第3図の各部
の波形図である。 図において、1は一致検出回路、2はANDゲ
ート、3はレジスタ、5は制御回路、13はフリ
ツプフロツプを示す。
Claims (1)
- 【特許請求の範囲】 1 データと、ストローブ信号と、前記データの
種別を表わすデータ種別信号とを受け、前記デー
タが所望のデータであればレジスタに記憶するイ
ンターフエイス回路において、 前記レジスタに記憶すべきデータを選択するた
めの選択信号を出力するとともに、前記選択信号
を出力した後にゲート信号を出力する制御手段、 前記データ種別信号と前記選択信号との一致を
検出して一致検出信号を出力する一致検出手段、 前記ゲート信号を前記ストローブ信号に同期し
て記憶する状態記憶手段、および 前記一致検出信号と前記状態記憶手段出力と前
記ストローブ信号とに基づいて、前記データを前
記レジスタに記憶させるゲート手段を備えた、イ
ンターフエイス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19540581A JPS5896327A (ja) | 1981-12-03 | 1981-12-03 | インタ−フエイス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19540581A JPS5896327A (ja) | 1981-12-03 | 1981-12-03 | インタ−フエイス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5896327A JPS5896327A (ja) | 1983-06-08 |
JPH0210978B2 true JPH0210978B2 (ja) | 1990-03-12 |
Family
ID=16340559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19540581A Granted JPS5896327A (ja) | 1981-12-03 | 1981-12-03 | インタ−フエイス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5896327A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0381783U (ja) * | 1989-12-12 | 1991-08-21 |
-
1981
- 1981-12-03 JP JP19540581A patent/JPS5896327A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0381783U (ja) * | 1989-12-12 | 1991-08-21 |
Also Published As
Publication number | Publication date |
---|---|
JPS5896327A (ja) | 1983-06-08 |
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