JPH0210978B2 - - Google Patents
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- Publication number
- JPH0210978B2 JPH0210978B2 JP19540581A JP19540581A JPH0210978B2 JP H0210978 B2 JPH0210978 B2 JP H0210978B2 JP 19540581 A JP19540581 A JP 19540581A JP 19540581 A JP19540581 A JP 19540581A JP H0210978 B2 JPH0210978 B2 JP H0210978B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- gate
- register
- coincidence detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
この発明はインターフエイス回路に関し、たと
えばマイクロコンピユータと非同期の外部機器と
の間でデータの授受を行うようなインターフエイ
ス回路に関する。
えばマイクロコンピユータと非同期の外部機器と
の間でデータの授受を行うようなインターフエイ
ス回路に関する。
第１図はこの発明の背景となるインターフエイ
ス回路のブロツク図であり、第２図は第１図の各
部の波形図である。
ス回路のブロツク図であり、第２図は第１図の各
部の波形図である。
次に、第１図および第２図を参照して従来のイ
ンターフエイス回路の構成とともに動作について
説明する。一致検出回路１には外部からデータ種
別信号７と制御回路５から選択信号９とが与えら
れる。データ種別信号７はレジスタ３に入力され
るデータ６の種別を表わすものであり、制御回路
５から出力される選択信号９はレジスタ６に与え
られるデータを選択するためのものである。一致
検出回路１はデータ種別信号７と選択信号９との
一致を検出し、一致していれば一致検出信号１１
をANDゲート２に与える。このANDゲート２に
は外部からデータストローブ信号８と制御回路５
からゲート信号１０とが与えられる。このゲート
信号１０は選択信号９が出力された後導出される
ものである。ANDゲート２はデータストローブ
信号８と一致検出信号１１とゲート信号１０との
論理積をとり、その出力信号１２をレジスタ３に
与える。レジスタ３は論理積信号１２が入力され
たタイミングにおいてデータ６を記憶する。レジ
スタ３に記憶されたデータ６はレジスタ４に与え
られる。レジスタ４は制御回路５から与えられる
信号に基づいて、データ６を記憶する。なお、レ
ジスタ４および制御回路５はたとえばマイクロコ
ンピユータに内蔵されるものである。
ンターフエイス回路の構成とともに動作について
説明する。一致検出回路１には外部からデータ種
別信号７と制御回路５から選択信号９とが与えら
れる。データ種別信号７はレジスタ３に入力され
るデータ６の種別を表わすものであり、制御回路
５から出力される選択信号９はレジスタ６に与え
られるデータを選択するためのものである。一致
検出回路１はデータ種別信号７と選択信号９との
一致を検出し、一致していれば一致検出信号１１
をANDゲート２に与える。このANDゲート２に
は外部からデータストローブ信号８と制御回路５
からゲート信号１０とが与えられる。このゲート
信号１０は選択信号９が出力された後導出される
ものである。ANDゲート２はデータストローブ
信号８と一致検出信号１１とゲート信号１０との
論理積をとり、その出力信号１２をレジスタ３に
与える。レジスタ３は論理積信号１２が入力され
たタイミングにおいてデータ６を記憶する。レジ
スタ３に記憶されたデータ６はレジスタ４に与え
られる。レジスタ４は制御回路５から与えられる
信号に基づいて、データ６を記憶する。なお、レ
ジスタ４および制御回路５はたとえばマイクロコ
ンピユータに内蔵されるものである。
上述のごとく、従来のインターフエイス回路で
は、制御回路５から出力されるゲート信号１０と
外部から入力されるデータストローブ信号８とが
非同期であるため、ANDゲート２においてデー
タストローブ信号８とゲート信号１０とのタイミ
ングがとれないことがあり、第２図に示す論理積
信号１２′のように非常にパルス幅の狭い信号が
出力されることもある。このため、レジスタ３は
論理積信号１２′に基づいて正常にデータを記憶
しなくなることがあつた。
は、制御回路５から出力されるゲート信号１０と
外部から入力されるデータストローブ信号８とが
非同期であるため、ANDゲート２においてデー
タストローブ信号８とゲート信号１０とのタイミ
ングがとれないことがあり、第２図に示す論理積
信号１２′のように非常にパルス幅の狭い信号が
出力されることもある。このため、レジスタ３は
論理積信号１２′に基づいて正常にデータを記憶
しなくなることがあつた。
それゆえに、この発明の主たる目的は、上述の
欠点を解消し得て、安定な動作をし得るインター
フエイス回路を提供することである。
欠点を解消し得て、安定な動作をし得るインター
フエイス回路を提供することである。
この発明を要約すれば、制御手段から選択信号
を出力した後にゲート信号を出力し、一致検出回
路で外部から入力されるデータ種別信号と制御手
段から出力される選択信号との一致を検出する。
また、制御手段から出力されるデート信号が外部
から入力されるストローブ信号に同期して記憶
し、この信号と一致検出信号とストローブ信号と
に基づいてデータをレジスタに記憶させるように
し、それによつて外部から入力される信号とイン
ターフエイス回路とを同期させるように構成した
ものである。
を出力した後にゲート信号を出力し、一致検出回
路で外部から入力されるデータ種別信号と制御手
段から出力される選択信号との一致を検出する。
また、制御手段から出力されるデート信号が外部
から入力されるストローブ信号に同期して記憶
し、この信号と一致検出信号とストローブ信号と
に基づいてデータをレジスタに記憶させるように
し、それによつて外部から入力される信号とイン
ターフエイス回路とを同期させるように構成した
ものである。
この発明の上述の目的およびその他の目的と特
徴は以下に図面を参照して行う詳細な説明から一
層明らかとなろう。
徴は以下に図面を参照して行う詳細な説明から一
層明らかとなろう。
第３図はこの発明の一実施例のブロツク図であ
る。この第３図は以下の点を除いて第１図と同じ
である。すなわち、データストローブ信号８とゲ
ート信号１０とを同期させるために状態記憶手段
としてのフリツプフロツプ１３が設けられる。こ
のフリツプフロツプ１３は制御回路５からゲート
信号１０が入力されると、データストローブ信号
８の立ち下がりのタイミングでゲート信号１０を
記憶する。そして、同期ゲート信号１４をAND
ゲート２に与える。
る。この第３図は以下の点を除いて第１図と同じ
である。すなわち、データストローブ信号８とゲ
ート信号１０とを同期させるために状態記憶手段
としてのフリツプフロツプ１３が設けられる。こ
のフリツプフロツプ１３は制御回路５からゲート
信号１０が入力されると、データストローブ信号
８の立ち下がりのタイミングでゲート信号１０を
記憶する。そして、同期ゲート信号１４をAND
ゲート２に与える。
第４図は第３図の各部の波形図である。次に、
第３図および第４図を参照してこの発明の一実施
例の具体的な動作について説明する。一致検出回
路１は第１図と同様にして、データ種別信号７と
選択信号９との一致がとれると一致検出信号１１
とANDゲート２に与える。制御回路１０は選択
信号９を出力した後ゲート信号１０をフリツプフ
ロツプ１３に与える。フリツプフロツプ１３はデ
ータストローブ信号８の立ち下がりのタイミング
でゲート信号１０を記憶し、同期ゲート信号１４
をANDゲート２に与える。ANDゲート２はデー
タストローブ信号８と一致検出信号１１と同期ゲ
ート信号１４との論理積をとり、論理積信号１２
をレジスタ３に与える。レジスタ３は論理積信号
１２が入力されたタイミングデータ６を記憶す
る。
第３図および第４図を参照してこの発明の一実施
例の具体的な動作について説明する。一致検出回
路１は第１図と同様にして、データ種別信号７と
選択信号９との一致がとれると一致検出信号１１
とANDゲート２に与える。制御回路１０は選択
信号９を出力した後ゲート信号１０をフリツプフ
ロツプ１３に与える。フリツプフロツプ１３はデ
ータストローブ信号８の立ち下がりのタイミング
でゲート信号１０を記憶し、同期ゲート信号１４
をANDゲート２に与える。ANDゲート２はデー
タストローブ信号８と一致検出信号１１と同期ゲ
ート信号１４との論理積をとり、論理積信号１２
をレジスタ３に与える。レジスタ３は論理積信号
１２が入力されたタイミングデータ６を記憶す
る。
このように、ゲート信号１０をデータストロー
ブ信号８に同期させることにより、データストロ
ーブ信号８の期間中にゲート信号１０が立ち下が
つても同期ゲート信号１４は次のデータストロー
ブ信号８の立ち下がりまで保持されるので、論理
積信号１２はデータストローブ信号８と同じパル
ス幅を有することになる。したがつて、従来のよ
うにデータストローブ信号８とゲート信号１０と
が同期していないことにより論理積信号１２がパ
ルス幅の狭い論理積信号１２を出力することがな
い。したがつて、レジスタ３には確実にデータ６
が記憶される。
ブ信号８に同期させることにより、データストロ
ーブ信号８の期間中にゲート信号１０が立ち下が
つても同期ゲート信号１４は次のデータストロー
ブ信号８の立ち下がりまで保持されるので、論理
積信号１２はデータストローブ信号８と同じパル
ス幅を有することになる。したがつて、従来のよ
うにデータストローブ信号８とゲート信号１０と
が同期していないことにより論理積信号１２がパ
ルス幅の狭い論理積信号１２を出力することがな
い。したがつて、レジスタ３には確実にデータ６
が記憶される。
以上のように、この発明によれば、ゲート信号
をストローブ信号に同期させて、レジスタにデー
タを記憶させるための信号としているので、レジ
スタに確実にデータを記憶させることができる。
をストローブ信号に同期させて、レジスタにデー
タを記憶させるための信号としているので、レジ
スタに確実にデータを記憶させることができる。
第１図はこの発明の背景となるインターフエイ
ス回路の概略ブロツク図である。第２図は第１図
の各部の波形図である。第３図はこの発明の一実
施例のブロツク図である。第４図は第３図の各部
の波形図である。 図において、１は一致検出回路、２はANDゲ
ート、３はレジスタ、５は制御回路、１３はフリ
ツプフロツプを示す。
ス回路の概略ブロツク図である。第２図は第１図
の各部の波形図である。第３図はこの発明の一実
施例のブロツク図である。第４図は第３図の各部
の波形図である。 図において、１は一致検出回路、２はANDゲ
ート、３はレジスタ、５は制御回路、１３はフリ
ツプフロツプを示す。
Claims (1)
- 【特許請求の範囲】 １ データと、ストローブ信号と、前記データの
種別を表わすデータ種別信号とを受け、前記デー
タが所望のデータであればレジスタに記憶するイ
ンターフエイス回路において、 前記レジスタに記憶すべきデータを選択するた
めの選択信号を出力するとともに、前記選択信号
を出力した後にゲート信号を出力する制御手段、 前記データ種別信号と前記選択信号との一致を
検出して一致検出信号を出力する一致検出手段、 前記ゲート信号を前記ストローブ信号に同期し
て記憶する状態記憶手段、および 前記一致検出信号と前記状態記憶手段出力と前
記ストローブ信号とに基づいて、前記データを前
記レジスタに記憶させるゲート手段を備えた、イ
ンターフエイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19540581A JPS5896327A (ja) | 1981-12-03 | 1981-12-03 | インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19540581A JPS5896327A (ja) | 1981-12-03 | 1981-12-03 | インタ−フエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896327A JPS5896327A (ja) | 1983-06-08 |
| JPH0210978B2 true JPH0210978B2 (ja) | 1990-03-12 |
Family
ID=16340559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19540581A Granted JPS5896327A (ja) | 1981-12-03 | 1981-12-03 | インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381783U (ja) * | 1989-12-12 | 1991-08-21 |
-
1981
- 1981-12-03 JP JP19540581A patent/JPS5896327A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381783U (ja) * | 1989-12-12 | 1991-08-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5896327A (ja) | 1983-06-08 |
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