JPH0210825A - 単結晶半導体材料層及び絶縁材料層の交互層製造方法 - Google Patents
単結晶半導体材料層及び絶縁材料層の交互層製造方法Info
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Abstract
め要約のデータは記録されません。
Description
の互層の作成方法、特に、それ自体は単結晶半導体基板
の上に堆積された絶縁材料層の上に少なくとも1つの半
導体材料の層を作成する方法に係り、該基板は、ヘテロ
エピタキシャル構造を得るように薄7Qと異なる半導体
であってもそうでなくてもよい。
する基板の上に化学蒸着(CVD)又は気相堆1 (V
PE)によりエピタキシャル成長した単結晶材料の薄層
の分野に係る1本発明の方法は特に、二次元の面欠陥(
extended faults)(双晶、fi!層欠
陥、規則的合金中のアン°チフェーズ壁(antipb
asewalls in ordered alloy
s)、亜粒界(sub−grainbounclari
es)等)及び線欠陥即ち転位線をなくすことが可能で
ある。
ロエピタキシーの例について本発明の詳細な説明する。
が半導体材料のみに限定されないことは極めて自明であ
る。
に化学蒸着によりエピタキシャル成長した薄層に見いだ
される面欠陥は、主に堆積物の核形成の初期モードに原
因がある。
蒸着する場合、3種類の核形成及び成長モードがある。
例えば優先的吸着部位を構成する一原子段層から単層規
模の横方向成長により、基板の露出原子面に原子の堆積
配列(二次元配列)が得られる。堆積物の全部位が基板
の露出表面上で飽和していると、同一のメカニズムに従
って第2の単層のレベルで成長が生じ、同様にして次々
に各面の成長が続く、この型のメカニズムはホモエピタ
キシーの場合(例えばシリコン上のドープされたシリコ
ン)に当然観察されるが、金属(例えばCd又は−)又
は半導体(GaAs上のGa1−II^18^S、In
P上のGaIn^sP、、、)のへテロエピタキシーの
場合にもrlliされる。エピタキシー中に発生する面
欠陥は界面の転位であり、堆積物の格子パラメーターは
場合によって基板の格子パラメーターに一致しないので
、堆積物中に蓄積された弾性エネルギーが放出される。
全に除去することは実際には不可1mである。
のメカニズムによると、最初に基板の表面、−mには欠
陥出現部位に原子のクラスターが形成される。これらの
クラスターのうちで臨界的種晶寸法に達したものは成長
して凝縮相の島を形成する。これらの島が結合すると合
体して膜を形成し、このような膜は所定の厚さに達しな
いと実際に連続的にならない、この型の成長は、堆積物
の原子間の結合エネルギーが堆積物の原子と基板の原子
との間の結合エネルギーよりも大きい場合に観察される
。このような現象は、絶縁基板上に金属又は半導体の膜
を堆積する場合にしばしば生じる。これらの膜に見られ
る第1の欠陥は転位線(上記と同rA)であり、格子の
不一致により機械的エネルギーが放出され、第2の欠陥
は双晶であり、特定の成長メカニズムの結果として僅か
なずれを許容するように隔間の結合部に発生する。これ
らの双晶は膜と共に成長し、従ってこれを除去すること
は非常に困難である。こうして、サファイア基板上のシ
リコンへテロエピタキシーについて報告された最初の文
献から25有余年を経てなお、多くの双晶を含むエピタ
キシー材料に甘んじており、該当材料からデバイスを作
成する技術はその劣悪な結晶品質に合わせなければなら
なかった。特にイオンインブランテーイヨンを使用する
場合、熱アニーリング中に面欠陥の上にインプランテー
ションの点欠陥が重なり、こうした点欠陥は回復できな
いので、イオンインプランテーイヨンを使用することは
不可能である。
ドの組み合わせであり、即ち数個の単層の上に二次元で
成長が開始(上記の前者の例)し、次に上記の後者のメ
カニズムに従って島が出現し始める。これらの島は合体
し、連続的な膜を形成する。前記2例と同様に、欠陥は
転位線及び双晶から構成される。堆積の厚さを妥当な範
囲に維持しようとする場合、アニヒレーション(逆方向
のBurgersベクトルの2つの転位の交差)以外の
手段ではこれらの欠陥を除去することはできず、従って
、このような欠陥を除去することは非常に困難である。
層が破線で示すような転位又は双晶面を有する状態を示
す。
の膨張率が一致することは極めて稀であるため、冷却時
には堆積物に応力が加えられ、これによっても欠陥が生
じる。この冷却工程は他の転位及びスベリ現象を生じる
可能性があり、その結果、積層欠陥を形成しかねない。
ことができ、従って、実際上完全な結晶品質の薄層を得
ることができる1本発明の方法は、アモルファス又は多
結晶誘電材料により絶縁された単結晶層のスタックを得
るためにも使用することができる。
体材料の薄い単結晶層を作成する方法に係り、場合によ
って得ようとする薄層の半導体材料と異なる化学組成を
有する少なくと1種の種晶から成長を開始し、前記半導
体材料と異なる2種の材料から形成される2つの閉じ込
め層の間に配Tされたスペース内に成長を局限し、これ
らの閉じ込め材料の露出表面に半導体材料の核形成及び
堆積のいずれも生じないようにし、2つの閉じ込め層の
間の間隔は得ようとする単結晶1層の厚さを規定するよ
うに遷択する。
の具体的な説明により明示される。
、第1図について上述した欠陥の成長を阻止する構造又
は「ネック」を挿入することから成る。
す、この方法によると、第2図に示した型の構造が作成
される。この構造は主に、2つの層20及び40の面3
6及び37により画成されるスペース30から構成され
る。2つの1!12G及び40は、使用される堆積条件
に鑑みて成長させるべき半導体材料の堆積物がその上に
観察されないような材料から作成される。スペース30
の底部には、半導体材料(例えば基板)の一部又は種晶
38が配置される。
40を基板1上に作成する0次に種晶38を、[20の
表面36の面よりも下に配置された基板1の一部とする
。
に形成された半導体材料の選択的エピタキシーは、種晶
38の上に半導体材料の単結晶を成長させる。この成長
はキャビティ35を埋めるまで種晶38の面に対して垂
直(鉛直)に進行し、その後、スペース30内を横方向
(水平)に進行する。
なる場合、第3図に示すようにエピタキシャル成長はま
ず最初にキャビティ35内で鉛直方向に進み、その後、
誘電バンド20及び40の間に横方向に進む、こうして
、鉛直方向成長段階(ヘテロエピタキシー)の間に発生
する欠陥は、横方向成長段階の間に誘電層20及び40
により阻止される。
なるので、この横方向成長段階の間に新たな欠陥は生じ
ない、欠陥は一旦阻止されると、薄層から決定的に消滅
する。実際に、キャビティ35は欠陥のトラップを構成
する。
s上のGaAs又はInP上のInP)の場合、本発明
の横方向エピタキシー法は、非単結晶誘電層により分離
された単結晶薄層のスタックを簡単に作成することがで
きる。
め層20及び40の表面36及び37上に堆積しないよ
うな条件(選択的堆積条件)が与えられない限り、結晶
成長は横方向に行われ得ない、即ち、基板がシリコンか
ら形成され、閉じ込め層がシリカから形成され、S i
114又は5illzCIzからシリコンを堆積する
場合、上記条件を満足するように種々の堆積パラメータ
ー(温度、S i 114及びHCIの分圧等)を調整
することは可能であり、選択的エピタキシャル条件(例
えば5olid 5tate Technolo 、
^ugust1985、 pp、 141に所収のBO
RLAND及び[1ROWLEYの論rials、 T
okyo 1986. p、 713に所収のKARA
l’IPERfS他の論文を参照)のためにシリカ上に
多結晶Siを堆積することなく横方向エピタキシャル成
長が観察される。
得るためにはやや過飽和条件で熱力学的平衡に近い状態
に達することが可能な方法を使用すると好適である。ち
なみに、塩化物を使用して化学蒸着エピタキシー又は気
相エピタキシー(VPE)による方法がこの型の条件で
操作・可能である。この方法は一方で気体源としてH2
に希釈した^5cIsを使用し、他方で固体源としてG
aを使用する。操作は、Ga源の温度が例えば800℃
程度であり、操作が行われるサンプルがこれよりも低い
温度(650〜700℃程度)に維持されるような炉で
実施され、従って、やや過飽和条件が得られる。
。
る。上記と同様に、サンプルを約700℃の温度に置き
、In源をこれよりも高い温度に加熱する。
(低い核形成バリアを有する表面)に選択的核形成が得
られる6次に、これらの同一の露出部分に堆積が観察さ
れ、より高い核形成バリアを有する異質の表面(例えば
誘電表面、及びタングステン表面のような金属表面)に
堆積は観察されない。
のデポジションの選択性の一例は、例えば5PIE、V
ol、651゜Inte rated Otical
C1rcuit En 1neerin III(1
986)jp、フ5に記載のM 、 ERM^N他の最
近の論文に記述されている。
気体源^$111、Pll、及び112中11CI並び
に固体源Ga及びInを使用して、やはり軽い超飽和状
態の熱力学平衡に近い状態を樹立しながら、三元合金又
は四元合金(GalnAsP)を選択的にデポジットさ
せることも可能である。
力学平衡から極めて遠い状態で行われるデポジション方
法、例えばMOCVD(metal organic
chemi−eal vapor depositio
n)のような方法を使用すれば、基板1の露出した核形
成面上に単結晶半導体材料34がデポジットし、異質面
(誘電性又は金属面)20.21上に多結晶材料30.
31がデポジットする。この状態を第4図に示した。(
R,^ZOULAY他著。
h、55,1981.piu229参照)。
物(トリメチルガリウム、トリエチルガリウム、トリメ
チルインジウム、トリエチルインジウム等)であり、化
合物V源は水素化物(Δ5ll=、Pl+、等)である
。また、条件によっては、大気圧下で操作すると、幅4
0マイクロメートル未満のシリカ又はタングステンバン
ドを用いることによって成る程度の選択性が得られるが
、この方法は制約が多く使用が難しい(K、YAM^G
tlCHI他著、η肚匣■」匹■旦0「 八 1i
ed Pb 5ics、vol、24.No、12
.1985.p、1666参照)。
nalof Crystal Growth、73.1
98573)によれば、減圧下(Hg塔で10mm)で
MOCVD法を用いて操作した場合にも、露出(001
)GaAs面と250℃でプラズマCVDによりデポジ
ットさせた窒化ケイ素フィルム(SiNx)との間に極
めて明確なデポジション選択性が得られることが判明し
た。使用された方法(MOCVD)は熱力学平衡とは関
係ないが、使用された減圧下ではトリメチルガリウム(
又はトリメチルインジウム)の分解生成物が誘電性表面
でより良く拡散するために前述のごとき選択性が得られ
るのである。
メチルガリウム又はトリメチルインジウム等)を用いて
分子線エピタキシー(MBE)法で操作した場合にも、
熱力学平衡とはほど遠いにも拘わらず同じようなデポジ
ション選択性が得られる。
散性が増加するためと考えられる(例えばE。
ied Ph 5ics、55゜19841p、316
3参照)。
P、Ga In As、 Ga In As P等)の
選択的エピタキシーは幾つかの異なる方法、即ち 1、クロライド法による気相エピタキシー(vapor
phase epitaxy=VPE)、2、低圧全屈
有機化合物化学蒸着(Low pressuremet
al organic chen+1cal vapo
r deposition=LP。
rFianic molecular beam ep
itaxy=MOMIIE)によって制御することがで
きる。
層をデポジットさせ、且つ単結晶質である基板の露出面
上に単結晶層をデポジットさせることができる。
は同じ格子パラメータをもつ化合物のヘテロエピタキシ
ー)によって、誘電層で絶縁された複数の単結晶III
−V層のr!1重体を最初に形成することができる。
は面欠陥のないヘテロエピタキシャル構造を形成すると
いう点にある。
の実施態様を具体的に述べることにする。
の単結晶薄層を形成するための方法である。
(ケイ素)を用いて配向(100)又は(110)且つ
直径4又は5インチのウェーハ1を形成する。
上表面の熱酸化によって得られる誘電性材料5i02の
層2を形成する。
バンド状の孔23.24からなるシステムを設けて、基
板が誘電バンド20.21の間でこれらの孔により露出
されるようにする。孔23.24の幅は例えば0.5〜
数マイクロメートルにし得、間隔20.21は数マイク
ロメートル−数百マイクロメートルにし得る。基板の上
方平面における露出基板バンドの配向は、後で使用され
る選択的デポジション条件に鑑みて、側方成長小面(l
ateral grou+thfacet)が限定的に
ならないように行う。
えば大気圧下950℃でS i II 、とH2との混
合物を使用)により孔23.24部分の露出した基板上
で単結晶シリコンを成長させ、且つ誘電バンド20.2
1上で多結晶シリコンを成長させる。このアセンブリを
自然に(バンド20.21での成長より孔23.24部
分の単結晶成長の方が速い)、又は孔23.24部分で
予め選択的デポジションを行うことによって平面化(プ
レーナ化)する。
熱酸化処理する。別の方法として、SiO□のような誘
電層4又は後の操作に鑑みてより好ましいSi:tLの
ような誘電層を当業者に公知の方法によってデポジット
させてもよい。
みなされるサーマルシリコンのIIIV半導体界面が得
られるように、熱酸化を行う、その結果、第9図に示す
ような構造が得られる。
J、の薄層6をデポジットさせる。この薄層6はシリコ
ンの酸化をブロックする必要がある場合にこのブロッキ
ング作用を果たすことになる。
及びサーマルシリカ層4に孔63を設ける。これらの孔
は単結晶シリコンまで到達するように第3ステップの孔
と同じ間隔で形成する。その結果第10図に示すような
構造が得られる。
3の中央領域で酸化させる。その結果、第11図に示す
ように局所的酸化状態が得られる(tocosタイプの
方法)、この局所的酸化は第11図に示すように材料の
体積を増加させる効果がある。
酸化性材料(例えばSiJ<)をデポジットし得ると述
べた。従って、化学的侵食を行う第7ステップはN6で
も実施されるため、層4が酸化の間保護される(局所的
LOCOSタイプの酸化)。
テムを層4に設ける。これらのバンドは多結晶半導体3
0.31につながる孔43.44によって分離される。
つように形成し、このズレの値は数ミクロン−数百ミク
ロンにし得る。これらのバンドは、第3ステップで形成
したバンドシステムに対しては調心的にする。
44を介して、当業者に公知の試薬により多結晶シリコ
ンを侵食する。多結晶シリコンを除去した後でもこの侵
食処理を続けて、単結晶材料中に凹部35を形成する。
位置するようにする。このようにすれば、予備的鉛直成
長ステ・ノブが必然的に側方成長ステップの前に行われ
るからである。
のは、この予備的鉛直成長ステ・ノブを有利に行うため
である。即ち、前記キャビティがアモルファスシリカ(
Sin2)で形成されるため、このキャビティの側面F
からヘテロエピタキシャル側方成長が起こることはあり
得ない、このようにして第12図の構造が得られる。
シーを用いて前述の条件(VPE、 LP、MOCVD
、MOMIIE)下で前記キャビティ30及び35を埋
める。第13図に示すように、この充填操作は先ずキャ
ビテイ35に関して鉛直方向に行う、基板1の単結晶シ
リコンと薄層(例えばIIIV化合物)との間の界面に
生じる欠陥はこの鉛直成長の間に広がって誘電層20.
21又は4に到達しそこでブロックされる。キャビティ
35が埋められると、成長は第14図に示すように側方
以外では生起しないが、導入される蒸気分子が同じ種類
の種晶に遭遇するため、ホモエピタキシャル成長は生じ
る。その結果、スペース30内の層は成長し続けること
ができ、欠陥は誘電層2o、21又は4によってブロッ
クされた状態を維持する。従って、単結晶薄層が第15
図に示すように2つのサーマルシリカバンドの間に欠陥
を発生させずに成長したことになる。
侵食により)半導体材料を平面化し且つ誘電層4を侵食
し且つ除去してスペース30内に平らな半導体材料層を
得る。
面と共に任意の角度(図示のように90℃とは異なる)
の二面体を構成する平面に発生したこれらの欠陥が、側
方成長中に薄層内に伝搬し得るという問題である。この
状態は第16図、第17図及び第18図に示した。第1
6図は第15図の一部分を示している。側方成長によっ
て得られたデポジットは上方シリカ層4の孔の位置で(
例えばIII−V化合物半導体のデポジションの場合に
はCF、タイプのプラズマ中で侵食することによって)
平面化されており、次いで上方シリカ層4が除去されて
いる(第12ステップ)、従って、ここではサーマルシ
リカ薄層20を介して基板から絶縁された(端部71及
び72は除く)単結品薄J?!!70が形成されている
。このアセンブリはシリコン基板によって支持されてい
る。
。但し、この場合は誘電性の高い材料からなる核形成側
方バンド71及び72のエツチングによって薄層が基板
から完全に絶縁されている。第18図は第17図の線昌
に沿った断面図を示している。この図では第16図の平
面と共に任意の角度の二面体を構成する平面に発生した
欠陥DEFが側方成長の間に伝搬している。この断面図
の欠陥は、前記二面体のヒンジ部分が第16図の平面と
基板の上方配向平面との交差によって形成される場合に
、簡略化のために示したものである。
ことによって前記欠点を解消することができる。この方
法は、本発明の方法に関する以下の説明から明らかにさ
れよう。
行う、このステップでは第19図に斜視図で示すように
、単結晶薄層17上に誘電層8(SiOz、5i3N−
等)を再びデポジットさせる。第20図はこのようにし
て得られた構造の断面を示している。この絶縁層の厚み
は例えば5.10−2ミクロン−数ミクロンが普通であ
る。
によって前記誘電層に孔83を設ける。この孔は欠陥の
成長面のトレース(デポジットの上方面における)と平
行に配向する。特定具体例では、この孔システム83の
配向を第3ステップで形成した孔システム23.24と
直交するように行う、但し、欠陥の性質及び対称性に応
じて、後者のバンドシステムは前者のバンドシステム(
第3ステップのシステム)に対して60°又は120°
の角度で配向し得、又は任意の配向で配置し得る。重要
なことは、閉じ込め面の1つに存在する欠陥が孔83の
バンド状領域の大きい方の辺と平行になることである。
9ステップでバンドを形成するのに使用した値とほぼ同
じ値にし得る。これらのバンドの長さは第11ステップ
で形成した薄層の側方長さとほぼ同じであり、数百ミク
ロンに達し得る。第22図は第21図の状態を断面図で
示している。
料フ0を先に形成した孔83を介して侵食する。
得られる(第23図参照)。
0材料の大部分を除去した後で残った種晶75及び76
を用いて、選択的エピタキシー条件(IIIV化合物の
場合はVr’E、 LP、MOCVD、 MOMBE)
下テホモエビタキシャル薄層を再び成長させる。このス
テップは第11ステップと類似しているが、この場合の
成長は第11ステップの成長の方向に対して角度をもっ
た方向で行う、より特定的には、成長前線(growt
h front)が閉じ込め層のうち1つの閉じ込め層
の面の1つに存在する欠陥の平面のトレースとほぼ平行
になるようにする。
ップでエツチング処理された部分を埋めて、上方誘電層
の孔83も充填する。これらの孔が大きすぎる場合には
、補助ステップを使用する。これらの補助ステップにつ
いては後で説明する。
マ又は局部的酸化によって)平面化した後で、上方誘電
層8にバンド85.86を設け、依然として双晶状態の
領域75及び76を露出させる。その結果第26図のよ
うな状態が得られる。
を化学侵食によって除去し、且つ(必要であれば)上方
誘電層8を除去して、サーマルシリカ支持体20上に指
数付けした欠陥のない単結晶WJ層(例えばI I i
V化合物)の規則的ブロック9を得る。これらのブロッ
クの大きさく数10”x数1021112であり得る)
は稚々の技術的ステップを行う時に使用者によって選択
される。このようにして得られる構造を第27図に示し
た。ここで留意すべきこととして、欠陥を除去する操作
はこれらの欠陥の成長対称性に応じて行い得る。
例を説明する。
し、次に第2段階で該層をエツチングしてバンド21.
20を形成する。これらのバンドは開孔24によって分
離されている。得られた構造を第28図に示す。
導入できまた過度に厚いシリカ(または別の任意の誘電
体)層の使用を避けるために開孔24の場所で下部基板
1に(当業者に公知の方法で)溝29をエツチングする
。しかしながら、第28図に示すような初期構造を形成
するだけでもよく、垂直成長ステップを導入するために
該初期構造で十分であることに注目されたい。
するために先の段階で開設した溝29を選択的エピタキ
シィ条件下(I[[−V族化合物に対するVPE、 L
P、MOCVD、 MOMBE)4:充填する。 垂直
成長ステップ中に種々の界面から面欠陥が発生する。
−■族化合物の場合は常圧MOCVD)、先の構造の上
に薄層31をデポジットする。この層31は単結晶質部
39の上では単結晶質(但し欠陥性)であり、誘電体の
上で多結晶質(30,31)であろう、また、得られた
構造が平面構造である。
い先の11造の上に絶縁性または非絶縁性の薄層4(S
iO□、5iJ1等)をデポジットする。
ンド系41をエツチングする。これらは先のバンド系(
24)に対して数μから数100μ程度ずれて対称に配
置されている。r+i孔(41)は多結晶質材料デポジ
ットゾーン(31)に達する。第5段階では第1誘電体
にデポジットした多結晶質層(31)をこれらの開孔か
ら攻撃し多結晶質種晶39を露出させる。
晶39を出発点とし選択的エピタキシィによって単結晶
質(任意に■−■族)薄層ストリップを側方に再成長さ
せる。第34図によれば欠陥の拡大は層4の下部平面で
阻止される。
レーナ化及び誘電体42の攻撃を行なう第9段階を用い
た後に、基板とは異なる性質をもち面欠陥を全くもたな
い単結晶買手導体の均一層70が得られる。
除去するために、先に記載した方法の第17図から第2
7図に対応する第13段階から第19段階を行なうこと
も可能である。全ての方向(orientat 1on
)で面欠陥を除去するためには前記の第13段階から第
19段階までの処理を必要に応じて3回またはそれ以上
繰り返してもよい。
壁をもち且つCVD成長によって形成させるべき薄膜と
同じ高さの核形成障壁をもつ任意に異なる材料から成る
2つの平面に溝を開設する。
プから開始され、次に面欠陥を阻止する側方成長ステッ
プが続く。
法の改良によれば、第14図に基づいて説明した第11
段階における成長が開孔43,44に到達したときに半
導体のデポジションを停止する。その結果、第38図の
タイプの構造が得られる。
20.21をマスキングして上部シリコン層4を除去す
る。
感受性樹脂堆積装置)で形成されるポリイミドタイプの
デポジット層及び必要に応じて「工・ンチバック」処理
を用いて構造を「プレーナ化」する。
ナ化した構造の上に、(例えば)250℃のプラズマで
アンストする5i114+M2oの熱分解によって酸化
物(S i O2)または窒化物(SiJ<)の層90
を低温デポジット(LTO)する。
で得られた構造と同様の構造を得るために前記シリコン
酸化物または窒化物の層90に開孔93を開設する。こ
のシリコン酸化物層の開化は熱分解シリカバンド間の空
のバンドの正確な充填(2つの結晶化面の接合を得るた
めに垂直方向にはみださない充填)に適している。第5
付加段階では、適当な溶媒でポリイミドを溶解し第42
図に示すように第11段階で説明した側方成長を繰り返
す。
て計画してもよい。
び(過小な)厚さをもち成長ガスを通過させるのに比戟
的大きい寸法の開孔(43,44)を要するときに有利
である。
変形例を説明する。
使用する。この基板1の上に、誘電性材料の均一層2、
及び誘電体2と(後述する)層300の構成材料との双
方に対してすぐれた化学的攻撃選択性をもつ材料の均一
層200を順次デポジットする。
ド系201.202をエツチングする。これらのバンド
201.202は単結晶質基板1を定期的に露出させる
(1(3,17)、これらのバンド201.202の幅
は典型的には0.5μ〜数μの範囲であり、2つのバン
ド間のスペース210,220,230または20,2
1.22は数μ〜数100μの範囲である。
るようにバンド201,202は選択的デポジション及
びエピタキシィ条件下にCVDで充填される。
結晶質薄層である。
に対してずぐれた化学的攻撃選択性をもちまた「親」気
相に対して基板の上部配向面及び半導体材料10.11
よりも高い核形成障壁をもつ材料の均−Q 300をデ
ポジットする。言い替えると、この材′f7300(及
び誘電体2)は使用条件下に、基板及び作製所望の半導
体材料の単結晶賛露出面の上に選択的デポジット層を形
成し得る。
00μの間隔で離間したバンド301.302をこのデ
ボジッl−1300に開設する。これらのバンド301
.302はその中央領域で単結晶質半導体材料10.1
1に重なるストリップ310,320を形成する。これ
らの開孔301,302から材料200を攻撃しストリ
ップ210゜220.230を溶解する。第48図に概
略的に示すこの状態では単結晶質半導体材料10.11
の種晶18,19が露出する。
ピタキシィの条件下のCVDによって種晶18゜19か
ら半導体材料薄層170,180,190を成長させる
。
320の下部表面37によって阻止され、従って半導体
材料薄層は優れた結晶品質をもつ。
部攻撃によってブレーナ化し層300を研摩し欠陥バン
ドto、ttの除去によって絶縁した後に、異なる作置
の単結晶質薄層(例えばSi)の上に設けられた半導体
材料(GaAs、InP、InSb、、、)から成る面
欠陥のない単結晶質薄層が得られる。薄層と基板との間
の電気絶縁は誘電性材料層20,21.22によって行
なわれる。
変形例を説明する。この変形例では、方法を一般方法の
第1段階、第2段階及び第3段階から開始し以下の段階
を続ける。
すぐれた化学的攻撃選択性をもつ材料の均一層200を
デポジットする。この層200は、アモルファスシリコ
ン、誘電体、金属またはポリイミドまたはその他の等価
の材料から成り得る。
のエツチングによって得られたフリースペースで基板を
露出さぜる。この状態を第51図に示す。
をもち該第1開孔群の中央に対称配置されていることが
理解されよう。
学的攻撃i1f択性をもち更に「親」気相に対して基板
及び作製所望の半導体の主結晶面よりも高い核形成障壁
をもつ材料から成る均一層300を再度デポジットする
。この状態を第52図に概略的に示す。
繰り返す、一般方法の第10段階に従って層200を溶
解し、一般方法の第11段階に従って選択的エピタキシ
ィ条件下のCVDを用い、基板の上面から成る種晶から
所望の半導体材料薄層を再度成長させる(第53図参照
)。
よって、上記方法で得られた構造の上に同様の第2構造
、第3構造1111、等を順次形成することが可能であ
る。また、単結晶買手導体薄層と絶縁基板との交互構造
を得ることが可能である。
じ単結晶質半導体材料(例えばGaAsまたはInl’
)から構成されてもよいが、互いに異なる種類の薄層を
形成し得ることも明らかであろう。非限定例として例え
ば、基板1をシリコン、層へをガリウムひ素(GaAs
)、層Bをインジウムリン(InP>、層Cをインジウ
ムアンチモン(insb)から形成してもよい。
板の上に積層されている。この積層を継続し第54図と
は若干異なる最終構造を形成し得ることも明らかであろ
う。即ち、絶縁体の上に半導体バンド系を形成し種晶ゾ
ーンを上下に重ね合わせて設けてもよくまたはずらして
設けてもよい。
ることによって三次元集積回路が得られる。CVDプロ
セスでは比較的低温が使用されるのでレベルjの回路は
形成及び加工済みのレベルj−1回路を損傷しないで形
成され得る。
々のく任意に酸化し)ホトエツチングされたデポジット
層によって行なわれた。
成ベースを与えることであった。しかしながら、その他
の任意の処理及び一連処理を使用して、「親」気相を種
晶ゾーンにアクセスさせ且つ種晶ゾーンからの単結晶成
長を閉込めることが可能な明方チャネルを形成し得るこ
とも理解されよう。
るための若干異なる方法を提案する。この方法によれば
、誘電体501を予めデポジットしこの誘電体にバンド
をエツチングした後に(第35図)、基板1に局在エピ
タキシャル層500(ホモエピタキシィまたはへテロエ
ピタキシィ)を成長させる。
前記基板に配置する。このマスクは成長させるべき層よ
りも高い核形成障壁をもつ材料から形成されるかまたは
該材料で被覆されている。次に、局在エピタキシィによ
って得られた種晶500から側方成長を行なわせる。閉
込めスペース30の上部はマスク502の下部表面(5
04)によって限定され、閉込めスペースの下部は基板
にデポジットされた誘電体によって限定される。第36
図はこの状態を概略的に示す。
ることが可能な可動マスク502を使用してもよい、こ
の場合、より大きい面精の層が形成できる。
の上に半導体材料の単結晶質薄層を形成するために使用
され得る。また、特殊構造(デュアルゲ−1・電界効果
トランジスタ、パーミアブルベーストランジスタ、ヘテ
ロ構造及びラテラルスーパーラティス、等)の形成に使
用できる。
させることができ、また種々の層が単結晶質でありなが
ら転位または欠陥面をもたないヘテロエピタキシャル構
造を形成することが可能である。
であろう0本発明の範囲内でその他の種々の変形が可能
である。記載の数値も本発明を説明するための非限定例
である。更に、記載の半導体ベースの構造に対する使用
も本発明方法の用途の非限定例である1本発明は概して
種々の半導体ベースのいかなる構造にも使用できる。
長した半導体デバイスの説明図、第2図及び第3図は本
発明方法の具体例の概略説明図、第4図は従来技術によ
る半導体層のデポジションの例を示す説明図、第5図か
ら第16図は本発明方法の踵々の処理段階を示す説明図
、第17図から第27図は本発明方法の改良された種々
の処理段階を示す説明図、第28図から第34図は本発
明方法の変形具体例の種々の段階を示す説明図、第35
図から第37図は本発明による単結晶質薄層の形成に使
用され得るシステムの説明図、第38図から第42図は
本発明方法の別の変形例の説明図、第43図から第50
図は本発明方法の別の変形例の説明図、第51図から第
53図は本発明方法の別の変形例の説明図、第54図は
三次元デバイスに応用された本発明の説明図である。 1・・・・・・基板、2・・・・・・誘電性材料層、4
・・・・・・シリコン層、2021・・・・・・バンド
、24・・・・・・開孔、29・・・・・・溝。 1G−4 IG−5 IG−6 Fl(I]−7 −138= U− 一 FIG−33 F旧−31+ FIG−35 qI′In FIG−36 IGj7 手続ネ市1−F円 平成元年5月1、 発明の名称 単結晶半導体材料層及び絶縁材料層の交Tj層製造方法 補正をする賃 IJs flとの関係 特みり出願人 トムソン−1ごJニス1ノ 4、代 東京都新宿区新宿1丁目 1番14号 山]月ビル 補正命令のI’l付 自 光 補11により増加する請求項の数 杓1111−の対や 明細書 8、補正の内容 (1)明細書中、待1求の範囲を別紙の通り補正でる;
/子「iフチh。 2、特許請求の範囲 (1)半導体材料の薄い単結晶層を化学的蒸着によって
成長させて製造する方法であって、その化学的組成が得
られるべき薄層の半導体材料の化学的組成とは恐らく異
なる、少なくとも1つの種晶上で結晶成長を開始し、前
記成長を、前記半導体材料とは異なる2種の材料ででき
た2つの閉じ込め層の間にあるスペース内で、これらの
閉じ込め材料のX露面上に半導体材料が核形成も堆積も
しないように制限し、前記2つの制限層の間のスペース
が得られるべき半導体単結晶薄層の厚さを規定する製造
方法。 (2)前記スペースが、前記2つの閉じ込め層と平行又
は平行でない2つの平面に含まれる2つの面によって規
定され、前記程晶が前記2つの平面間に位置してはいな
いが前記スペースと関係しており、前記単結晶材料を、
まず、前記2つの閉じ前記単結晶材料が少なくとも閉じ
込めの近接平面若しくは近接平面のレベルに達するまで
成長させ、次に、前記成長を、前記2つの閉じ込め層間
で最初に予め規定された方向に前記平面を境界とする容
積に継続させる請求項1に記載の製造方法。 (3)前記種晶が、前記2つの閉じ込め層の材r1と同
じタイプの材V(でできた少なくとも1つの導管か又は
恐らく欠陥をもつ単結晶半導体材料によってブロックさ
れた横方向開口かのいずれかによって、前記スペースと
関係する請求項2に記載の製造方法。 (4)前記単結晶材料の薄層を得た後に前記閉じ込め府
の一方に開口を設け、前記開口が、前記閉じ込め層の表
面に対応する平面のいずれか一方にある残留欠陥の平面
の1〜レースとほぼ平行な方向に向いており、前記単結
晶材料が前記2つの閉じ込め層間で一部除去され、前記
材料の少なくとも1つの種晶のみが保存され、更なる単
結晶の成長が前記2つの閉じ込め層の間で、前記閉じ込
め層の表面に対応する平面のいずれか一方内にある欠陥
が残留する平面のトレースとほぼ直角な方向に為される
請求項2に記載の製造方法。 (5)請求項1に記載の半導体基板の第1層上に単結晶
半導体材料の層を作製する方法であって、前記方法が、 a)前記第1絶縁材料層を単結晶半導体基板上に作製す
る第1ステップと、 bン前記第1If!、縁材料層に第1開口をエツチング
する第2ステップと、 C)前記第1開口の中と、前記エツチングステップ後に
残っている絶縁層の部分の上に半導体材料の層をCVD
によって作製する第3ステップ℃L工d)前記半導体材
料層上に第2絶縁材料層を作製する第4ステップと、 e)前記第2絶縁材料層に、前記半導体材料の単結晶若
しくは非単結晶部分に届く少なくとも1つの第2開口を
エツチングする第5ステップと、r)前記第2絶縁材料
層で覆われていない、単結晶若しくは非単結晶部分を酸
化する第6ステップと、 g)前記絶縁層に、前記半導体材料層の多結晶部分に届
く少なくとも1つの第3開口をエツチングする第7ステ
ップと、 h)前記開口を通して、全ての多結晶半導体材料を除去
するように多結晶半導体材料に化学的攻♂!する第8ス
テップであって、前記攻撃方法が、前記第1絶縁材料層
の上面のレベル下方の単結晶基板に到達してエツチング
するために、前記半導体材料の全て若しくは一部をエツ
チング及び除去するように継続される前記ステップと、 1)化学的蒸着による選択的エピタキシによって、前記
第8ステップでエツチングされた1つ若しくは複数のス
ペース内に単結晶半導体材料を成長させる第9ステップ
であって、前記成長が前記第1成長方向に沿って為され
る前記ステップとから成る方法。 (6)前記第5ステップの前に非酸化材料の堆積段階が
先行し、前記第5エツチングステップが前記堆積層にも
施される請求項5に記載の方法。 (7)前記絶縁材料層を除去する第10ステップを包含
する請求項5に記載の方法。 (8) −構造物全体に絶縁層を作製し、次いで、前記
単結晶半導体材料層に存在し且つ前記第9ステップで得
られた欠陥をもつ単結晶半導体材料を担持する少なくと
も1つの欠陥平面の、前記閉じ込め層の一方の平面内に
ある少なくとも1つのトレースと平行な方向を向いた開
口をエツチングする第11ステップと、 一前記開口を通して前記単結晶半導材料の主要部分に攻
撃し除去する第12ステップと、−第12ステップで自
由になったスペースに単結晶半導体材料を成長させる第
13ステップとを包含する請求項5に記載の方法。 (9)前記第13ステップに続いて、前記第11ステッ
プで作製された絶縁材料層を除去する第14ステップが
あり、第11ステップで、前記単結晶半導体材L1層に
存在する他のタイプの欠陥平面の、閉じ込め平面内にあ
る他のトレースと平行な方向に向いた開口を設けるため
に前記第11ステップ、第12ステップ及び第13ステ
ップを繰り返す請求項8に記載の方法。 (10)前記第13ステップに続いて、該構造物を覆っ
ている前記絶縁材料層を除去する第14ステップと、得
られた前記半導体材料層における転位及び他の面欠陥を
もつ半導体材料領域を除去できる第15エツチングステ
ップとを包含する請求項8に記載の方法。 (11)−基板上に少なくとも1つの誘電体材料のバン
ドを作製する第1ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
材料によって前記バンドを被覆する第2ステップと、 このように得られた装置をカプセル封じ材料で被覆する
第3ステップと、 一前記カプセル封じ材料の前記誘電体材料のバンドの頂
部のところに開口を設ける第4ステップと、 前記開口を通して化学的攻撃選択性をもつ材料を除去す
る第5ステップと。 一前記開口を通して単結晶半導体材料を泗択的に成長さ
せる第6ステップとから成る請求項1に記載の方法。 (12)−基板上に少なくとも1つの誘電体材料のバン
ドを作製する第1ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
中間半導体材料によって前記バンドを被覆する第2ステ
ップと、 このように得られた装置を、隣接層に関係して化学的攻
撃の選択性をもち且つ、前記蒸着相の種を前記蒸着相に
暴露される表面上に核形成も堆積もさせないカプセル封
じ材料で被覆する第3ステップと、 前記カプセル封じ材料の前記誘電体材料のバンドの頂部
のところに開口を設ける第4ステップと、 前記開口を通して前記半導体中間材料を除去する第5ス
テップと、 前記開口を通して単結晶半導体材料の開口を泗択的に成
長及びエピタキシさせる第6ステップとから成る請求項
1に記載の方法。 (13) 前記単結晶半導体材料の種晶の作製が、基
板上に第1閉じ込め層含堆績させ、前記閉じ込め層に少
なくとも1つの開口をエツチングし、前記基板のエツチ
ングされた部分を使用して半導体材料を;1択的に成長
させることで達成され、前記半導体材料が前記開口内で
は単結晶であり且つ前記第1閉じ込め層上では多結晶で
あり、該装置全体が少なくとも1つの開口を設けられ且
つ多結晶半導体が除去された第2閉じ込め層によって被
覆された請求項1に記載の方法。 (14) 前記第1閉じ込め層にある少なくとも1つ
の開口のエツチングも前記基板の深さでなされる請求項
13に記載の方法。 (15) 単結晶半導体材料の種晶を、−基板上に第
1閉じ込め層を堆積し、次いで前記第1閉じ込め層及び
続いて堆積される第2閉じ込め層の材料に関係して攻撃
選択性を有する中間層を堆積し、 一前記第111′1し込め層及び前記中間層に少なくと
も1つの開口をエツチングし、 一前記開口内に単結晶半導体材料の種晶を前記中間層の
上部レベルまで成長させ、 −第2閉じ込め層を堆積し、 前記第2閉じ込め層に少なくとも1つの開口を設けて、
前記中間層の材料を除去することから作製する請求項1
に記載の方法。 (16)基板上に第1閉じ込め層を作製し、前記閉じ込
め層が、基板から前記閉じ込め層の上方に得られるべき
単結晶層の厚さに対応する高さだけ延伸した単結晶半導
体材料のブロックをその中にイnえた少なくとも1つの
開口を有しており、マスクは一方の面が前記ブロックと
接触している少なくとも1つの開口を有しており、前記
第1閉じ込め層と前記マスク面との間で前記ブロックか
ら単結晶層を成長させるように前記開口を通して半導体
材料がエピタキシされる請求項1に記載の方法。 (17)前記マスクが前記ブロックに関係して前記閉じ
込め層の表面と平行に移動し得る請求項16に記載の方
法。
Claims (17)
- (1)半導体材料の薄い単結晶層を化学的蒸着によって
成長させて製造する方法であって、その化学的組成が得
られるべき薄層の半導体材料の化学的組成とは恐らく異
なる、少なくとも1つの種晶上で結晶成長を開始し、前
記成長を、前記半導体材料とは異なる2種の材料ででき
た2つの閉じ込め層の間にあるスペース内で、これらの
閉じ込め材料の暴露面上に半導体材料が核形成も堆積も
しないように制限し、前記2つの制限層の間のスペース
が得られるべき半導体単結晶薄層の厚さを規定する製造
方法。 - (2)前記スペースが、前記2つの閉じ込め層と平行又
は平行でない2つの平面に含まれる2つの面によって規
定され、前記種晶が前記2つの平面間に位置してはいな
いが前記スペースと関係しており、前記単結晶材料を、
まず、前記2つの閉じ込め層の少なくとも一方の平面と
直角な方向に、前記単結晶材料が少なくとも閉じ込めの
近接平面若しくは近接平面のレベルに達するまで成長さ
せ、次に、前記成長を、前記2つの閉じ込め層間で最初
に予め規定された方向に前記平面を境界とする容積に継
続させる請求項1に記載の製造方法。 - (3)前記種晶が、前記2つの閉じ込め層の材料と同じ
タイプの材料でできた少なくとも1つの導管か又は恐ら
く欠陥をもつ単結晶半導体材料によってブロックされた
横方向開口かのいずれかによつて、前記スペースと関係
する請求項2に記載の製造方法。 - (4)前記単結晶材料の薄層を得た後に前記閉じ込め層
の一方に開口を設け、前記開口が、前記閉じ込め層の表
面に対応する平面のいずれか一方にある残留欠陥の平面
のトレースとほぼ平行な方向に向いており、前記単結晶
材料が前記2つの閉じ込め層間で一部除去され、前記材
料の少なくとも1つの種晶のみが保存され、更なる単結
晶の成長が前記2つの閉じ込め層の間で、前記閉じ込め
層の表面に対応する平面のいずれか一方内にある欠陥が
残留する平面のトレースとほぼ直角な方向に為される請
求項2に記載の製造方法。 - (5)請求項1に記載の半導体基板の第1層上に単結晶
半導体材料の層を作製する方法であって、前記方法が、 a)前記第1絶縁材料層を単結晶半導体基板上に作製す
る第1ステップと、 b)前記第1絶縁材料層に第1開口をエッチングする第
2ステップと、 c)前記第1開口の中と、前記エッチングステップ後に
残っている絶縁層の部分の上に半導体材料の層をCVD
によって作製する第3ステップと、d)前記半導体材料
層上に第2絶縁材料層を作製する第4ステップと、 e)前記第2絶縁材料層に、前記半導体材料の単結晶若
しくは非単結晶部分に届く少なくとも1つの第2開口を
エッチングする第5ステップと、f)前記第2絶縁材料
層で覆われていない、単結晶若しくは非単結晶部分を酸
化する第6ステップと、 g)前記絶縁層に、前記半導体材料層の多結晶部分に届
く少なくとも1つの第3開口をエッチングする第7ステ
ップと、 h)前記開口を通して、全ての多結晶半導体材料を除去
するように多結晶半導体材料に化学的攻撃する第8ステ
ップであって、前記攻撃方法が、前記第1絶縁材料層の
上面のレベル下方の単結晶基板に到達してエッチングす
るために、前記半導体材料の全て若しくは一部をエッチ
ング及び除去するように継続される前記ステップと、 i)化学的蒸着による選択的エピタキシによって、前記
第8ステップでエッチングされた1つ若しくは複数のス
ペース内に単結晶半導体材料を成長させる第9ステップ
であつて、前記成長が前記第1成長方向に沿って為され
る前記ステップとから成る方法。 - (6)前記第5ステップの前に非酸化材料の堆積段階が
先行し、前記第5エッチングステップが前記堆積層にも
施される請求項5に記載の方法。 - (7)前記絶縁材料層を除去する第10ステップを包含
する請求項5に記載の方法。 - (8)−構造物全体に絶縁層を作製し、次いで、前記単
結晶半導体材料層に存在し且つ前記第9ステップで得ら
れた欠陥をもつ単結晶半導体材料を担持する少なくとも
1つの欠陥平面の、前記閉じ込め層の一方の平面内にあ
る少なくとも1つのトレースと平行な方向を向いた開口
をエッチングする第11ステップと、 −前記開口を通して前記単結晶半導材料の主要部分に攻
撃し除去する第12ステップと、 −第12ステップで自由になったスペースに単結晶半導
体材料を成長させる第13ステップとを包含する請求項
5に記載の方法。 - (9)前記第13ステップに続いて、前記第11ステッ
プで作製された絶縁材料層を除去する第14ステップが
あり、第11ステップで、前記単結晶半導体材料層に存
在する他のタイプの欠陥平面の、閉じ込め平面内にある
他のトレースと平行な方向に向いた開口を設けるために
前記第11ステップ、第12ステップ及び第13ステッ
プを繰り返す請求項8に記載の方法。 - (10)前記第13ステップに続いて、該構造物を覆っ
ている前記絶縁材料層を除去する第14ステップと、得
られた前記半導体材料層における転位及び他の面欠陥を
もつ半導体材料領域を除去できる第15エッチングステ
ップとを包含する請求項8に記載の方法。 - (11)−基板上に少なくとも1つの誘電体材料のバン
ドを作製する第1ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
材料によって前記バンドを被覆する第2ステップと、 −このように得られた装置をカプセル封じ材料で被覆す
る第3ステップと、 −前記カプセル封じ材料の前記誘電体材料のバンドの頂
部のところに開口を設ける第4ステップと、 −前記開口を通して化学的攻撃選択性をもつ材料を除去
する第5ステップと、 −前記開口を通して単結晶半導体材料を選択的に成長さ
せる第6ステップとから成る請求項1に記載の方法。 - (12)−基板上に少なくとも1つの誘電体材料のバン
ドを作製する第1ステップと、 −他方の材料に関係する化学的攻撃の選択性を表示する
中間半導体材料によって前記バンドを被覆する第2ステ
ップと、 −このように得られた装置を、隣接層に関係して化学的
攻撃の選択性をもち且つ、前記蒸着相の種を前記蒸着相
に暴露される表面上に核形成も堆積もさせないカプセル
封じ材料で被覆する第3ステップと、 −前記カプセル封じ材料の前記誘電体材料のバンドの頂
部のところに開口を設ける第4ステップと、 −前記開口を通して前記半導体中間材料を除去する第5
ステップと、 −前記開口を通して単結晶半導体材料の開口を選択的に
成長及びエピタキシさせる第6ステップとから成る請求
項1に記載の方法。 - (13)前記単結晶半導体材料の種晶の作製が、基板上
に第1閉じ込め層を堆積させ、前記閉じ込め層に少なく
とも1つの開口をエッチングし、前記基板のエッチング
された部分を使用して半導体材料を選択的に成長させる
ことで達成され、前記半導体材料が前記開口内では単結
晶であり且つ前記第1閉じ込め層上では多結晶であり、
該装置全体が少なくとも1つの開口を設けられ且つ多結
晶半導体が除去された第2閉じ込め層によって被覆され
た請求項1に記載の方法。 - (14)前記第1閉じ込め層にある少なくとも1つの開
口のエッチングも前記基板の深さでなされる請求項13
に記載の方法。 - (15)単結晶半導体材料の種晶を、 −基板上に第1閉じ込め層を堆積し、次いで前記第1閉
じ込め層及び続いて堆積される第2閉じ込め層の材料に
関係して攻撃選択性を有する中間層を堆積し、 −前記第1閉じ込め層及び前記中間層に少なくとも1つ
の開口をエッチングし、 −前記開口内に単結晶半導体材料の種晶を前記中間層の
上部レベルまで成長させ、 −第2閉じ込め層を堆積し、 −前記第2閉じ込め層に少なくとも1つの閉口を設けて
、前記中間層の材料を除去することから作製する請求項
1に記載の方法。 - (16)基板上に第1閉じ込め層を作製し、前記閉じ込
め層が、基板から前記閉じ込め層の上方に得られるべき
単結晶層の厚さに対応する高さだけ延伸した単結晶半導
体材料のブロックをその中に備えた少なくとも1つの開
口を有しており、マスクは一方の面が前記ブロックと接
触している少なくとも1つの開口を有しており、前記第
1閉じ込め層と前記マスク面との間で前記ブロックから
単結晶層を成長させるように前記開口を通して半導体材
料がエピタキシされる請求項1に記載の方法。 - (17)前記マスクが前記ブロックに関係して前記閉じ
込め層の表面と平行に移動し得る請求項16に記載の方
法。
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