JPH02106075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02106075A JPH02106075A JP25838288A JP25838288A JPH02106075A JP H02106075 A JPH02106075 A JP H02106075A JP 25838288 A JP25838288 A JP 25838288A JP 25838288 A JP25838288 A JP 25838288A JP H02106075 A JPH02106075 A JP H02106075A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electrodes
- semiconductor substrate
- electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000007547 defect Effects 0.000 abstract description 5
- 239000007772 electrode material Substances 0.000 abstract description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 2
- 239000001257 hydrogen Substances 0.000 abstract description 2
- 239000011800 void material Substances 0.000 abstract 2
- 230000010354 integration Effects 0.000 abstract 1
- 239000010409 thin film Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーミアブル・ベース・トランジスタ（ＰＢ
Ｔ）、静電誘導電界効果トランジスタ（ＳＩＴ）等の半
導体装置の製造方法に関するものである。
Ｔ）、静電誘導電界効果トランジスタ（ＳＩＴ）等の半
導体装置の製造方法に関するものである。
〔従来の技術と発明が解決しようとする課題〕従来ＰＢ
Ｔ、ＳＩＴ等の半導体装置の製造には、第２図（Ａ）に
示すように半導体基板ｌ上に金属又はシリサイド等を用
いてグリッド状のベース電極２を形成した後、第２図Ｃ
Ｂ）に示すように化学的気相成長法等で半導体薄膜３を
結晶成長させる方法が適用されている。しかしながらこ
の方法によると、ベース電極２上にボイド４が形成され
たり、薄膜３内に電極部分から積層欠陥等の結晶欠陥５
が多数発生し、製造したデバイスの特性に悪影響を与え
ることがある。
Ｔ、ＳＩＴ等の半導体装置の製造には、第２図（Ａ）に
示すように半導体基板ｌ上に金属又はシリサイド等を用
いてグリッド状のベース電極２を形成した後、第２図Ｃ
Ｂ）に示すように化学的気相成長法等で半導体薄膜３を
結晶成長させる方法が適用されている。しかしながらこ
の方法によると、ベース電極２上にボイド４が形成され
たり、薄膜３内に電極部分から積層欠陥等の結晶欠陥５
が多数発生し、製造したデバイスの特性に悪影響を与え
ることがある。
このボイド４及び結晶欠陥５は、第３図（Ａ）及び（Ｂ
）に示すように、基板１にベース電極２を埋め込むよう
に形成しても生じる。
）に示すように、基板１にベース電極２を埋め込むよう
に形成しても生じる。
本発明の目的は上記欠陥が全くない半導体装置を製造す
るための方法を提供することにある。
るための方法を提供することにある。
上記目的を達成するため本発明の方法は、第１の半導体
基板に埋め込み電極を設けて且つ基板表面と電極表面が
同一平面となるように研磨して平坦にし、またはリフト
オフ方法を用いて基板表面が同一平面となるように埋め
込み電極を形成し、該電極のある基板面に第２の半導体
基板を接合する工程を含む点に特徴がある。
基板に埋め込み電極を設けて且つ基板表面と電極表面が
同一平面となるように研磨して平坦にし、またはリフト
オフ方法を用いて基板表面が同一平面となるように埋め
込み電極を形成し、該電極のある基板面に第２の半導体
基板を接合する工程を含む点に特徴がある。
第１図は本発明法を説明するための図である。
第１図（Ａ）において半導体基板１に電極２が埋め込ま
れており、且つ基板１と電極２の面が平坦になるように
されている。このような状態は、基板１に所要のグリッ
ド形状で溝を設け、該溝を有する表面全面に電極材料を
付着せしめた後凹凸の表面を研磨して余分の電極材料を
除去する方法やりフトオフ法等によって実現できる。こ
のように形成した半導体基板１を第１の基板とし、これ
に同様に表面平坦な第２の半導体基板６を真空中で第１
図（Ｂ）のように重ね、水素雰囲気中または真空中で加
熱処理すれば第１の基板１と第２の基板６とは接合され
て一体化する。次いで第２の基ｖｉＧ側を研磨して第１
図（Ｃ）に示すように２μ程度の厚さとし、第２図（Ｄ
）に示すように基板６側の面にコレクタ電極７、基板１
側の面にエミッタ電極８を設ければＰＢＴが出来上がる
。
れており、且つ基板１と電極２の面が平坦になるように
されている。このような状態は、基板１に所要のグリッ
ド形状で溝を設け、該溝を有する表面全面に電極材料を
付着せしめた後凹凸の表面を研磨して余分の電極材料を
除去する方法やりフトオフ法等によって実現できる。こ
のように形成した半導体基板１を第１の基板とし、これ
に同様に表面平坦な第２の半導体基板６を真空中で第１
図（Ｂ）のように重ね、水素雰囲気中または真空中で加
熱処理すれば第１の基板１と第２の基板６とは接合され
て一体化する。次いで第２の基ｖｉＧ側を研磨して第１
図（Ｃ）に示すように２μ程度の厚さとし、第２図（Ｄ
）に示すように基板６側の面にコレクタ電極７、基板１
側の面にエミッタ電極８を設ければＰＢＴが出来上がる
。
本発明の方法は、Ｓｉ、 ＧａＡａ等の半導体に適用で
きる。ＧａＡｓの場合の接合温度は８５０℃程度で良く
、Ｓｉの場合は１０００℃位が良く、熱処理時間は何れ
も１時間程度が適当である。
きる。ＧａＡｓの場合の接合温度は８５０℃程度で良く
、Ｓｉの場合は１０００℃位が良く、熱処理時間は何れ
も１時間程度が適当である。
本発明によれば、ベース電極２とコレクタ電極７との間
の半導体薄膜は第２の基板６の結晶性に左右されること
になる。基板の結晶性は一般に化学的気相成長法による
薄膜より良好であり、ボイド°も無いのが通常であるか
ら、本発明によれば特性の良好な半導体装置を製造する
ことができる。
の半導体薄膜は第２の基板６の結晶性に左右されること
になる。基板の結晶性は一般に化学的気相成長法による
薄膜より良好であり、ボイド°も無いのが通常であるか
ら、本発明によれば特性の良好な半導体装置を製造する
ことができる。
第１図は本発明方法を適用してＰＢＴを製造する工程を
説明する図、第２図及び第３図はグリッド電極を有する
基板上に半導体薄膜を形成する従来法の欠点を説明する
図である。 １・・・半導体基板、２・・・グリッド状ヘース電極、
６・・・第２の半導体基板、７・・・コレクタ電極、８
・・・エミッタ電極。 特許出願人 住友金属鉱山株式会社 第１図 第２図 第３図 （Ａ） （Ｃ） （Ａ） （Ａ） （Ｂ） （Ｄ） （Ｂ） （Ｂ）
説明する図、第２図及び第３図はグリッド電極を有する
基板上に半導体薄膜を形成する従来法の欠点を説明する
図である。 １・・・半導体基板、２・・・グリッド状ヘース電極、
６・・・第２の半導体基板、７・・・コレクタ電極、８
・・・エミッタ電極。 特許出願人 住友金属鉱山株式会社 第１図 第２図 第３図 （Ａ） （Ｃ） （Ａ） （Ａ） （Ｂ） （Ｄ） （Ｂ） （Ｂ）
Claims (1)
- １）第１の半導体に埋め込み電極を設けて且つ基板表面
と電極表面が同一平面となるように研磨して平坦にし、
またはリフトオフ法を用いて基板表面と電極表面が同一
平面になるように埋め込み電極を形成し、該電極のある
基板面に第２の半導体基板を接合する工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25838288A JPH02106075A (ja) | 1988-10-15 | 1988-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25838288A JPH02106075A (ja) | 1988-10-15 | 1988-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106075A true JPH02106075A (ja) | 1990-04-18 |
Family
ID=17319467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25838288A Pending JPH02106075A (ja) | 1988-10-15 | 1988-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128484A (en) * | 1987-12-28 | 1992-07-07 | Sokubai Kagaku Kogyo, Co., Ltd. | Acrylonitrile maleimides solution composition of improved shelf life and method for production thereof |
| GB2407176A (en) * | 2003-10-14 | 2005-04-20 | Boc Group Plc | Remote monitoring of equipment |
-
1988
- 1988-10-15 JP JP25838288A patent/JPH02106075A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128484A (en) * | 1987-12-28 | 1992-07-07 | Sokubai Kagaku Kogyo, Co., Ltd. | Acrylonitrile maleimides solution composition of improved shelf life and method for production thereof |
| GB2407176A (en) * | 2003-10-14 | 2005-04-20 | Boc Group Plc | Remote monitoring of equipment |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01315159A (ja) | 誘電体分離半導体基板とその製造方法 | |
| JP2908150B2 (ja) | Ｓｏｉ基板構造及びその製造方法 | |
| JPH04116816A (ja) | 接合ウェーハ及びその製造方法 | |
| JPH10189404A (ja) | 半導体基板及びその製造方法 | |
| EP0955670A3 (en) | Method of forming oxide film on an SOI layer and method of fabricating a bonded wafer | |
| JPH0246722A (ja) | 半導体装置の製造方法 | |
| JPH06275525A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JPH02106075A (ja) | 半導体装置の製造方法 | |
| JPS6329937A (ja) | 半導体基板 | |
| JPH05304062A (ja) | 接合ウェーハ及びその製造方法 | |
| JPH056883A (ja) | 半導体基板の製造方法 | |
| JP2619734B2 (ja) | 半導体基板およびその製造方法 | |
| JP3465765B2 (ja) | Ｉｇｂｔ用半導体基板の作製方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPH0342814A (ja) | 半導体基板の製造方法 | |
| JPH05226464A (ja) | 貼り合わせ誘電体分離ウェーハの製造方法 | |
| JP2500806B2 (ja) | 半導体基板の製造方法 | |
| JPH0294415A (ja) | 基板の作成方法 | |
| JP2608443B2 (ja) | 半導体ウエハの製造方法 | |
| JPS60236243A (ja) | 半導体基板の製造方法 | |
| JP2770681B2 (ja) | 半導体基板の製造方法 | |
| JPH05226463A (ja) | 貼り合わせ誘電体分離ウェーハの製造方法 | |
| JPS6337652A (ja) | 半導体デバイス用基板の接着方法 | |
| JPH0616537B2 (ja) | 半導体基体の製造方法 | |
| JPH03265155A (ja) | 半導体基板の製造方法 |