JPH11167794A - 半導体記憶装置及びそのバックアップ方法 - Google Patents
半導体記憶装置及びそのバックアップ方法Info
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- JPH11167794A JPH11167794A JP9333230A JP33323097A JPH11167794A JP H11167794 A JPH11167794 A JP H11167794A JP 9333230 A JP9333230 A JP 9333230A JP 33323097 A JP33323097 A JP 33323097A JP H11167794 A JPH11167794 A JP H11167794A
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- semiconductor memory
- backup
- power supply
- memory
- semiconductor
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 高速に書き込み読み出しが可能で、耐用年数
が長く、かつ、高信頼性である半導体記憶装置及びその
バックアップ方法を提供することを課題とする。 【解決手段】 電源電圧の降下を電源電圧検知回路7が
検知すると、制御回路9は揮発性である主記憶用半導体
メモリ3に対する外部からアクセスを停止し、主記憶用
半導体メモリ3に格納されているデータを不揮発性であ
るバックアップ用半導体記憶メモリ5に転送し、保存す
る。それにより、通常は、高速アクセス可能な主記憶用
半導体メモリ3に対してデータの書き込み読み出しが行
われ、バックアップ時にはバックアップ電源の不要なバ
ックアップ用半導体記憶メモリ5にデータをバックアッ
プする。
が長く、かつ、高信頼性である半導体記憶装置及びその
バックアップ方法を提供することを課題とする。 【解決手段】 電源電圧の降下を電源電圧検知回路7が
検知すると、制御回路9は揮発性である主記憶用半導体
メモリ3に対する外部からアクセスを停止し、主記憶用
半導体メモリ3に格納されているデータを不揮発性であ
るバックアップ用半導体記憶メモリ5に転送し、保存す
る。それにより、通常は、高速アクセス可能な主記憶用
半導体メモリ3に対してデータの書き込み読み出しが行
われ、バックアップ時にはバックアップ電源の不要なバ
ックアップ用半導体記憶メモリ5にデータをバックアッ
プする。
Description
【0001】
【発明の属する技術分野】本発明は、電源電圧を検知す
ることにより記憶する内容のバックアップを実行する半
導体記憶装置及びそのバックアップ方法に関する。
ることにより記憶する内容のバックアップを実行する半
導体記憶装置及びそのバックアップ方法に関する。
【0002】
【従来の技術】従来より、半導体記憶装置は、システム
に組み込まれた状態で動作時に、停電などによって電源
電圧の供給が中断されることがある。そして、半導体装
置に記憶された内容が消失し、ついには、システムの機
能が停止してしまう場合もある。そのため、電源電圧の
供給中断を想定して、半導体記憶装置には記憶する内容
をバックアップ機能が予め用意されていることが多い。
に組み込まれた状態で動作時に、停電などによって電源
電圧の供給が中断されることがある。そして、半導体装
置に記憶された内容が消失し、ついには、システムの機
能が停止してしまう場合もある。そのため、電源電圧の
供給中断を想定して、半導体記憶装置には記憶する内容
をバックアップ機能が予め用意されていることが多い。
【0003】かかるバックアップ機能を有する半導体記
憶装置としては、例えば次のようなものがある。図6
は、バックアップ機能を有する従来の半導体記憶装置の
一構成例を示すブロック図である。
憶装置としては、例えば次のようなものがある。図6
は、バックアップ機能を有する従来の半導体記憶装置の
一構成例を示すブロック図である。
【0004】この半導体記憶装置101は、半導体記憶
メモリ103と、電源電圧検出回路105と、制御回路
107と、バックアップ電源109とを有している。
メモリ103と、電源電圧検出回路105と、制御回路
107と、バックアップ電源109とを有している。
【0005】半導体記憶メモリ103としては、例え
ば、ダイナミックRAM(Dynamic Random Access Memo
ry 略して、DRAM)、スタティック RAM(Stat
ic Random Access Memory 略して、SRAM)などの
揮発性メモリが用いられる。これらの揮発性メモリは、
電源電圧の供給なしでは記憶する内容を保持することは
できないが、高速に書き込み読み出しが可能である。従
って、これらを半導体記憶メモリ103として用いるこ
とにより半導体記憶装置101の高速化を図ることがで
きる。通常、半導体記憶メモリ103は電源電圧111
により電源を供給を受けて記憶する内容を保持する。
ば、ダイナミックRAM(Dynamic Random Access Memo
ry 略して、DRAM)、スタティック RAM(Stat
ic Random Access Memory 略して、SRAM)などの
揮発性メモリが用いられる。これらの揮発性メモリは、
電源電圧の供給なしでは記憶する内容を保持することは
できないが、高速に書き込み読み出しが可能である。従
って、これらを半導体記憶メモリ103として用いるこ
とにより半導体記憶装置101の高速化を図ることがで
きる。通常、半導体記憶メモリ103は電源電圧111
により電源を供給を受けて記憶する内容を保持する。
【0006】電源電圧検出回路105は、電源電圧11
1をモニターする。電源電圧111の電圧値が異常に降
下した場合に、電源電圧検出回路105は検知信号11
3を出力する。
1をモニターする。電源電圧111の電圧値が異常に降
下した場合に、電源電圧検出回路105は検知信号11
3を出力する。
【0007】制御回路107は、電源電圧検出回路10
5からの検知信号113を入力すると、制御信号115
により半導体記憶メモリ103の電源電圧111からの
電源供給を禁止する。そして、その代わりにバックアッ
プ電源109からの電源供給を許可する。
5からの検知信号113を入力すると、制御信号115
により半導体記憶メモリ103の電源電圧111からの
電源供給を禁止する。そして、その代わりにバックアッ
プ電源109からの電源供給を許可する。
【0008】バックアップ電源109は、半導体記憶メ
モリ103と接地電圧117との間に設けられる。例え
ば、電池やコンデンサにより構成される。
モリ103と接地電圧117との間に設けられる。例え
ば、電池やコンデンサにより構成される。
【0009】このような半導体記憶装置101は、組み
込まれるシステムの各種の制御を行う中央処理装置(Ce
ntal Processing Unit 略して、CPU)からアドレス
バス119を介してアドレス情報が送られ、書き込み読
み出しの対象となる半導体記憶メモリ103内のアドレ
スが指定される。さらに、データバス121を介して各
種の処理のデータを半導体記憶メモリ103から読み出
したり、半導体記憶メモリ103に書き込んだりする。
そして、通常、半導体記憶メモリ103には電源電圧1
11から電源を供給し、電源電圧111に異常が発生し
た場合には電源供給源を瞬時に電源電圧111からバッ
クアップ電源117に切り換える。そうすることによ
り、半導体記憶メモリ103には安定した電源が供給さ
れることになる。
込まれるシステムの各種の制御を行う中央処理装置(Ce
ntal Processing Unit 略して、CPU)からアドレス
バス119を介してアドレス情報が送られ、書き込み読
み出しの対象となる半導体記憶メモリ103内のアドレ
スが指定される。さらに、データバス121を介して各
種の処理のデータを半導体記憶メモリ103から読み出
したり、半導体記憶メモリ103に書き込んだりする。
そして、通常、半導体記憶メモリ103には電源電圧1
11から電源を供給し、電源電圧111に異常が発生し
た場合には電源供給源を瞬時に電源電圧111からバッ
クアップ電源117に切り換える。そうすることによ
り、半導体記憶メモリ103には安定した電源が供給さ
れることになる。
【0010】ところが上記従来の半導体記憶装置101
は半導体記憶メモリ103のバックアップ電源109と
して電池やコンデンサなどを用いているので、半導体記
憶メモリ103に電源を供給することが可能な時間、つ
まりバックアップすることができる時間が有限であると
いう問題があった。そして、あらゆる事態を想定してバ
ックアップできる時間をできるだけ長くするためには電
池やコンデンサの数を増やさなければならず、結果とし
てコストの増大を招くおそれもあった。
は半導体記憶メモリ103のバックアップ電源109と
して電池やコンデンサなどを用いているので、半導体記
憶メモリ103に電源を供給することが可能な時間、つ
まりバックアップすることができる時間が有限であると
いう問題があった。そして、あらゆる事態を想定してバ
ックアップできる時間をできるだけ長くするためには電
池やコンデンサの数を増やさなければならず、結果とし
てコストの増大を招くおそれもあった。
【0011】そこで、この問題を解決すべく、上記半導
体記憶メモリ103としてバックアップ電源109を必
要としない不揮発性メモリを用いる半導体記憶装置が考
えられる。不揮発性メモリは上記揮発性メモリと異な
り、電源供給なしで記憶する内容を保持することができ
るメモリである。この不揮発性メモリとしては、例え
ば、EEPROM(Electrically Erasable and Progra
mmable Read Only Memory)、フラッシュメモリ(Flush
Memory)を用いることができる。EEPROM、フラ
ッシュメモリは、周囲と電気的に絶縁されたフローティ
ングゲートを有し、そこに電荷を注入したり、そこから
電荷を放出させることにより、“1”または“0”レベ
ルのデータの記憶を行うものである。また、上記フロー
ティングゲートへの電荷の注入及びフローティングゲー
トからの電荷の放出は、薄い酸化膜(一般に、「トンネ
ル酸化膜」と呼ばれる。)を流れるトンネル電流を用い
て行われる。これらの不揮発性メモリは電源供給なしで
も記憶する内容を保持することができるのでバックアッ
プ電源を不要とし、また、十分なバックアップ時間を持
つことも可能となる。なお、EEPROM、フラッシュ
メモリは保持する内容を電気的に消去することができる
ので半導体記憶装置101に実装したままでの内容の変
更が可能となる。
体記憶メモリ103としてバックアップ電源109を必
要としない不揮発性メモリを用いる半導体記憶装置が考
えられる。不揮発性メモリは上記揮発性メモリと異な
り、電源供給なしで記憶する内容を保持することができ
るメモリである。この不揮発性メモリとしては、例え
ば、EEPROM(Electrically Erasable and Progra
mmable Read Only Memory)、フラッシュメモリ(Flush
Memory)を用いることができる。EEPROM、フラ
ッシュメモリは、周囲と電気的に絶縁されたフローティ
ングゲートを有し、そこに電荷を注入したり、そこから
電荷を放出させることにより、“1”または“0”レベ
ルのデータの記憶を行うものである。また、上記フロー
ティングゲートへの電荷の注入及びフローティングゲー
トからの電荷の放出は、薄い酸化膜(一般に、「トンネ
ル酸化膜」と呼ばれる。)を流れるトンネル電流を用い
て行われる。これらの不揮発性メモリは電源供給なしで
も記憶する内容を保持することができるのでバックアッ
プ電源を不要とし、また、十分なバックアップ時間を持
つことも可能となる。なお、EEPROM、フラッシュ
メモリは保持する内容を電気的に消去することができる
ので半導体記憶装置101に実装したままでの内容の変
更が可能となる。
【0012】しかしながら、半導体記憶メモリ103と
して不揮発性メモリを用いた半導体記憶装置にあっても
次のような問題が起こっていた。それは、上述したよう
に、EEPROM、フラッシュメモリでは、トンネル酸
化膜を介してフローティングゲートに電荷を注入したり
引き抜いたりすることによりデータの書き換えを行うの
で、上記揮発性メモリを用いた場合と比べてデータの書
き換えに必要な時間が長くなってしまうことである。さ
らに、トンネル酸化膜は電荷を通過することでダメージ
を受けるので、最終的には絶縁破壊を起こしてしまう。
従って、データの書き換え回数には限界があり、半導体
記憶装置の使用期間は上記揮発性メモリを用いた場合と
比べて短いものとなってしまう。
して不揮発性メモリを用いた半導体記憶装置にあっても
次のような問題が起こっていた。それは、上述したよう
に、EEPROM、フラッシュメモリでは、トンネル酸
化膜を介してフローティングゲートに電荷を注入したり
引き抜いたりすることによりデータの書き換えを行うの
で、上記揮発性メモリを用いた場合と比べてデータの書
き換えに必要な時間が長くなってしまうことである。さ
らに、トンネル酸化膜は電荷を通過することでダメージ
を受けるので、最終的には絶縁破壊を起こしてしまう。
従って、データの書き換え回数には限界があり、半導体
記憶装置の使用期間は上記揮発性メモリを用いた場合と
比べて短いものとなってしまう。
【0013】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置は、半導体記憶メモリとしてDRA
M、SRAM等の揮発性メモリを用いた場合には、その
メモリをバックアップすることができる時間が有限であ
り、また、バックアップできる時間をできるだけ長くす
るためには電池やコンデンサの数を増やさなければなら
ず、結果としてコストの増大を招くという不具合があっ
た。
の半導体記憶装置は、半導体記憶メモリとしてDRA
M、SRAM等の揮発性メモリを用いた場合には、その
メモリをバックアップすることができる時間が有限であ
り、また、バックアップできる時間をできるだけ長くす
るためには電池やコンデンサの数を増やさなければなら
ず、結果としてコストの増大を招くという不具合があっ
た。
【0014】また、半導体記憶メモリとしてEEPRO
M、フラッシュメモリ等の不揮発性メモリを用いた場合
には、データの書き換え時間が長くなるので半導体記憶
装置の高速化を図ることができなかった。また、EEP
ROM、フラッシュメモリのデータ書き換え回数には限
界があるので、結果として、半導体記憶装置の耐用年数
が短くなってしまうという不具合があった。
M、フラッシュメモリ等の不揮発性メモリを用いた場合
には、データの書き換え時間が長くなるので半導体記憶
装置の高速化を図ることができなかった。また、EEP
ROM、フラッシュメモリのデータ書き換え回数には限
界があるので、結果として、半導体記憶装置の耐用年数
が短くなってしまうという不具合があった。
【0015】本発明は上記事情に鑑みて成されたもので
あり、その目的は、高速に書き込み読み出しが可能で、
耐用年数が長く、かつ、高信頼性である半導体記憶装置
及びそのバックアップ方法を提供することにある。
あり、その目的は、高速に書き込み読み出しが可能で、
耐用年数が長く、かつ、高信頼性である半導体記憶装置
及びそのバックアップ方法を提供することにある。
【0016】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、各種のデータを格納する半導体記憶装置
において、電源電圧を検知する電源電圧検知回路と、各
種の制御を行う制御回路と、外部とデータのやりとりを
行う主記憶用半導体メモリと、前記主記憶用半導体メモ
リとデータのやりとりを行うバックアップ用半導体記憶
メモリとを少なくとも具備し、電源電圧が所定値以下に
降下した場合には、前記電源電圧検知回路が前記制御回
路に信号を出力し、前記信号を入力した制御回路が前記
主記憶用半導体メモリに格納されたデータを前記バック
アップ用半導体記憶メモリに転送することを特徴とす
る。
めに本発明は、各種のデータを格納する半導体記憶装置
において、電源電圧を検知する電源電圧検知回路と、各
種の制御を行う制御回路と、外部とデータのやりとりを
行う主記憶用半導体メモリと、前記主記憶用半導体メモ
リとデータのやりとりを行うバックアップ用半導体記憶
メモリとを少なくとも具備し、電源電圧が所定値以下に
降下した場合には、前記電源電圧検知回路が前記制御回
路に信号を出力し、前記信号を入力した制御回路が前記
主記憶用半導体メモリに格納されたデータを前記バック
アップ用半導体記憶メモリに転送することを特徴とす
る。
【0017】ここで、前記主記憶用半導体メモリとして
高速に書き込み読み出しが可能であるSRAM、DRA
Mなどの揮発性メモリを用いることが半導体装置の高速
アクセスを実現する点で好ましい。また、前記バックア
ップ用半導体記憶メモリとして電源供給なしにデータを
保存することができるEEPROM、フラッシュメモリ
などが好ましい。
高速に書き込み読み出しが可能であるSRAM、DRA
Mなどの揮発性メモリを用いることが半導体装置の高速
アクセスを実現する点で好ましい。また、前記バックア
ップ用半導体記憶メモリとして電源供給なしにデータを
保存することができるEEPROM、フラッシュメモリ
などが好ましい。
【0018】このような構成である本発明は、通常は、
高速アクセスが可能な揮発性メモリに対して外部から書
き込み読み出しを実行し、電源電圧降下時には、電源供
給なしにデータを保存することができる不揮発性メモリ
にデータをバックアップすることにより、高速にアクセ
スすることが可能であり、かつ、バックアップ電源が不
要である半導体記憶装置を実現することができる。ま
た、コストの増大を招くこともない。
高速アクセスが可能な揮発性メモリに対して外部から書
き込み読み出しを実行し、電源電圧降下時には、電源供
給なしにデータを保存することができる不揮発性メモリ
にデータをバックアップすることにより、高速にアクセ
スすることが可能であり、かつ、バックアップ電源が不
要である半導体記憶装置を実現することができる。ま
た、コストの増大を招くこともない。
【0019】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。
の形態について説明する。
【0020】図1は、本発明の実施の形態に係る半導体
記憶装置の構成を示すブロック図である。この半導体記
憶装置1は、主記憶用半導体記憶メモリ3と、バックア
ップ用半導体記憶メモリ5と、電源電圧検出回路7と、
制御回路9と、アドレス値供給回路11と、選択回路1
3とを有している。
記憶装置の構成を示すブロック図である。この半導体記
憶装置1は、主記憶用半導体記憶メモリ3と、バックア
ップ用半導体記憶メモリ5と、電源電圧検出回路7と、
制御回路9と、アドレス値供給回路11と、選択回路1
3とを有している。
【0021】主記憶用半導体記憶メモリ3は、通常動作
時、すなわち、電源電圧15からの安定した電源供給が
行われている時に、外部から直接アクセスされ、データ
を格納するものである。格納機能よりもアクセス機能が
重視され、高速性が要求される。具体的には、従来例で
も説明したDRAM、SRAMなどの揮発性メモリが用
いられる。これらのメモリは上述したように高速に書き
込み読み出しが可能であるからである。
時、すなわち、電源電圧15からの安定した電源供給が
行われている時に、外部から直接アクセスされ、データ
を格納するものである。格納機能よりもアクセス機能が
重視され、高速性が要求される。具体的には、従来例で
も説明したDRAM、SRAMなどの揮発性メモリが用
いられる。これらのメモリは上述したように高速に書き
込み読み出しが可能であるからである。
【0022】バックアップ用半導体記憶メモリ5は、バ
ックアップ動作時、すなわち、電源電圧15が降下した
時に、主記憶用半導体記憶メモリ3に格納されているデ
ータを格納する。また、セットアップ動作時、すなわ
ち、電源電圧15が投入された時に、主記憶用半導体記
憶メモリ3にデータを転送する。アクセス機能よりも格
納機能が重視され、データの保存性が要求される。具体
的には、従来例でも説明したEEPROM、フラッシュ
メモリなどの不揮発性メモリが用いられる。これらのメ
モリは上述したように電源供給なしで記憶する内容を保
持することができるからである。
ックアップ動作時、すなわち、電源電圧15が降下した
時に、主記憶用半導体記憶メモリ3に格納されているデ
ータを格納する。また、セットアップ動作時、すなわ
ち、電源電圧15が投入された時に、主記憶用半導体記
憶メモリ3にデータを転送する。アクセス機能よりも格
納機能が重視され、データの保存性が要求される。具体
的には、従来例でも説明したEEPROM、フラッシュ
メモリなどの不揮発性メモリが用いられる。これらのメ
モリは上述したように電源供給なしで記憶する内容を保
持することができるからである。
【0023】電源電圧検出回路7は、従来例と同様、電
源電圧15をモニターする。電源電圧15の電圧値が異
常に降下した場合、及び、電源電圧15が再び投入され
た場合に、電源電圧検出回路7は検知信号17を出力す
る。
源電圧15をモニターする。電源電圧15の電圧値が異
常に降下した場合、及び、電源電圧15が再び投入され
た場合に、電源電圧検出回路7は検知信号17を出力す
る。
【0024】制御回路9は、電源電圧検出回路7から検
知信号17を入力すると、制御信号19により主記憶用
半導体記憶メモリ3に直接アクセスし、一方、制御信号
25によりバックアップ用半導体記憶メモリ5に直接ア
クセスする。そして、主記憶用半導体記憶メモリ3とバ
ックアップ用半導体記憶メモリ5との間におけるデータ
の受け渡しについて制御を行う。さらに、同時に、選択
回路13には選択信号23を、アドレス値供給回路11
には制御信号25をそれぞれ出力する。
知信号17を入力すると、制御信号19により主記憶用
半導体記憶メモリ3に直接アクセスし、一方、制御信号
25によりバックアップ用半導体記憶メモリ5に直接ア
クセスする。そして、主記憶用半導体記憶メモリ3とバ
ックアップ用半導体記憶メモリ5との間におけるデータ
の受け渡しについて制御を行う。さらに、同時に、選択
回路13には選択信号23を、アドレス値供給回路11
には制御信号25をそれぞれ出力する。
【0025】アドレス値供給回路11は、制御回路9か
ら制御信号25を入力すると、予め定められたアドレス
情報をアドレスバス27を介して主記憶用半導体記憶メ
モリ3とバックアップ用半導体記憶メモリ5に出力す
る。このアドレス値供給回路11により書き込み読み出
しの対象となる主記憶用半導体記憶メモリ3及びバック
アップ用半導体記憶メモリ5内のアドレスが指定され
る。このアドレス値供給回路11としては、例えば、一
般的なカウンタを用いることができる。
ら制御信号25を入力すると、予め定められたアドレス
情報をアドレスバス27を介して主記憶用半導体記憶メ
モリ3とバックアップ用半導体記憶メモリ5に出力す
る。このアドレス値供給回路11により書き込み読み出
しの対象となる主記憶用半導体記憶メモリ3及びバック
アップ用半導体記憶メモリ5内のアドレスが指定され
る。このアドレス値供給回路11としては、例えば、一
般的なカウンタを用いることができる。
【0026】選択回路13は、主記憶用半導体記憶メモ
リ3へのアクセスを制御回路9により行うか、外部のC
PU等(図示省略)により行うかを選択する。具体的に
は、通常動作時には、選択回路13は制御回路9からの
制御信号19と外部のCPU等からの制御信号29との
うち制御信号29を選択する。そして、制御信号29が
選択回路13を介して主記憶用半導体記憶メモリ3に入
力され、外部のCPU等がアクセスを行う。一方、バッ
クアップ動作時及びセットアップ動作時には、選択回路
13は制御回路9から選択信号23を受取り、制御回路
9からの制御信号19を選択する。そして、制御信号1
9が選択回路13を介して主記憶用半導体記憶メモリ3
に入力され、制御回路9がアクセスを行う。
リ3へのアクセスを制御回路9により行うか、外部のC
PU等(図示省略)により行うかを選択する。具体的に
は、通常動作時には、選択回路13は制御回路9からの
制御信号19と外部のCPU等からの制御信号29との
うち制御信号29を選択する。そして、制御信号29が
選択回路13を介して主記憶用半導体記憶メモリ3に入
力され、外部のCPU等がアクセスを行う。一方、バッ
クアップ動作時及びセットアップ動作時には、選択回路
13は制御回路9から選択信号23を受取り、制御回路
9からの制御信号19を選択する。そして、制御信号1
9が選択回路13を介して主記憶用半導体記憶メモリ3
に入力され、制御回路9がアクセスを行う。
【0027】次に、本実施の形態に係る半導体記憶装置
の動作(すなわち、バックアップ方法)について図面を
用いて説明する。図2は、図1の電源電圧15の電圧値
の変化の一例を示すタイミングチャートであり、図中A
で示す期間が上記セットアップ時、Bで示す期間が上記
通常動作時、Cで示す期間が上記バックアップ時にそれ
ぞれ相当している。なお、ここでは、主記憶用半導体記
憶メモリ3としてSRAMを、バックアップ用半導体記
憶メモリ5としてEEPROMを用いた場合について説
明する。
の動作(すなわち、バックアップ方法)について図面を
用いて説明する。図2は、図1の電源電圧15の電圧値
の変化の一例を示すタイミングチャートであり、図中A
で示す期間が上記セットアップ時、Bで示す期間が上記
通常動作時、Cで示す期間が上記バックアップ時にそれ
ぞれ相当している。なお、ここでは、主記憶用半導体記
憶メモリ3としてSRAMを、バックアップ用半導体記
憶メモリ5としてEEPROMを用いた場合について説
明する。
【0028】(1)通常動作時(図2中Bで示す期間) この期間においては、半導体記憶装置外部とSRAMと
の間でデータの入出力が行われる。
の間でデータの入出力が行われる。
【0029】すなわち、まず、電源電圧15の電圧値が
所定値以上である場合には、電源電圧検出回路7は電源
電圧15に変化がないことを、検知信号17を制御回路
9に出力することにより制御回路9に伝達する。
所定値以上である場合には、電源電圧検出回路7は電源
電圧15に変化がないことを、検知信号17を制御回路
9に出力することにより制御回路9に伝達する。
【0030】次に、検知信号17を入力した制御回路9
は制御信号21によりEEPROM(バックアップ用半
導体記憶メモリ)5を、制御信号25によりアドレス値
供給回路11を共に使用不可の状態とする。
は制御信号21によりEEPROM(バックアップ用半
導体記憶メモリ)5を、制御信号25によりアドレス値
供給回路11を共に使用不可の状態とする。
【0031】一方、同時に、選択信号23を選択回路1
3に出力する。選択信号23を入力した選択回路13は
制御回路9からの制御信号19と外部のCPU等からの
制御信号29とのうち制御信号29を選択する。従っ
て、外部のCPU等がSRAM(主記憶用半導体記憶メ
モリ)3に直接アクセスすることが可能となる。
3に出力する。選択信号23を入力した選択回路13は
制御回路9からの制御信号19と外部のCPU等からの
制御信号29とのうち制御信号29を選択する。従っ
て、外部のCPU等がSRAM(主記憶用半導体記憶メ
モリ)3に直接アクセスすることが可能となる。
【0032】そして、アドレスバス27を介してアドレ
ス情報が出力され、外部とSRAM3との間でデータバ
ス31を介してデータの入出力が行われる。
ス情報が出力され、外部とSRAM3との間でデータバ
ス31を介してデータの入出力が行われる。
【0033】なお、この通常動作時では、後述するセッ
トアップが終了した後直ちにEEPROM5に格納され
ているデータを消去することが望ましい。というのは、
EEPROM5は通常一旦消去した後に書き込みを行う
ことがその特性上必要だからである。
トアップが終了した後直ちにEEPROM5に格納され
ているデータを消去することが望ましい。というのは、
EEPROM5は通常一旦消去した後に書き込みを行う
ことがその特性上必要だからである。
【0034】ここで、図3は、上述した通常動作におけ
る本実施の形態に係る半導体記憶装置の動作を示すタイ
ミングチャートである。時刻t1 〜時刻t2 ではSRA
M3へのデータの書き込みが行われ、時刻t1 〜時刻t
2 ではSRAM3からのデータの読み出しが行われてい
る。なお、CEバー(SRAM)信号及びR/Wバー
(SRAM)信号は外部からの制御信号29、CEバー
(EEPROM)信号及びWEバー(EEPROM)信
号は制御回路9からの制御信号21、ADDRESSは
外部からのアドレス情報、DATAは外部とSRAM3
との間でやりとりされるデータをそれぞれ示している。
る本実施の形態に係る半導体記憶装置の動作を示すタイ
ミングチャートである。時刻t1 〜時刻t2 ではSRA
M3へのデータの書き込みが行われ、時刻t1 〜時刻t
2 ではSRAM3からのデータの読み出しが行われてい
る。なお、CEバー(SRAM)信号及びR/Wバー
(SRAM)信号は外部からの制御信号29、CEバー
(EEPROM)信号及びWEバー(EEPROM)信
号は制御回路9からの制御信号21、ADDRESSは
外部からのアドレス情報、DATAは外部とSRAM3
との間でやりとりされるデータをそれぞれ示している。
【0035】(2)バックアップ動作時(図2中Cで示
す期間) この期間においては、電圧降下時にSRAMに格納され
ているデータをEEPROMに転送する。
す期間) この期間においては、電圧降下時にSRAMに格納され
ているデータをEEPROMに転送する。
【0036】すなわち、まず、電源電圧15の電圧値が
所定値以下である場合には、電源電圧検出回路7は電源
電圧15が降下したことを、検知信号17を制御回路9
に出力することにより制御回路9に伝達する。
所定値以下である場合には、電源電圧検出回路7は電源
電圧15が降下したことを、検知信号17を制御回路9
に出力することにより制御回路9に伝達する。
【0037】次に、検知信号17を入力した制御回路9
は選択信号23を選択回路13に出力する。選択信号2
3を入力した選択回路13は制御回路9からの制御信号
19と外部のCPU等からの制御信号29とのうち制御
信号19を選択する。従って、制御回路9がSRAM3
に直接アクセスすることが可能となる。
は選択信号23を選択回路13に出力する。選択信号2
3を入力した選択回路13は制御回路9からの制御信号
19と外部のCPU等からの制御信号29とのうち制御
信号19を選択する。従って、制御回路9がSRAM3
に直接アクセスすることが可能となる。
【0038】一方、同時に、制御信号21によりEEP
ROM5を、制御信号25によりアドレス値供給回路1
1を共に使用可の状態とする。
ROM5を、制御信号25によりアドレス値供給回路1
1を共に使用可の状態とする。
【0039】次に、制御回路9は制御信号19によりS
RAM3を使用可の状態とする。
RAM3を使用可の状態とする。
【0040】次に、アドレスバス27を介してアドレス
値供給回路11から供給されるアドレスに従ってSRA
M3に格納されているデータをEEPROM5に転送す
る。
値供給回路11から供給されるアドレスに従ってSRA
M3に格納されているデータをEEPROM5に転送す
る。
【0041】そして、予め設定されているアドレスに達
した時点で、アドレス値供給回路11はアドレス値供給
終了信号33を制御回路9に出力する。アドレス値供給
終了信号33を入力した制御回路9は上記転送作業を終
了する。
した時点で、アドレス値供給回路11はアドレス値供給
終了信号33を制御回路9に出力する。アドレス値供給
終了信号33を入力した制御回路9は上記転送作業を終
了する。
【0042】なお、アドレス値供給回路11に設定され
るアドレス領域はユーザーが予め設定する。従って、バ
ックアップ時にSRAM3のどの領域に格納されている
データをEEPROM5でバックアップするかはユーザ
ーは自由に決めることができる。
るアドレス領域はユーザーが予め設定する。従って、バ
ックアップ時にSRAM3のどの領域に格納されている
データをEEPROM5でバックアップするかはユーザ
ーは自由に決めることができる。
【0043】ここで、図4は、上述したバックアップ動
作における本実施の形態に係る半導体記憶装置の動作を
示すタイミングチャートである。時刻t11〜時刻t12及
び時刻t12〜時刻t13それぞれの期間において、例えば
1バイトごとにデータがSRAM3からEEPROM5
に転送されている。なお、CEバー(SRAM)信号及
びR/Wバー(SRAM)信号は制御回路9からの制御
信号19、CEバー(EEPROM)信号及びWEバー
(EEPROM)信号は制御回路9からの制御信号2
1、ADDRESSはアドレス値供給回路11からのア
ドレス情報、DATAはSRAM3からEEPROM5
に転送されるデータをそれぞれ示している。
作における本実施の形態に係る半導体記憶装置の動作を
示すタイミングチャートである。時刻t11〜時刻t12及
び時刻t12〜時刻t13それぞれの期間において、例えば
1バイトごとにデータがSRAM3からEEPROM5
に転送されている。なお、CEバー(SRAM)信号及
びR/Wバー(SRAM)信号は制御回路9からの制御
信号19、CEバー(EEPROM)信号及びWEバー
(EEPROM)信号は制御回路9からの制御信号2
1、ADDRESSはアドレス値供給回路11からのア
ドレス情報、DATAはSRAM3からEEPROM5
に転送されるデータをそれぞれ示している。
【0044】(3)セットアップ時(図2中Aで示す期
間) この期間においては、電圧投入時にEEPROMでバッ
クアップされているデータをSRAMに転送する。
間) この期間においては、電圧投入時にEEPROMでバッ
クアップされているデータをSRAMに転送する。
【0045】すなわち、まず、電源電圧15の電圧値が
所定値以上である場合には、電源電圧検出回路7は電源
電圧15が投入されたことを、検知信号17を制御回路
9に出力することにより制御回路9に伝達する。
所定値以上である場合には、電源電圧検出回路7は電源
電圧15が投入されたことを、検知信号17を制御回路
9に出力することにより制御回路9に伝達する。
【0046】次に、検知信号17を入力した制御回路9
は選択信号23を選択回路13に出力する。選択信号2
3を入力した選択回路13は制御回路9からの制御信号
19と外部のCPU等からの制御信号29とのうち制御
信号19を選択する。従って、制御回路9がSRAM3
に直接アクセスすることが可能となる。
は選択信号23を選択回路13に出力する。選択信号2
3を入力した選択回路13は制御回路9からの制御信号
19と外部のCPU等からの制御信号29とのうち制御
信号19を選択する。従って、制御回路9がSRAM3
に直接アクセスすることが可能となる。
【0047】一方、同時に、制御信号21によりEEP
ROM5を、制御信号25によりアドレス値供給回路1
1を共に使用可の状態とする。
ROM5を、制御信号25によりアドレス値供給回路1
1を共に使用可の状態とする。
【0048】次に、制御回路9は制御信号19によりS
RAM3を使用可の状態とする。
RAM3を使用可の状態とする。
【0049】次に、アドレスバス27を介してアドレス
値供給回路11から供給されるアドレスに従ってEEP
ROM5に格納されているデータをSRAM3に転送す
る。
値供給回路11から供給されるアドレスに従ってEEP
ROM5に格納されているデータをSRAM3に転送す
る。
【0050】そして、予め設定されているアドレスに達
した時点で、アドレス値供給回路11はアドレス値供給
終了信号33を制御回路9に出力する。アドレス値供給
終了信号33を入力した制御回路9は上記転送作業を終
了する。
した時点で、アドレス値供給回路11はアドレス値供給
終了信号33を制御回路9に出力する。アドレス値供給
終了信号33を入力した制御回路9は上記転送作業を終
了する。
【0051】ここで、図5は、上述したセットアップ動
作における本実施の形態に係る半導体記憶装置の動作を
示すタイミングチャートである。時刻t101 〜時刻t10
2 及び時刻t102 〜時刻t103 それぞれの期間におい
て、例えば1バイトごとにデータがEEPROM5から
SRAM3に転送されている。なお、CEバー(SRA
M)信号及びR/Wバー(SRAM)信号は制御回路9
からの制御信号19、CEバー(EEPROM)信号及
びWEバー(EEPROM)信号は制御回路9からの制
御信号21、ADDRESSはアドレス値供給回路11
からのアドレス情報、DATAはEEPROM5からS
RAM3に転送されるデータをそれぞれ示している。
作における本実施の形態に係る半導体記憶装置の動作を
示すタイミングチャートである。時刻t101 〜時刻t10
2 及び時刻t102 〜時刻t103 それぞれの期間におい
て、例えば1バイトごとにデータがEEPROM5から
SRAM3に転送されている。なお、CEバー(SRA
M)信号及びR/Wバー(SRAM)信号は制御回路9
からの制御信号19、CEバー(EEPROM)信号及
びWEバー(EEPROM)信号は制御回路9からの制
御信号21、ADDRESSはアドレス値供給回路11
からのアドレス情報、DATAはEEPROM5からS
RAM3に転送されるデータをそれぞれ示している。
【0052】
【発明の効果】以上説明したように本発明によれば、主
記憶用半導体記憶メモリとしてSRAMなどの揮発性メ
モリを用い、一方、バックアップ用半導体記憶メモリと
してEEPROMなどの不揮発性メモリを用いることに
より、揮発性メモリ、不揮発性メモリそれぞれの持つ優
れた特性を同時に兼ね備えた半導体記憶装置を提供する
ことができる。すなわち、外部とのデータのやりとりを
行う主記憶用半導体記憶メモリには高速に書き込み読み
出しが可能である揮発性メモリを用い、電源電圧の降下
時にはデータをバックアップするバックアップ用半導体
記憶メモリには半永久的に電源供給なしでデータを保存
することができる不揮発性メモリを用いることにより、
高速に書き込み読み出しが可能で、耐用年数が長く、か
つ、高信頼性である半導体記憶装置を提供することがで
きる。
記憶用半導体記憶メモリとしてSRAMなどの揮発性メ
モリを用い、一方、バックアップ用半導体記憶メモリと
してEEPROMなどの不揮発性メモリを用いることに
より、揮発性メモリ、不揮発性メモリそれぞれの持つ優
れた特性を同時に兼ね備えた半導体記憶装置を提供する
ことができる。すなわち、外部とのデータのやりとりを
行う主記憶用半導体記憶メモリには高速に書き込み読み
出しが可能である揮発性メモリを用い、電源電圧の降下
時にはデータをバックアップするバックアップ用半導体
記憶メモリには半永久的に電源供給なしでデータを保存
することができる不揮発性メモリを用いることにより、
高速に書き込み読み出しが可能で、耐用年数が長く、か
つ、高信頼性である半導体記憶装置を提供することがで
きる。
【図1】本発明の実施の形態に係る半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図2】図1の電源電圧15の電圧値の変化の一例を示
すタイミングチャートである。
すタイミングチャートである。
【図3】通常動作における本実施の形態に係る半導体記
憶装置の動作を示すタイミングチャートである。
憶装置の動作を示すタイミングチャートである。
【図4】バックアップ動作における本実施の形態に係る
半導体記憶装置の動作を示すタイミングチャートであ
る。
半導体記憶装置の動作を示すタイミングチャートであ
る。
【図5】セットアップ動作における本実施の形態に係る
半導体記憶装置の動作を示すタイミングチャートであ
る。
半導体記憶装置の動作を示すタイミングチャートであ
る。
【図6】バックアップ機能を有する従来の半導体記憶装
置の一構成例を示すブロック図である。
置の一構成例を示すブロック図である。
1、101 半導体記憶装置 3 主記憶用半導体記憶メモリ 5 バックアップ用半導体記憶メモリ 7、105 電源電圧検出回路 9、107 制御回路 11 アドレス値供給回路 13 選択回路 15、111 電源電圧 17、113 検知信号 19、21、25、29、115 制御信号 23 選択信号 27 アドレスバス 31 データバス 33 アドレス供給終了信号 103 半導体記憶メモリ 109 バックアップ電源 117 接地電圧 119 アドレスバス 121 データバス
Claims (7)
- 【請求項1】 各種のデータを格納する半導体記憶装置
において、 外部とデータのやりとりを行う第1の半導体記憶メモリ
と、 前記第1の半導体記憶メモリとデータのやりとりを行う
第2の半導体メモリとを少なくとも具備し、 電源電圧が所定値以下に降下した際に、前記第1の半導
体記憶メモリに格納されているデータを前記第2の半導
体記憶メモリに転送することを特徴とする半導体記憶装
置。 - 【請求項2】 各種のデータを格納する半導体記憶装置
において、 電源電圧を検知する電源電圧検知回路と、 各種の制御を行う制御回路と、 外部とデータのやりとりを行う主記憶用半導体メモリ
と、 前記主記憶用半導体メモリとデータのやりとりを行うバ
ックアップ用半導体記憶メモリとを少なくとも具備し、 電源電圧が所定値以下に降下した場合には、前記電源電
圧検知回路が前記制御回路に信号を出力し、前記信号を
入力した制御回路が前記主記憶用半導体メモリに格納さ
れたデータを前記バックアップ用半導体記憶メモリに転
送することを特徴とする半導体記憶装置。 - 【請求項3】 前記半導体記憶装置は、さらに、前記主
記憶用半導体メモリに格納されたデータを前記バックア
ップ用半導体記憶メモリに転送する場合のアドレス情報
を供給するアドレス値供給回路を具備することを特徴と
する請求項2記載の半導体記憶装置。 - 【請求項4】 前記半導体記憶装置は、さらに、前記主
記憶用半導体メモリへのアクセスを外部から行うか前記
制御回路により行うかを選択する選択回路を具備するこ
とを特徴とする請求項2記載の半導体記憶装置。 - 【請求項5】 前記主記憶用半導体メモリは揮発性メモ
リであることを特徴とする請求項2、3又は4記載の半
導体記憶装置。 - 【請求項6】 前記バックアップ用半導体メモリは不揮
発性メモリであることを特徴とする請求項2、3又は4
記載の半導体記憶装置。 - 【請求項7】 各種のデータを格納する半導体記憶装置
のバックアップ方法において、 電源電圧が所定値以下に降下した際には、主記憶用半導
体記憶メモリに対する外部からのアクセスを停止し、 前記主記憶用半導体記憶メモリに格納されているデータ
をバックアップ用半導体記憶メモリに転送し、保存する
ことを特徴とする半導体記憶装置のバックアップ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9333230A JPH11167794A (ja) | 1997-12-03 | 1997-12-03 | 半導体記憶装置及びそのバックアップ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9333230A JPH11167794A (ja) | 1997-12-03 | 1997-12-03 | 半導体記憶装置及びそのバックアップ方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11167794A true JPH11167794A (ja) | 1999-06-22 |
Family
ID=18263784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9333230A Pending JPH11167794A (ja) | 1997-12-03 | 1997-12-03 | 半導体記憶装置及びそのバックアップ方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11167794A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6693840B2 (en) | 2001-10-17 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device with enhanced erase/write cycle endurance |
JP2012257057A (ja) * | 2011-06-08 | 2012-12-27 | Rohm Co Ltd | データ処理装置 |
JP2016517122A (ja) * | 2013-04-29 | 2016-06-09 | アマゾン・テクノロジーズ・インコーポレーテッド | システムメモリから不揮発性データストレージに移行されるアプリケーションプログラムデータの選択的保持 |
WO2019003336A1 (ja) * | 2017-06-28 | 2019-01-03 | 株式会社Fuji | 部品装着機用ヘッド |
-
1997
- 1997-12-03 JP JP9333230A patent/JPH11167794A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6693840B2 (en) | 2001-10-17 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory device with enhanced erase/write cycle endurance |
JP2012257057A (ja) * | 2011-06-08 | 2012-12-27 | Rohm Co Ltd | データ処理装置 |
JP2016517122A (ja) * | 2013-04-29 | 2016-06-09 | アマゾン・テクノロジーズ・インコーポレーテッド | システムメモリから不揮発性データストレージに移行されるアプリケーションプログラムデータの選択的保持 |
JP2018055727A (ja) * | 2013-04-29 | 2018-04-05 | アマゾン・テクノロジーズ・インコーポレーテッド | システムメモリから不揮発性データストレージに移行されるアプリケーションプログラムデータの選択的保持 |
US10089191B2 (en) | 2013-04-29 | 2018-10-02 | Amazon Technologies, Inc. | Selectively persisting application program data from system memory to non-volatile data storage |
WO2019003336A1 (ja) * | 2017-06-28 | 2019-01-03 | 株式会社Fuji | 部品装着機用ヘッド |
JPWO2019003336A1 (ja) * | 2017-06-28 | 2020-02-27 | 株式会社Fuji | 部品装着機用ヘッド |
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