JPH02104025A - ダイオード制御デイジタル・アナログ・コンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、ディジタル−アナログφコンバータ（ＤＡＣ
）に関し、更に詳細には集積回路として構成されろＤＡ
Ｃに関する。

（従来技術） これまで、入力ディジタル信号を出力アナログ・フォー
マットに変換する多くの型式のＤＡＣが設計されてきた
。ＤＡＣの基本的型式は、第１図に示される重み付けＲ
デバイスと呼ばれろものである。これは、一連の２進状
ｊこ重み付けされた抵抗から構成され、これらの抵抗は
一方側が共通に出力ライン２に接続され、各抵抗はラダ
ー（はしご）の１ステツプ（段）をなす。ｎ段に対して
、最上位ピッ）（ＭＳＢ）の抵抗は値Ｒを有し、最小位
ビット［、ＳＢ）の抵抗は値２ｎ−ＩＲを有する。中間
のビットの抵抗値はＭＳＢとＬＳＢとの間で２進きざみ
でスケーリングされる。各抵抗はスイッチ４によってグ
ランド・ライン６又は共通の電圧基準ライン８に接続す
ることができろ。任意の入力信号に対して、ディジタル
１を有する入力ピッ）Ｊこ対応するステップ回路は電圧
基準ライン８に接続され、ディジタルＤを有するビット
に対応するステップ回路はグランド・ライン６に接続さ
れる。このようにして、電圧基準ライン８に接続される
谷ステップに流れる電流の重み付けされた和に等しい出
力信号は出力ライン２に現われる。この信号は、フィー
ドバック抵抗Ｒｒを有する増幅器１０によって増幅され
、出力電圧信号Ｖｏに変換される。

重み付け８回路は設計が簡単であるが、有用な範囲にす
るには多数の抵抗が必要となるとともに、より大きい値
の抵抗は非常に大きく、チップ上の望ましくない程の面
積を占有してしまう。

周知のＤＡＣの別の型式は、Ｒ−２ＲラダーΦデバイス
と呼ばれ、第２図に示すように構成される。このデバイ
スでは、各ステップは等しい値２Ｒの抵抗を有する。入
力側は、電圧基準ライン８とグランド・ライン６との間
で、第１図の重み付けＲデバイスと同様に、スイッチ４
によって切換えられる。しかし、出力側の逐次ステップ
は抵抗値Ｒの付加抵抗を通して相互に接続され、ＬＳＢ
の出力は２Ｒ抵抗を通してグランドに接続されろ。

出力アナログ電圧Ｖｏは、フィードバック抵抗ＲＦを有
する増幅器１０のＭＳＢの出力から得られる。ＭＳＢス
テップのスイッチは入力ディジタル信号の最上位ビット
によって直接的に制御され、次に上位のビットのステッ
プのスイッチは入力ディジタル信号の第２上位ビットに
よって制御されるという具合に夫々制御される。

２進関係はＲ−２Ｒラダ一回路の順次ビット間に確立さ
れる。第１図の重み付け８回路よりも必要となる抵抗の
数において経済的であるが、２つの一定電圧レベル間で
のスイッチングが必要となり、相当の温度変動を受ける
。

第３図には、セグメント化ＤＡＣと呼ばれる別の設計が
示されている。ここでも、個々のラダー・ステップ回路
は電圧基準ライン８とグランド争ライン６との間で切換
えられる。第１図及び第２図の設計におけると同様、典
型的にはＭＯＳスイッチが使用されろ。ラダーφステッ
プの各々は、同じ抵抗値Ｒを有し、電圧基準／グランド
、ライン８／６と出力ライン２との間に並列に接続され
る。２　　に等しい非常に多くのステップ抵抗回路が使
用され、ｎは入力ディジタル信号のビット数に等しい。

デコード論理回路１２が設けられ、ビットＢ１〜Ｂｎか
らなる入力ディジタル信号を１つの制御信号に変換し、
その制御信号は適切数のステップを電圧基準ライン８に
接続する。例えば、５１１個の異なるとり得る値を有す
る８ビット人カデイジタル信号に対して、５１１個の別
個のステップ回路が生じ、常に電圧基準ラインに接続さ
れるステップ数は入力ディジタル信号の値に等しい。

セグメント化ＤＡＣは、重み付けＲ又はＲ−２Ｒ設計よ
りも正確であるが、非常に多数の抵抗を必要とし、その
数は入力ディジタル信号のビット数に対して幾伺学的に
増加する。また、スイッチングがＶＲＥＦとグランドと
の間の比較的大きい電圧範囲で生じるので、そのスイッ
チングは実際の半導体スイッチに関連するキャパシタン
スのため比較的遅くなる。

第４図は、第３図の方法を修正して遅いスイッチング速
度を補償する修正案を示す。この設計においては、スイ
ッチ４は抵抗の出力側に移動したので、電圧基準とグラ
ンドとの間にわたって切換える必要がなくなる。この設
計はいくらかの改善をもたらし、多くのＣＭＯ３ＤＡＣ
に使用されてイルが、実際のスイッチに関連のキャパシ
タンスが増幅器の位相マージンを低下させ、高速動作を
達成するには非常に低いキャパシタンスのスイッチが必
要になる。

バイポーラ・デバイスはより小さいので、バイポーラ・
トランジスタ・スイッチは、殆んどのＭＯＳトランジス
タよりもスイッチング速度が速い。バイポーラ争トラン
ジスタを使用する従来のＤＡＣ設計が第５図に示される
。ラダー回路網には、セグメント化デバイスに対して等
しい抵抗値、重み付はラダーに対しては重み付けされた
抵抗値、の抵抗が設けられ、Ｒ−２Ｒラダーも使用する
ことができる。この回路網は反転増幅器１４を通して正
電圧基準ライン８から得られる負電圧レベルを基準とす
る。トランジスタＱ１はトランジスタＱ２〜Ｑ４に対す
る補償素子で、これらのトランジスタは積算されたアナ
ログ出力に対する電流源となる。抵抗ラダー回路網はト
ランジスタＱ２〜Ｑ４によって電流を分割し、各トラン
ジスタを流れる電流は、重み付けされたラダーにおいて
は先行するトランジスタを流れる電流の所定部分によっ
てデクリメントされ、セグメント化ラダーにおいては他
のトランジスタ電流と等しい。トランジスタＱ１〜Ｑ４
のベース−エミッタ接合は重み付はラダーにおいては幾
何学的にスケーリングされ、異なる電流レベルの影響を
相殺する。そうしなければ、各トランジスタについて異
なるＶｂｅが生じることになる。

ビット・トランジスタＱ２〜Ｑ４の各々は、バイポーラ
・スイッチング・トランジスタの対から電流が供給され
る。即ち、Ｑ５及びＱ６はＱ２に、Ｑｌ及びＱ８はＱ３
に、Ｑ９及びＱＩＯはＱ４に供給する。Ｑ５、Ｑｌ及び
Ｑ９の出力は、グランドに接続され、夫々のビットから
出力が必要としないときに付勢される。Ｑ６、Ｑ８及び
ＱＩＯの出力は出力ライン２に接続される。

ＱｌはＱ２〜Ｑ４に関連するα誤差に対する補償を行う
（ここで、α＝　１−１／β、βはトランジスタの電流
利得である）。同様に、別のバイポーラ・トランジスタ
Ｑｌｌは電圧基準ライン８とＱｌとの間に設けられ、Ｑ
６、Ｑ８及びＱＩＯに関連のα誤差を補償する。各トラ
ンジスタ間のαの不整合は、すべて補償されないが、抵
抗をトリミングすることＫよって概して解消される。し
かし、αはβによって決まり、βは単仕様の温度範囲一
５５℃〜＋１２５℃で約１＝３の率で変化するので、α
誤差はこの温度範囲では完全にトリミングすることはで
きない。このことが、特に１２ビット以上のＤＡＣに重
大な動作上の問題をもたらす。ある場合では、トランジ
スタＱ５〜ＱＩＯはダイオード・スイッチと置き換えら
れたが、ＤＡＣ電流は依然としてトランジスタＱ１〜Ｑ
４に流れなければならないので、それでもβは相当の温
度変化を有する。

（発明の概要） 従来技術の前述の問題に鑑み、本発明の目的は、高速動
作の、正確な、比較的温度に不感動な、電力及びチップ
・スペースを浪費しない、そして多数のビットを収容す
ることができる新規なりＡＣを提供する４ことである。

これらの目的は、各ステップ回路が関連の作動回路から
の対応する制御信号に従ってステップに流れる電流を制
御する制御ダイオードを含む新規なりＡＣ設計によって
達成される。一実施例では、１つのダイオードが各ラダ
ー抵抗の出力側に使用される。抵抗値及びダイオード面
積は、重み付はラダー設計では重み付けられ、セグメン
ト化ラダーでは等しくされる。

他の実施例では、制御ダイオードは各ラダー抵抗の出力
側に接続され、第２のダイオードが電圧基準側に接続さ
れる。抵抗は重み付けされるが、制御ダイオードの対応
する重み付けは、第２ダイオードに２倍の重み付けを行
うことによって行なわれない。これによって第２ダイオ
ードのだめの面積に大きな差が生じるが、第２ダイオー
ドにシける電圧振幅は非常に小さいので、スイッチング
速度はそれ程低下しない。

他の変形例は、各ステップ回路に第２ダイオードを使用
するが、各ステップ回路に電流源を設けることによって
第２ダイオードの面積を同じにし、各ステップ回路は所
定量の電流を第２ダイオードに流し、それによって各ス
テップ回路が夫々の意図されたレベルの電流を流すもの
である。この目的のため、電流源は２（ｂ−ｓ）に比例
してスケーリングされ、ここでｂは電流源が配置される
ステップ回路の次数（順位）である。

特定の適用については、異なる実施例の各種組合せを使
用して最適設計を行なうことが可能である。制御ダイオ
ードをバイポーラ・トランジスタとして組込み、ベース
及びコレクタを一緒に接続し、ダイオードの付近で相互
に電気的に分離された金属のベース及びコレクタ・リー
ドによって、ダイオードから離れた位置でベース・コレ
クタ接続を行なうことによって、−層の強化を達成する
ことができる。リードに関連するメタライゼーション抵
抗は、コレクタ電流に比例しないで、トランジスタのベ
ース電流にのみ主に比例して、ステップ電流に影響を与
え、トランジスタは不飽和に維持される。

（実施例） 第６図は、制御ダイオードがＤＡＣステップ回路に組込
まれ、従来のＤＡＣの種々の問題を解消する本発明の一
実施例を示す。抵抗Ｒ１，Ｒ２゜Ｒ３及びＲｎからなる
ＤＡＣラダーの１セグメントのみが示されている。完全
なりＡＣの残りのステップにも同様の回路が設けられる
。

第６図の実施例はセグメント化ラダー及び重み付はラダ
ーの両方に適用することが可能である。

ｎステップを有する重み付はラダーに対して、対応する
セグメント化ラダーは２セ１ステツプを有する。重み付
はラダーでは、抵抗値はｌ／　（ｎ＋ｔ−ｂ）に比例し
てスケールされ、ｂはステップの順位で最上位ビットに
対しては１に等しく、最下位ビットに対してはｎに等し
い。重み付はラダーの抵抗値は第６図の抵抗Ｒ１〜Ｒｎ
の左側に示されている。セグメント化ＤＡＣに対しては
、すべての抵抗値は等しく、抵抗Ｒ１〜Ｒｎの各々の右
側に同じ抵抗値Ｒで示されている。Ｒ−２Ｒラダーもま
た使用することができる。

本発明によれば、ダイオードＤ１〜Ｄｎは、夫々ステッ
プ抵抗Ｒ１−Ｒ？ｌに直列に接続される。

そのダイオードは夫々の対応する抵抗の出力側に配置さ
れ、抵抗に向う方向に電流を流す。ダイオードＤ１〜Ｄ
ｎの他方側は、出力増幅器１０に共通の出力ライン２を
介して一緒に接続され、増幅器１０は任意の特定時間に
おける個々のステップ回路の各々からの信号の和を表わ
すアナログ出力信号を発生する。

ダイオードＤ１〜Ｄｎは、望ましくはバイポーラ・トラ
ンジスタとして組み込まれ、それらのベース及びコレク
タは一緒に接続される。ベース−エミッタ接合は幾何学
的にスケールされ、それらの面積は各ビットの電流量に
反比例して変えられ、各ビット中ダイオードの電圧降下
を実質上等しくする。このようにして、ダイオードの大
きさは、重み付はラダーに対しては、第６図の各ダイオ
ードの記号の左側のスケーリングで示すように（Ｘ（ｎ
−ｂ） はダイオード面積単位）、２　　　に比例してスケール
される。セグメント化ラダーに対しては、ステップは等
しい電流を流し、それらのダイオードはＤ１〜Ｄｎの右
側のＩＸで示すように同じスケーリングを有する。

各ステップ回路に流れる電流はデコード論理回路１６と
各ビット回路に関連の一連のトランジスタのスイッチＳ
ｌ、Ｓ２．Ｓ３．Ｓｎとによって制御される。２進状に
重み付けされるラダーでは、デコード論理回路１６は、
各ステップ回路にそのステップ回路に対応する入力ディ
ジタル・ビットの′ｌ＃又は”０”状態を表わすスイッ
チ信号を単に与えるだけである。

好適実施例においては、各スイッチは１つのバイポーラ
・トランジスタからなり、そのコレクタは正電圧バスに
接続され、エミッタは夫々の制御ダイオードのカソード
に接続され、ベースにはデコード論理回路１６から制御
信号が与えられる。

どれかのステップが６オフ’ＭＯＦＦ）されるべきとき
には、対応するスイッチにデコード論理回路から＋０．
５ボルト信号が送られ、スイッチな１オン″（ＯＮ）に
する。これによって、そのスイッチに正電圧バスから電
流が流れ、ステップ電流を供給して、ダイオードのカソ
ードの電圧を上昇させダイオードを６オ７″″にしてそ
のステップからの出力電流を阻止する。それとは逆に、
デコード論理回路から−０，５ボルト信号をベースに加
えることによって、そのステップは１′オン”にされる
。それによって、スイッチは６オフ”に保持され、ステ
ップ電流が制御ダイオードを通して供給されＤＡＣから
出力として生じる。

ラダー回路の下方端は負帰還ループによって負電圧に保
持される。その負帰還ループは、フィードバック回路に
抵抗ＲＦＢと補償ダイオードを有するＯＰアンプ１８か
らなる。ＯＰアンプ１８の反転入力は正電圧基準に接続
され、負電圧基準が負電圧基準ライン２０に現われる。

フィードバック回路に補償ダイオードＤｃを設けること
によって、負のベース・エミッタ電圧降下が負基準レベ
ルに加えられ、ステップ・ダイオードＤ１〜Ｄｎの電圧
降下を補償する。負電圧ライン２ｏには平滑コンデンサ
Ｃ８も接続されスイッチング・グリッチを平滑する。

このＤＡＣでは、ステップ数が少なければ、高速スイッ
チングが達成され、ベース電流の損失がないのでダイオ
ードに関連する電流損失はない。

しかし、重み付はラダーに対して４乃至５ステップ以上
が望ましい場合には、最も大きいダイオードの大きさは
相当のキャパシタンスを有し始メるレベルにまで大きく
しなければならず、達成できるスイッチング速度も遅く
なる。

動作速度の低下をともなうことなく多数の重み付はステ
ップを可能にする回路の変形例が第７図に示される（共
通の構成要素には同じ参照符号を使用する）。各ステッ
プ抵抗Ｒ１〜Ｒｎの出力側には、単一ダイオードではな
く、一対のダイオードがトランジスタの両側にわけて使
用される。抵抗の出力側のダイオードＤｌα〜Ｄ？１α
は等しい幾何的スケーリングＩＸを有する。しかし、抵
抗の負電圧基準側のダイオードＤ１ｂ−Ｄｎｂは大きな
スケーリング比２２　（ｎ−ｂ　）を有する。下側のダ
イオードはステップ毎に係数４で大きさが増加する。

一定の大きさの上側のダイオードと組み合されると、各
ステップの全体の電流及び電圧は第６図の回路のものと
同じになる。一対の補償ダイオードＤｃα　及びＤｃｂ
　は負電圧基準を確立する反転回路に使用される。第７
図の回路は、また、セグメント化ラダーとして実施する
ことができ、その場合抵抗値及び下側ダイオードのスケ
ーリングが等しく、その値は抵抗及び下側ダイオードの
左側に示される。セグメント化形態に使用される論理デ
コード回路は図示していない。

上側のダイオードは共通の小さいスケーリング１ｘを有
するので、低レベルのキャパシタンスを示し、動作速度
をそれ程妨害しない。一方、最上位ビットのための下側
ダイオードは高いキャパシタンスを有する。しかし、下
側ダイオードは、抵抗Ｒ１〜Ｒｎの負電圧基準側にある
ので、小さい電圧振幅を受けるだけである。従って、ス
イッチング速度をそれ程遅くすることなく、大きくする
ことができる。

上側ダイオードＤＩα〜Ｄｎαに対してより低いキャパ
シタンスは、それらをバイポーラ・トランジスタとして
組込むことによって集積回路のために達成することがで
き、それらのコレクタ及びペースは一緒に接続され、各
トランジスタはチップ上の共通のエピタキシャル・タブ
に配置される。

この構成が第８図に示される。

第７図の回路は第６図のものより低い出力キャパシタン
スを有し、スイッチング速度を犠牲にすることなしに多
数のステップを収容することができるが、ステップ数が
増加するに従って下側ダイオードに必要となる大きな面
積が実用上の制約となる。この問題は、第９図の回路に
従ってより小さなダイオードを使用することによって有
効に解決することができる。基準、出力、及び論理デコ
ード回路は示されていないが、第６図及び第７図に示す
ものと対応する。下側のダイオードＤ１ｂ〜Ｄｎｂは、
電流源ＩＩ、Ｉ２．Ｉ３．Ｉｎｆ加えることにより共通
のスケーリングＩＸにされ、これらの電流源は各ステッ
プに対する下側のダイオードに所定の′ＦＩｔ流レベル
を供給する。電流源の大きさは、各ステップに対する下
側ダイオードの電圧降下の変動が上側ダイオードの電圧
降下と逆でその変動がバランスするように選定される。

より詳細には、２進重み付はラダーに対しては電流源は
２ｎ−１に比例してスケールされる。第１ステツプの電
流源１１はそのステップからの出力電流に等しい電流Ｉ
を供給する。個々の回路によって変わるが、■は数百＋
１アンペアから数ミリアンペアまでの範囲になるであろ
う。

第９図の回路は第８図の回路よりもチップ面積が経済的
であるが、多くのステップを含むと制約が生じる。即ち
、高順位のステップに対しては非常に小さい抵抗で、低
順位のステップに対しては大きな電流が流れ、相当の電
力損失となる。これらの制約は前述した各種方法をＤＡ
Ｃ全体に組合せることによって実質上軽減することがで
きる。

例えば、第１０図は、両方とも第７図の構成を使用する
セグメント化ラダ一部分と重み付はラダー部分との組合
せを示す。第７図のセグメント化うダ一部分は第９図の
重み付はラダ一部分とも組合せることができる。簡略化
のため、６人力デイジタル・ビットを受けることが可能
な７ステツプ・ラダーを示すが、通常はそれよりも相当
大きいデバイスが使用される。３つの上位人力ディジタ
ル・ビットＢ１．Ｂ２及びＢ３は論理デコーダ１２に供
給され、このデコーダはスイッチング信号をセグメント
化ラダー２２の４ステツプに出力する。

下位ピッ）Ｂ４．Ｂ５及びＢ６は重み付はラダー部２４
内の対応するステップ回路のスイッチングを制御する。

出力信号は出力ライン２に積算され、出力ライン２は論
理デコーダ１２によって“オン”にスイッチングされて
いたセグメント回路と、”オン″にスイッチングされて
いた重み付はラダ一部２４からのステップの重み付は出
力との算術和を表わす。このようにして、多数の入力デ
ィジタルでも、電力やチップ面積の過度の使用について
それ程の問題もなく、高速スイッチングを維持すること
が可能となる。

Ｉｃとして組込まれるとき、ダイオード接続されるトラ
ンジスタを接続するのに使用されるメタライゼーション
・パターンは、ステップ電流に誤差をもたらし得るメタ
ライゼーション抵抗値を伴なっていた。その状況が第１
１図にダイオードＤ１α、Ｄ２ａ、Ｄ３α及びＤ４αが
分離されて示されている。前述したように、ダイオード
はバイポーラ拳トランジスタによって組立てられ、その
コレクタはペースに接続されていた。各ダイオートノヘ
ースは直列で、メタライゼーション抵抗値ＭＲは本来的
にそれらの間の接続と関連づけられる。これらのメタラ
イゼーション抵抗（ｉｆはビット抵抗と直列であり、従
ってビット電流に誤差をもたらすことになる。

本発明による解決法は第１２図に示される。各ダイオー
ド・トランジスタのコレクタとペースを各デバイスのと
ころで接続するのではなく、ダイオードから離れた位置
で金属ペース及びコレクタ・リード２８，３０によって
各デバイスに対して単一の接続２６を行ない、リード２
８．３０はダイオードに近接して相互に電気的に絶縁さ
れている。ペース・リード２８は、コレクタΦリード３
０と同様に、各ダイオードと関連のメタライゼーション
抵抗値ＭＲを有する。これによって、比較的大きな電圧
降下がコレクタ・メタライゼーション抵抗値に生じるが
、これらの電圧降下は、ダイオードが飽和しない（通常
そうである）限り、ビット電流を変化させない。ステッ
プ電流は各ダイオードのペース・エミッタ電圧（Ｖ　ｂ
　ｅ　）によって変化し、そのペース・エミッタ電圧は
ペース電流によって変わる。ペース・リード２８のメタ
ライゼーション抵抗値は、ベース電流に影響を与えるが
、ベース電流はダイオード・トランジスタ電流利得βに
等しい割合でコレクタ電流よりも小さいので、メタライ
ゼーション抵抗値によって生じる各ステップのステップ
電流誤差は約βだけ低下する。βは典型的には約１００
であるので電流誤差は殆んど除去される。

以上、本発明のいくつかの実施例を説明したが、多くの
変更及び他の多くの実施例が可能であることは当業者に
は明らかである。

【図面の簡単な説明】

第１図乃至第４図はＭＯＳスイッチを使用した従来の各
種ＤＡＣ回路の回路図である。 第５図はバイポーラ・スイッチを使用した従来のＤＡＣ
回路の回路図である。 第６図は、単一ダイオードがＤＡＣラダーの各ステップ
に組込まれた本発明の一実施例の回路図である。 第７図は、ダイオード対がＤＡＣラダーの各ステップに
組込まれた本発明の別の実施例の回路図である。 第８図は、共通のエピタキシャル・タブに形成された各
ステップ回路のダイオードを示す回路図である。 第９図は、スケーリングされた電流が各ダイオード−ス
テップ回路に注入される本発明の別の実施例の回路図で
ある。 第１０図は、セグメント化ラダーと重み付はラダーとを
組合せた本発明によるＤＡＣの別の実施例の回路図であ
る。 第１１図は、ダイオード接続が局部的に行なわれ、それ
によってラダー電流レベルに誤差をもたらす実施例の回
路図である。 第１２図は、各ステップのダイオード接続が離れた位置
で行なわれ、それによって電流誤差を著しく低減させ、
第１１図の設計を改善した回路図である。 （外４名） ＦＩＧ、９゜

Claims (1)

1. 【特許請求の範囲】 １、複数桁の入力ディジタル信号に応答して出力アナロ
   グ信号を供給するディジタル・アナログ・コンバータ（
   ＤＡＣ）・ラダー・セグメントであつて、 個々のステップ回路の各々を流れる電流に基いてアナロ
   グ出力電流を積算するように接続される複数のステップ
   回路（Ｄｎ、Ｒｎ）であつて、該ステップ回路の各々が
   各制御信号に応答して任意の特定時間に導通又は不導通
   にされ、ステップ回路（Ｄｎ、Ｒｎ）は夫々のステップ
   回路について所望の電流レベルを導通するように構成さ
   れるダイオード回路網を有し、各ダイオード回路網がス
   テップ回路の制御信号に従つて該回路網を通る電流の流
   れを許容又は阻止する制御ダイオード（Ｄｎ）を含む、
   ステップ回路と、個々の作動回路（Ｓｎ）が夫々のステ
   ップ回路（Ｄｎ、Ｒｎ）と関連し、そのステップ回路の
   制御ダイオード（Ｄｎ）にそのステップ回路のディジタ
   ル信号入力に応答して制御信号を与えるように接続され
   た複数の作動回路（Ｓｎ）と、から構成されるＤＡＣラ
   ダー・セグメント。 ２、出力ライン（２）と電圧基準ライン（２０）とを更
   に有し、前記ダイオード回路網（Ｄｎ、Ｒｎ）が前記出
   力及び電圧基準ライン（２、２０）間に並列に接続され
   る、請求項１記載のＤＡＣラダー・セグメント。 ３、前記ダイオード回路網の各々が抵抗（Ｒｎ）と直列
   に接続される夫々の制御ダイオード（Ｄｎ）を含み、異
   なるステップ回路の制御ダイオード（Ｄｎ）が幾何学的
   にスケールされ、前記抵抗（Ｒｎ）の抵抗値がスケール
   され、それによつて夫々のステップ回路が所望の電流レ
   ベルを導通させる、請求項１記載のＤＡＣラダー・セグ
   メント。 ４、前記ダイオード回路網の各々が抵抗（Ｒｎ）及び第
   ２ダイオード（Ｄｎｂ）に直列に接続される夫々の制御
   ダイオード（Ｄｎａ）を含み、異なるステップ回路の制
   御ダイオード（Ｄｎａ）が実質上等しい幾何学的スケー
   リングを有し、前記抵抗（Ｒｎ）の抵抗値がスケールさ
   れ、そして前記第２ダイオード（Ｄｎｂ）が幾何学的に
   スケールされ、それによつて夫々のステップ回路が所望
   の電流レベルを導通させる、請求項１記載のＤＡＣラダ
   ー・セグメント。 ５、前記ダイオード回路網の各々が抵抗（Ｒｎ）及び第
   ２ダイオード（Ｄｎｂ）と直列に接続される夫々の制御
   ダイオード（Ｄｎ）を含み、異なるステップ回路の制御
   ダイオード（Ｄｎａ）が実質上等しい幾何的スケーリン
   グを有し、各ステップ回路の第２ダイオード（Ｄｎｂ）
   が実質上等しい幾何的スケーリングを有し、各ステップ
   回路の抵抗（Ｒｎ）が実質上等しい抵抗値スケーリング
   を有し、それによつて前記ステップ回路が実質上等しい
   電流を流す、請求項１記載のＤＡＣラダー・セグメント
   。 ６、前記ダイオード回路網の各々が、抵抗 （Ｒｎ）及び第２ダイオード（Ｄｎｂ）と直列に接続さ
   れる夫々の制御ダイオード（Ｄｎａ）と、前記第２ダイ
   オード（Ｄｎｂ）に電流を供給するように接続される電
   流源（Ｉｎ）とを含み、異なるステップ回路の制御ダイ
   オード（Ｄｎａ）が実質上等しい幾何学的スケーリング
   を有し、異なるステップ回路の第２ダイオード（Ｄｎｂ
   ）が実質上等しい幾何学的スケーリングを有し、異なる
   ステップ回路の抵抗（Ｒｎ）が実質上等しい抵抗スケー
   リングを有し、前記電流源（Ｉｎ）が夫々のダイオード
   回路網の第２ダイオード（Ｄｎｂ）に所定の電流レベル
   を供給し、それによつてステップ回路が所望の電流レベ
   ルを導通させる、請求項１記載のＤＡＣラダー・セグメ
   ント。 ７、前記制御ダイオード（Ｄｎａ）がバイポーラ・トラ
   ンジスタとして供給され、そのベース及びコレクタが一
   緒に接続され、その接続がダイオードの付近で相互に電
   気的に分離された金属ベース及びコレクタ・リード（２
   ８、３０）によつてダイオードから離れた位置で行なわ
   れ、それによつて前記リード（２８、３０）と関連のメ
   タライゼーシヨン抵抗値（ＭＲ）が、トランジスタが不
   飽和のときコレクタ電流に比例するのではなく、実質上
   トランジスタ・ベース電流にのみ比例してステップ回路
   電流に影響を与え、集積回路として供給される請求項１
   記載のＤＡＣラダー・セグメント。 ８、前記作動回路が夫々のスイッチ・トランジスタ（Ｓ
   ｎ）を有し、各スイッチ・トランジスタ（Ｓｎ）は入力
   ディジタル信号に応答して夫々の制御ダイオード（Ｄｎ
   ）に制御信号を伝送するように接続される、請求項１記
   載のＤＡＣラダー・セグメント。