JPH0199123A - Bit shifting circuit - Google Patents
Bit shifting circuitInfo
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- JPH0199123A JPH0199123A JP62257677A JP25767787A JPH0199123A JP H0199123 A JPH0199123 A JP H0199123A JP 62257677 A JP62257677 A JP 62257677A JP 25767787 A JP25767787 A JP 25767787A JP H0199123 A JPH0199123 A JP H0199123A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理で用いられるビットシフト
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a bit shift circuit used in digital signal processing.
従来、この種のビットシフト回路は例えば第３図に示す
構成を有している。Conventionally, this type of bit shift circuit has a configuration shown in FIG. 3, for example.
同図に示したビットシフト回路は、入力端子３８に加え
られた４ビツト構成の直列データＤを、入力端子４０．
４１．４２に加えられた信号Ａ ＋、 Ａ ｚ、 Ａ
ｚが示すビット数だけシフトして出力端子３９から出力
するものであり、直列データＤのビット数の２倍の入力
端子を有するセレクタ３１〜３５と、直列並列変換回路
３６と、並列直列変換回路３７とから構成されている。The bit shift circuit shown in the figure transfers 4-bit serial data D applied to an input terminal 38 to an input terminal 40.
41. Signals added to 42 A +, A z, A
It is shifted by the number of bits indicated by z and outputted from the output terminal 39, and includes selectors 31 to 35 having input terminals twice the number of bits of the serial data D, a serial-to-parallel conversion circuit 36, and a parallel-to-serial conversion circuit. It consists of 37.
尚、セレクタ３１〜３５ばセレクト端子Ｓに加えられる
信号が７０″の場合は入力端子１１〜■４に加えられて
いるデータを出力端子０１〜０４から出力し、セレクト
端子Ｓに加えられている信号が１″の場合は入力端子■
５〜Ｉ８に加えられているデータを出力端子０１〜０４
に出力するものである。Incidentally, when the signal applied to the select terminal S of the selectors 31 to 35 is 70'', the data applied to the input terminals 11 to ■4 is outputted from the output terminals 01 to 04, and is applied to the select terminal S. If the signal is 1″, use the input terminal■
Output the data added to 5 to I8 to terminals 01 to 04
This is what is output to.
直列並列変換回路３６は入力端子３８を介して加えられ
た４ビツト構成の直列データＤを並列データ（Ｄ４．Ｄ
ｒ、ＤＺ、Ｄ、）に変換し、セレクタ３１．３３に加え
る。直列並列変換回路３６から出力された並列データの
内の最上位ビットのデータＤ４はセレクタ３１の入力端
子■１及びセレクタ３３の入力端子１１．１５〜■７に
加えられ、データＤ３はセレクタ３１の入力端子■２及
びセレクタ３３の入力端子１２．１８に加えられ、デー
タＤ２はセレクタ３１の入力端子［３，Ｉ５及びセレク
タ３３の入力端子Ｉ３に加えられ、最下位ビットのデー
タＤ、はセレクタ３１の入力端子１４．１６及びセレク
タ３３の入力端子Ｉ４に加えられる。また、セレクタ３
１の入力端子１７．１８は接地されており、その入力デ
ータは０″となっている。The serial/parallel conversion circuit 36 converts the 4-bit serial data D applied via the input terminal 38 into parallel data (D4.D).
r, DZ, D,) and added to selectors 31 and 33. Data D4, the most significant bit of the parallel data output from the serial/parallel conversion circuit 36, is applied to the input terminal 1 of the selector 31 and input terminals 11.15 to 7 of the selector 33, and the data D3 is applied to the input terminal 11.15 to 7 of the selector 33. The data D2 is applied to the input terminal 2 of the selector 31 and the input terminal 12.18 of the selector 33, and the data D2 is applied to the input terminal [3, I5 of the selector 31 and the input terminal I3 of the selector 33. and the input terminal I4 of the selector 33. Also, selector 3
The input terminals 17 and 18 of No. 1 are grounded, and their input data is 0''.
セレクタ３１．３３は前述したように、セレクト端子Ｓ
に加えられている信号Ａ、が“０”の場せは入力端子■
１〜１４に入力されているデータを出力端子０１〜０４
から出力し、信号Ａ、が“１”の場合は入力端子１５〜
■８に入力されているデータを出力端子０１〜０４から
出力するものであるから、信号Ａ、が０”の場合、セレ
クタ３１゜３３は直列並列変換回路３６の出力データ（
Ｄ４．Ｄｆｆ。As mentioned above, the selectors 31 and 33 have select terminals S
If the signal A applied to is “0”, the input terminal ■
Output the data input to 1 to 14 to terminals 01 to 04
When the signal A is “1”, the input terminal 15~
■Since the data inputted to the output terminals 8 are outputted from the output terminals 01 to 04, when the signal A is 0'', the selectors 31 and 33 output the output data (
D4. Dff.
Ｄ ２． Ｄ ＋ ）を出力端子０１． ０２．０３．
０４から出力し、信号Ａ１が“１”の場合、セレクタ３
１は直列並列変換回路３６の出力データを２ビツトシフ
トアツプしたデータ（Ｄｌ、Ｄ、、０．０）を出力し、
セレクタ３３は直列並列変換回路３６の出力データを２
ビツトシフトダウンしたデータ （Ｄ４．Ｄ４゜Ｄ４．
Ｄｌ）を出力する。D2. D + ) to the output terminal 01. 02.03.
When the signal A1 is "1", the selector 3
1 outputs data (Dl, D,, 0.0) obtained by shifting up the output data of the serial-parallel conversion circuit 36 by 2 bits,
The selector 33 converts the output data of the serial/parallel conversion circuit 36 into 2
Bit shifted down data (D4.D4°D4.
Dl) is output.
セレクタ３１の出力端子０１から出力されたデータはセ
レクタ３２の入力端子１１に加えられ、出力端子０２か
ら出力されたデータは入力端子１２゜１５に、出力端子
０３から出力されたデータは入力端子１３．１６に、出
力端子０４から出力されたデータは入力端子＋４．Ｉ７
に加えられる。また、セレクタ３２の入力端子Ｉ８は接
地されており、その入力データは“０”になっている。The data output from the output terminal 01 of the selector 31 is applied to the input terminal 11 of the selector 32, the data output from the output terminal 02 is applied to the input terminal 12°15, and the data output from the output terminal 03 is applied to the input terminal 13. .16, the data output from output terminal 04 is input to input terminal +4. I7
added to. Further, the input terminal I8 of the selector 32 is grounded, and its input data is "0".
セレクタ３２は前述したように、セレクト端子Ｓに加え
られている信号Ａ２が“０”の場合は入力端子１１〜■
４に加えられているデータを出力端子０１〜０４より出
力し、信号Ａ２が“１”の場合は入力端子１５〜Ｉ８に
加えられているデータを出力端子０１〜０４より出力す
るものであるから、信号Ａ。As mentioned above, when the signal A2 applied to the select terminal S is "0", the selector 32 selects the input terminals 11 to
4 is output from output terminals 01 to 04, and when signal A2 is "1", data added to input terminals 15 to I8 is output from output terminals 01 to 04. , signal A.
が“０”でセレクタ３１より直列並列変換回路３６の出
力データがそのまま出力されている場合は、信号Ａ２が
“０′であれば並列直列変換回路３６の出力データ（Ｄ
、、Ｄ、、ＤＺ、Ｄ、）がそのままセレクタ３２より出
力され、信号Ａ２が“１′であれば並列直列変換回路３
６の出力データを１ビツトシフトアツプしたデータ （
Ｄ ３． Ｄ ｚ、Ｄ ＋、Ｏ）が出力される。また、
信号Ａ、が１”でセレクタ３１より直列並列変換回路３
６の出力データを２ビツトシフトアツプしたデータが出
力されている場合は、信号Ａ２が“０”であれば直列並
列変換回路３６の出力データを２ビツトシフトアツプし
たデータ （ＤＺ。is "0" and the selector 31 outputs the output data of the serial-to-serial conversion circuit 36 as is, and if the signal A2 is "0', the output data (D
, ,D, ,DZ,D,) are output as they are from the selector 32, and if the signal A2 is "1", the parallel-to-serial conversion circuit 3
Data obtained by shifting up the output data of 6 by 1 bit (
D3. D z, D +, O) are output. Also,
When the signal A is 1", the selector 31 connects the serial-to-parallel converter circuit 3.
If the data obtained by shifting up the output data of the serial/parallel converting circuit 36 by 2 bits is output, and the signal A2 is "0", the data obtained by shifting up the output data of the serial/parallel converter circuit 36 by 2 bits is output (DZ.
ＤＩ、Ｏ，Ｏ）が出力され、信号Ａ２が“１”であれば
直列並列変換回路３６の出力データを３ビツトシフトア
ツプしたデータ （Ｄｌ、０． ０． ０）が出力され
る。即ち、セレクタ３１．３２によって直列並列変換回
路３６の出力データが信号Ａ＋、Ａｚによって示される
ビット数だけシフトアップされる。DI, O, O) are output, and if the signal A2 is "1", data (Dl, 0. 0. 0) obtained by shifting up the output data of the serial/parallel conversion circuit 36 by 3 bits is output. That is, the selectors 31 and 32 shift up the output data of the serial-parallel conversion circuit 36 by the number of bits indicated by the signals A+ and Az.
また、セレクタ３３の出力端子０１から出力されたデー
タはセレクタ３４の入力端子１１． Ｉ５．１６に加
えられ、出力端子０２から出力されたデータは入力端子
＋２．［７に、出力端子０３から出力されたデータは入
力端子１３．１８に、出力端子ｏ４から出力されたデー
タは入力端子■４に加えられる。セレクタ３４は前述し
たように、セレクト端子Ｓに加えられる信号Ａ２が“Ｏ
”の場合は入力端子１１〜■４に加えられているデータ
を出力端子０１〜０４から出力し、“１”の場合は入力
端子１５〜１８に加えられているデータを出力端子０１
〜０４から出力するものであるから、信号Ａ１が“０”
でセレクタ３３から直列並列変換回路３６の出力データ
がそのまま出力されている場合は、信号Ａ２が“０”で
あれば並列直列変換回路３６の出力データ（Ｄ ａ、
Ｄ ３＋ Ｄ ｚ、 Ｄ ＋ ）がそのままセレクタ３
４より出力され、信号Ａ２が“１”であれば並列直列変
換回路３６の出力データを１ビツトシフトダウンしたデ
ータ （Ｄ、、Ｄ、、ｏ、１．［）２＞が出力される。Furthermore, the data output from the output terminal 01 of the selector 33 is input to the input terminal 11 of the selector 34. The data added to I5.16 and output from output terminal 02 is input to input terminal +2. [7] The data output from the output terminal 03 is applied to the input terminal 13.18, and the data output from the output terminal o4 is applied to the input terminal 4. As mentioned above, the selector 34 is configured so that the signal A2 applied to the select terminal S is "O".
”, the data applied to input terminals 11 to 4 will be output from output terminals 01 to 04, and if “1”, the data applied to input terminals 15 to 18 will be output from output terminal 01.
~04, so the signal A1 is “0”
If the selector 33 outputs the output data of the serial-to-serial conversion circuit 36 as is, if the signal A2 is "0", the output data of the parallel-to-serial conversion circuit 36 (D a,
D 3+ D z, D + ) remains as selector 3
4, and if the signal A2 is "1", data (D,,D,,o,1.[)2>, which is obtained by shifting down the output data of the parallel-serial conversion circuit 36 by one bit, is output.
また、信号Ａ、が“１”でセレクタ３３より直列並列変
換回路３６の出力データを２ビツトシフトダウンしたデ
ータが出力されている場合は、信号Ａ、が“０”であれ
ば直列並列変換回路３６の出力データを２ビツトシフト
ダウンしたデータ（Ｄａ、 ０ｓ、 Ｄａ、 Ｄ２ ）
が出力され、信号Ａｔが“１”であれば直列並列変換回
路３６の出力データを３ビツトシフトダウンしたデータ
（Ｄａ、 Ｄａ、 Ｄ ４゜Ｄａ）が出力される。即ち
、セレクタ３３．３４によって直列並列変換回路３６の
出力データが信号ＡＩ。Furthermore, if the signal A is "1" and data obtained by shifting down the output data of the serial/parallel converter 36 by 2 bits is output from the selector 33, if the signal A is "0", the serial/parallel converter 36 output data shifted down by 2 bits (Da, 0s, Da, D2)
is output, and if the signal At is "1", data (Da, Da, D 4°Da) obtained by shifting down the output data of the serial-to-parallel converter circuit 36 by 3 bits is output. That is, the selectors 33 and 34 convert the output data of the serial-parallel conversion circuit 36 into the signal AI.
Ａ２によって示されるビット数だけシフトダウンされる
。It is shifted down by the number of bits indicated by A2.
セレクタ３２の出力端子Ｏ１〜０４から出力されたデー
タはセレクタ３５の入力端子１１−１４に加えられ、セ
レクタ３４の出力端子０１〜０４から出力されたデータ
はセレクタ３５の入力端子１１〜Ｉ４に加えられる。セ
レクタ３５は前述したように、セレクト端子Ｓに加えら
れる信号Ａ、が“０”の場合は入力端子■１〜■４に加
えられたデータを出力し、信号Ａ３が“１”の場合は入
力端子■５〜■８に加えられたデータを出力するもので
あるから、信号Ａ３を“Ｏ”にすることによりセレクタ
３１．３２によってシフトアップされたデータが出力さ
れ、信号Ａ、を“１”とすることによりセレクタ３３．
３４によってシフトダウンされたデータが出力される。The data output from the output terminals O1-04 of the selector 32 is applied to the input terminals 11-14 of the selector 35, and the data output from the output terminals 01-04 of the selector 34 is applied to the input terminals 11-I4 of the selector 35. It will be done. As mentioned above, the selector 35 outputs the data applied to the input terminals ■1 to ■4 when the signal A applied to the select terminal S is "0", and when the signal A3 is "1", it outputs the data applied to the input terminals ■1 to ■4. Since the data applied to the terminals ■5 to ■8 are output, by setting the signal A3 to "O", the data shifted up by the selectors 31 and 32 is output, and the signal A is set to "1". By setting the selector 33.
The data shifted down by 34 is output.
セレクタ３５の出力端子０１〜０４から出力された４ビ
ツト構成の並列データは並列直列変換回路３７で直列デ
ータに変換され、出力端子３９より出力される。The 4-bit parallel data outputted from the output terminals 01 to 04 of the selector 35 is converted into serial data by the parallel/serial conversion circuit 37 and outputted from the output terminal 39.
上述した従来のビットシフト回路はセレクタをシフトｅ
を表す信号のビット数と同じ段数だけ多段接続すること
により構成しているため、シフト量の多い回路程、遅延
時間が長くなる問題があった。The conventional bit shift circuit described above shifts the selector
Since the circuit is constructed by connecting the same number of stages as the number of bits of the signal representing the signal, there is a problem that the delay time increases as the amount of shift increases.
本発明は前述の如き問題点を解決したものであり、その
目的は、遅延時間を短縮させることにある。The present invention solves the above-mentioned problems, and its purpose is to shorten the delay time.
本発明は前述の如き問題点を解決するため、Ｎビット構
成の入力データを任意のビット数だけシフトするビット
シフト回路に於いて、（Ｎ＋１）個の入力端子を有し、
前記Ｎビット構成の入力データと接地データとが入力さ
れるＮ個のセレクタと、
該各セレクタ対応に設けられ、ビットシフト量に対応し
た選択制御信号を出力する選択制御信号生成手段とを設
け、
前記各セレクタは前記対応する選択制御信号生成手段か
らの選択制御信号に従って前記（Ｎ＋１）個の入力端子
に加えられているデータの内の１つを選択出力する。In order to solve the above-mentioned problems, the present invention provides a bit shift circuit for shifting N-bit input data by an arbitrary number of bits, which has (N+1) input terminals.
N selectors to which the N-bit configuration input data and ground data are input, and selection control signal generation means provided corresponding to each selector and outputting a selection control signal corresponding to the bit shift amount, Each of the selectors selectively outputs one of the data applied to the (N+1) input terminals in accordance with a selection control signal from the corresponding selection control signal generating means.
各セレクタはＮビット構成の入力データと接地データと
の内の１つを選択制御信号生成手段から出力される選択
制御信号に従って選択出力する。Each selector selectively outputs one of the N-bit structured input data and the ground data in accordance with a selection control signal output from the selection control signal generating means.
従って、各セレクタから出力されるデータを集めたデー
タを上記Ｎビット構成の入力データをシフトしたものに
することができる。Therefore, data that is a collection of data output from each selector can be obtained by shifting the N-bit configuration input data.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the invention.
同図に示したビットシフト回路は入力端子１１に加えら
れた４ビツト構成の直列データＤを入力端子１３〜１５
に加えられている信号Ａ ｓ、 Ａ ｆｆｉ＋ Ａ ＋
が示すビット数だけシフトして出力端子１２より出力す
るものであり、シフト機能を司る４個のセレクタ１〜４
と、信号Ａ ｓ、 Ａ ｚ、 Ａ Ｉが読出しアドレス
として加えられ、セレクタ１〜４に選択制御信号８１〜
Ｓ４を加えるＲＯＭ （、読出し専用メモリ）５〜８と
、入力端子Ｕから加えられた４ピツＨｌｌ成の直列デー
タＤを並列データ（Ｄ ａ、Ｄｓ、 Ｄｚ、 Ｄ＋ ）
に変換する直列並列変換回路９と、並列直列変換回路１
０とから構成されている。The bit shift circuit shown in the figure transfers 4-bit serial data D applied to input terminal 11 to input terminals 13 to 15.
A signal A s, A ffi+ A +
is shifted by the number of bits indicated by and output from the output terminal 12, and four selectors 1 to 4 control the shift function.
, signals As, Az, and AI are added as read addresses, and selection control signals 81 to 81 are applied to selectors 1 to 4.
ROM (read-only memory) 5 to 8 to which S4 is added, and serial data D of 4-bit Hll configuration added from input terminal U to parallel data (Da, Ds, Dz, D+)
A serial-parallel conversion circuit 9 and a parallel-serial conversion circuit 1
It is composed of 0.
各セレクタ１〜４は入力データＤのビット数に１を加え
た数の入力端子■１〜■５を存しており、選択制御信号
８１〜Ｓ４に従って入力端子ＩＩ〜Ｉ５に加えられてい
るデータの内の１つを選択出力する。また、各セレクタ
１〜４の入力端子■１は接地され、その入力データが“
０”となっておリ、他の入力端子Ｉ２〜■５には直列並
列変換回路９の出力データＤ、〜Ｄ４が加えられている
。Each of the selectors 1 to 4 has input terminals 1 to 5 whose number is the number of bits of the input data D plus 1, and the data is applied to the input terminals II to I5 according to the selection control signals 81 to S4. Select and output one of them. In addition, the input terminal ■1 of each selector 1 to 4 is grounded, and its input data is “
0'', and the output data D, -D4 of the serial/parallel conversion circuit 9 are applied to the other input terminals I2 - 5.
第２図はＲＯＭ５〜８に読出しアドレスとして加えられ
ている信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ と各ＲＯＭ５
〜８から出力される選択制御信号３１〜Ｓ４との関係を
示した図である。信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ は
２の補数表現（２’ｓ ｃｏｍｐｌｅ＋ｗｅｎｔ Ｒｅ
ｐｒｅｓｅｎｔａＬｉｏｎ）でシフト量を示しており、
信号Ａ、、Ａ、、Ａ、の内の最上位ビットの信号Ａ、は
サインビット （ＳＢ：ＳｉｇｎＢｉｔ）であり、Ａｘ
＝″′０”はビ・ノドのシフトアラプを示し、Ａ、＝“
ｊ”はビットのシフトダウンを示す。従って、１ビツト
のシフトアップはＡ３＝″０″、Ａ２−“０”、Ａ、−
“１”で表され、２ビツトのシフトダウンはＡ、＝“１
″、Ａ２−“１”、ＡＩ ＝”Ｏ”で表される。また、
各ＲＯＭ５〜８は信号Ａ ３＋ Ａ ｚ、 Ａ ＋によ
って表されるアドレスに格納されているデータを出力す
るものであり、例えばＡ、＝”０”、Ａｚ＝”Ｏ”ＩＡ
Ｉ＝“１”の場合、即ち信号Ａ Ｉ＋ Ａ ｔ、 Ａ
ｓによって１ビツトのシフトアップが示されている場合
、ＲＯＭ５はセレクタ１に入力端子Ｉ４に加えられてい
るデータを出力することを指示する選択制御信号Ｓ１を
出力し、ＲＯＭ６はセレクタ２に入力端子■３に加えら
れているデータを出力することを指示する選択制御信号
Ｓ２を出力し、ＲＯＭ７はセレクタ３に入力端子Ｉ２に
加えられているデータを出力することを指示する選択制
御信号Ｓ３を出力し、ＲＯＭ８はセレクタ４に入力端子
■１に加えられているデータを出力することを指示する
選択制御信号Ｓ４を出力する。Figure 2 shows signals A s, A z, A + added to ROMs 5 to 8 as read addresses and each ROM 5.
It is a figure showing the relationship with selection control signals 31-S4 outputted from -8. The signals A s, A z, A + are expressed in two's complement (2's complete+went Re
presentaLion) indicates the shift amount,
Signal A, the most significant bit of signals A, ,A, ,A, is a sign bit (SB:SignBit), and Ax
="'0" indicates the shift of the bi-nod, A, ="
j" indicates a bit shift down. Therefore, a 1 bit shift up is A3="0", A2-"0", A, -
It is represented by “1”, and a 2-bit shift down is A, = “1”.
”, A2-“1”, AI = “O”. Also,
Each of the ROMs 5 to 8 outputs the data stored at the address represented by the signals A3+Az, A+, for example, A, = "0", Az = "O" IA
When I=“1”, that is, the signal A I+ A t, A
When s indicates a shift up of 1 bit, ROM5 outputs a selection control signal S1 instructing selector 1 to output the data applied to input terminal I4, and ROM6 outputs selector 2 to output the data applied to input terminal I4. ■The ROM 7 outputs a selection control signal S2 that instructs the selector 3 to output the data added to the input terminal I2, and the ROM 7 outputs the selection control signal S3 that instructs the selector 3 to output the data added to the input terminal I2. The ROM 8 then outputs a selection control signal S4 instructing the selector 4 to output the data applied to the input terminal 1.
次に、第１図、第２図を参照して本実施例の動作を説明
する。Next, the operation of this embodiment will be explained with reference to FIGS. 1 and 2.
入力端子１１に加えられた４ビツト構成の直列データＤ
は直列並列変換回路９に於いて並列データ（Ｄ ｌ＋
Ｄ ！＋ Ｄｚ、 ＤＩ ）に変換される。直列並列変
換回路９から出力される並列データの内の最上位ピント
のデータＤ４は各セレクタの入力端子■５に加えられ、
データＤ、は入力端子Ｉ４に、データＤ２は入力端子■
３に、最下位ピントのデータＤ１は入力端子■２に加え
られる。また、各セレクタ１〜４の入力端子１１は接地
されており、その入力データは“０”となっている。4-bit serial data D applied to input terminal 11
is the parallel data (D l+
D! +Dz, DI). The most significant focused data D4 of the parallel data output from the serial/parallel conversion circuit 9 is added to the input terminal 5 of each selector,
Data D is input to input terminal I4, and data D2 is input to input terminal ■
3, the data D1 of the lowest focus is applied to the input terminal 2. Further, the input terminals 11 of each selector 1 to 4 are grounded, and the input data thereof is "0".
前述したように、セレクタ１〜４はそれぞれＲＯＭ５〜
８から加えられる選択制御信号８１〜Ｓ４に従って入力
端子１１〜Ｉ５に加えられているデータの内の１つを選
択出力するものであり、ＲＯＭ５〜８から出力される選
択制御信号８１〜Ｓ４とＲＯＭ５〜８に読出しアドレス
として加えられる信号Ａ ｓ、 Ａ ｚ、 Ａ ＋ と
は第２図に示す関係を有しているものであるから、例え
ば、信号Ａ ｓ、 Ａ ｔ。As mentioned above, selectors 1 to 4 are assigned to ROMs 5 to 4, respectively.
It selects and outputs one of the data applied to input terminals 11-I5 according to selection control signals 81-S4 applied from ROM5-8, and selects and outputs one of the data applied to input terminals 11-I5 according to selection control signals 81-S4 applied from ROM5-8 and ROM5. Since the signals As, Az, and A+ added as read addresses to 8 and 8 have the relationship shown in FIG. 2, for example, the signals As, At.
Ａ１がそれぞれ“０″、“１″、“０”であり、２ビツ
トのシフトアップを示している場合は、ＲＯＭ５． ６
． ７． ８から出力される選択制御信号Ｓ１．３２，
３３．３４はそれぞれ入力端子１３゜＋２，１１．［１
に加えられているデータを出力することを指示するもの
となるので、セレクタ１からは入力端子Ｉ３に加えられ
ているデータＤ２が出力され、セレクタ２からは入力端
子Ｉ２に加えられているデータＤＩが出力され、セレク
タ３゜４からは０”が出力される。即ち、セレクタｌ。When A1 is "0", "1", and "0", respectively, indicating a 2-bit shift up, ROM5. 6
．． 7. Selection control signal S1.32 output from 8,
33, 34 are input terminals 13°+2, 11. [1
Since this is an instruction to output the data applied to input terminal I3, selector 1 outputs data D2 applied to input terminal I3, and selector 2 outputs data D2 applied to input terminal I2. is output, and 0'' is output from selector 3.4. That is, selector l.
２．３．４から出力されるデータは（Ｄｚ、ＤＩ＋０゜
０）となり、直列並列変換回路９から出力されたデータ
（Ｄ Ｉ Ｄ ｙ、Ｄ ｔ、 Ｄ ｒ ）を２ビツト
シフトアツプしたものとなる。また、例えば信号Ａ３．
Ａ２゜ＡＩが全て“１゛であり、１ビツトのシフトダウ
ンを示している場合は、ＲＯＭ５，６，７．８から出力
される選択制御信号３１．Ｓ２．Ｓ３．Ｓ４はそれぞれ
入力端子［５，１５，１４，１３に加えられているデー
タを出力することを指示するものとなるので、セレクタ
１．２からは入力端子■５に加えられているデータＤ４
が出力され、セレクタ３からは入力端子Ｉ４に加えられ
ているデータＤ３が出力され、セレクタ４からは入力端
子■３に加えられているデータＤ２が出力される。The data output from 2.3.4 is (Dz, DI+0°0), which is obtained by shifting up the data (DI Dy, D t, Dr) output from the serial/parallel conversion circuit 9 by 2 bits. Become. Also, for example, signal A3.
When A2゜AI is all "1", indicating a 1-bit shift down, the selection control signals 31.S2.S3.S4 output from the ROMs 5, 6, 7.8 are input to the input terminal [5]. , 15, 14, and 13, the selector 1.2 outputs the data D4 applied to the input terminal ■5.
is output, the selector 3 outputs the data D3 applied to the input terminal I4, and the selector 4 outputs the data D2 applied to the input terminal 3.
即ち、セレクタ１． ２． ３． ４から出力されるデ
ータは（Ｄａ、 Ｄａ、 Ｄ３ｔ Ｄ！ ）となり、直
列並列変換回路９の出力データ（Ｄａ、 Ｄ３＋ Ｄｚ
＋ ＤＩ ）を１ビツトシフトダウンしたものとなる。That is, selector 1. 2. 3. The data output from 4 is (Da, Da, D3t D!), and the output data of the serial-parallel conversion circuit 9 is (Da, D3+ Dz
+DI) shifted down by 1 bit.
セレクタ１〜４の出力データは並列直列変換回路１０に
加えられ、並列直列変換回路１０はセレクタ１の出力デ
ータを最上位ビット セレクタ４の出力データを最下位
ビットとして並列直列変換を行ない、直列データを出力
端子１２に出力する。The output data of selectors 1 to 4 is applied to a parallel-to-serial conversion circuit 10, which performs parallel-to-serial conversion using the output data of selector 1 as the most significant bit and the output data of selector 4 as the least significant bit, and converts the output data into serial data. is output to the output terminal 12.
尚、上述した実施例は４ビツト構成の入力データをシフ
トする場合について説明したが、Ｎビット構成の入力デ
ータをＭビットシフトする場合に於いても、（Ｎ＋１）
個の入力端子を有するセレクタをＭ個並列に配置すると
共に、Ｍ個の選択制御信号発生用のＲＯＭを設けること
により、上述したと同様なビットシフト回路を構成する
ことができる。また、実施例に於いては、ビットシフト
量を２の補数表現で表現した場合を例にとって説明した
が、ビットシフトｆｆｉの表現方法はこれに限られるも
のではなく、ＲＯＭの記憶内容を変更することによりビ
ットシフト量の表現方法を変更することができる。In the above embodiment, the case where input data having a 4-bit structure is shifted has been explained, but even when shifting input data having a N-bit structure by M bits, (N+1)
A bit shift circuit similar to that described above can be constructed by arranging M selectors having M input terminals in parallel and providing M ROMs for generating selection control signals. In addition, in the embodiment, the case where the bit shift amount is expressed in two's complement representation has been explained as an example, but the method of expressing the bit shift ffi is not limited to this, and the storage contents of the ROM may be changed. This allows the method of expressing the bit shift amount to be changed.
以上説明したように、本発明は、Ｎピント構成の入力デ
ータと接地データとを入力とし、ＲＯＭ等からなる選択
制御信号生成手段から出力される選択制御信号に従って
入力されたデータの内の１つを他のセレクタと同時に選
択出力するセレクタをＮ個設けたものであり、入力デー
タのビット数及びシフト量にかかわらず、セレクタ１段
分の遅延時間で入力データをシフトすることができるの
で、従来例に比較して遅延時間を少ないものにすること
ができる効果がある。As explained above, the present invention receives input data of an N focus configuration and ground data as input, and selects one of the input data according to a selection control signal outputted from a selection control signal generation means consisting of a ROM or the like. It is equipped with N selectors that select and output simultaneously with other selectors, and regardless of the number of bits of input data and the amount of shift, input data can be shifted with a delay time of one selector stage. This has the effect of reducing the delay time compared to the example.
第１図は本発明の実施例のブロック図、第２図は信号Ａ
ｓ、Ａｘ、Ａ＋ とＲＯＭ５〜８の入出力との関係を示
す図及び、
第３図は従来例のブロック図である。
図に於いて、１〜４．３１〜３５・・・セレクタ、５〜
８・・・ＲＯＭ、９．３６・・・直列並列変換回路、１
０．３７・・・並列直列変換回路、１１．１３〜１５．
３８．４０〜４２・・・入力端子、１２．３９・・・出
力端子。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
s, Ax, A+ and the input/output of ROMs 5 to 8, and FIG. 3 is a block diagram of a conventional example. In the figure, 1~4.31~35...selector, 5~
8...ROM, 9.36...Serial parallel conversion circuit, 1
0.37...Parallel-serial conversion circuit, 11.13-15.
38.40-42...input terminal, 12.39...output terminal.
Claims (1)
するビットシフト回路に於いて、 （Ｎ＋１）個の入力端子を有し、前記Ｎビット構成の入
力データと接地データとが入力されるＮ個のセレクタと
、 該各セレクタ対応に設けられ、ビットシフト量に対応し
た選択制御信号を出力する選択制御信号生成手段とを含
み、 前記各セレクタは前記対応する選択制御信号生成手段か
らの選択制御信号に従って前記（Ｎ＋１）個の入力端子
に加えられているデータの内の１つを選択出力すること
を特徴とするビットシフト回路。[Claims] A bit shift circuit that shifts input data having an N-bit configuration by an arbitrary number of bits, which has (N+1) input terminals, and wherein the input data having a N-bit configuration and ground data are connected to each other. N input selectors; selection control signal generation means provided corresponding to each selector and outputting a selection control signal corresponding to a bit shift amount; A bit shift circuit that selectively outputs one of the data applied to the (N+1) input terminals according to a selection control signal from the bit shift circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257677A JPH0199123A (en) | 1987-10-13 | 1987-10-13 | Bit shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257677A JPH0199123A (en) | 1987-10-13 | 1987-10-13 | Bit shifting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199123A true JPH0199123A (en) | 1989-04-18 |
Family
ID=17309571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257677A Pending JPH0199123A (en) | 1987-10-13 | 1987-10-13 | Bit shifting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199123A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502975A (en) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Data processing device |
| CN104808966A (en) * | 2014-01-29 | 2015-07-29 | 马维尔以色列(Misl)有限公司 | Method and apparatus for valid encoding |
-
1987
- 1987-10-13 JP JP62257677A patent/JPH0199123A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502975A (en) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Data processing device |
| US9239702B2 (en) | 2004-06-16 | 2016-01-19 | Intel Corporation | Data processing apparatus |
| CN104808966A (en) * | 2014-01-29 | 2015-07-29 | 马维尔以色列(Misl)有限公司 | Method and apparatus for valid encoding |
| CN104808966B (en) * | 2014-01-29 | 2019-03-12 | 马维尔以色列(M.I.S.L.)有限公司 | The method and apparatus of efficient coding |
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