JPH0258440A - Frame converting circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
皮血且１
本発明はフレーム変換回路に関し、特にディジタル通信
において入力ディジタル信号を複数フレーム単位でフレ
ーム変換するフレーム変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a frame conversion circuit, and more particularly to a frame conversion circuit that converts an input digital signal in units of a plurality of frames in digital communication.
良米盈韮
従来のフレーム変換回路は第２図に示されているような
構成となっていた。第２図は従来のフレーム変換回路の
構成を示すブロック図である。A conventional frame conversion circuit had a configuration as shown in FIG. FIG. 2 is a block diagram showing the configuration of a conventional frame conversion circuit.
図において、従来のフレーム変換回路は、シフト回路１
０１と、ラッチ回路１０３と、多重回路１０４とを含ん
で構成されている。In the figure, the conventional frame conversion circuit includes a shift circuit 1
01, a latch circuit 103, and a multiplex circuit 104.
また、従来のフレーム変換回路は、パリティ計数回路７
と、パリティ比較回路８と、ラッチ制御回路１０２と、
タイミング発生回路１０６と、多重信号発生口Ｉ！＠１
０５とを含んで構成されている。In addition, the conventional frame conversion circuit has a parity counting circuit 7.
, a parity comparison circuit 8, a latch control circuit 102,
Timing generation circuit 106 and multiplex signal generation port I! @1
05.
この従来のフレーム変換回路は入力ディジタル信号の異
常検出をパリティ検査によって行う機能をも有するもの
である。This conventional frame conversion circuit also has a function of detecting an abnormality in an input digital signal by performing a parity check.
シフト回路１０１はフレーム構成された入力ディジタル
信号２１を複数フレーム単位でシフト入力し、並列にな
らべるものである。The shift circuit 101 shifts and inputs the frame-structured input digital signal 21 in units of multiple frames and arranges them in parallel.
パリティ計数回路７は入力ディジタル信号２１のパリテ
ィを計数するものである。The parity counting circuit 7 counts the parity of the input digital signal 21.
パリティ比較回路８は入力ディジタル信号２１に含まれ
ているパリティビット１２２とパリティ計数回路７にお
いて計数されたパリティ結果１２１とを比較するもので
ある。The parity comparison circuit 8 compares the parity bit 122 included in the input digital signal 21 with the parity result 121 counted by the parity counting circuit 7.
ラッチ制御回路１０２はパリティ比較回Ｆ＃１８の比較
結果１２３によりラッチ回路１０３ヘラツチ制御信号１
２４を送るものである。The latch control circuit 102 outputs the latch control signal 1 to the latch circuit 103 based on the comparison result 123 of the parity comparison circuit F#18.
24.
ラッチ回路１０３はシフト回路１０１において並列にな
らべられたシフト信号５１をラッチするものである。The latch circuit 103 latches the shift signals 51 arranged in parallel in the shift circuit 101.
多重回路１０４はラッチ回路１０３でラッチされたラッ
チ信号５２をフレーム変換された出力ディジタル信号列
２２に多重化するものである。The multiplexing circuit 104 multiplexes the latch signal 52 latched by the latch circuit 103 into the frame-converted output digital signal string 22.
多重信号発生回路１０５は多重回路１０４にフレーム変
換するための多重信号１２５を送るものである。The multiplex signal generation circuit 105 sends a multiplex signal 125 for frame conversion to the multiplex circuit 104.
タイミング発生回路１０６は入力ディジタル信号２１に
マルチルーム同期し、パリティ計数回路７、パリティ比
較回路８、ラッチ制御回路１０２及び多重信号発生回路
１０５に対してタイミング信号を送るものである。The timing generation circuit 106 is multi-room synchronized with the input digital signal 21 and sends timing signals to the parity counting circuit 7, the parity comparison circuit 8, the latch control circuit 102, and the multiplex signal generation circuit 105.
なお、入力ディジタル信号２１は、同一内容のデータが
複数回繰返された後にその内容が変化する信号であり、
回線等を介して木フレーム変換回路に入力されている。Note that the input digital signal 21 is a signal whose content changes after data with the same content is repeated multiple times,
It is input to the tree frame conversion circuit via a line or the like.
かかる構成において、パリティ計数回路７で計数したパ
リティ結果１２１と入力ディジタル信号２１に含まれて
いるバリティビ・ソト１２２とをパリティ比較回路８で
比較した結果が一致した場合にはラッチ制御回路１０２
に入力ディジタル信号２１が正常である旨の比較結果１
２３を送る。するとラッチ制御回路１０２は複数フレー
ム牟位毎に１回ランチ制御代号１２４をラッチ回路１０
３に送り、ラッチ回路１０３はシフト回路１０１におい
て並列にならべられたシフト信号５１をラッチする。In such a configuration, when the parity comparison circuit 8 compares the parity result 121 counted by the parity counting circuit 7 with the baritibi-soto 122 included in the input digital signal 21 and the results match, the latch control circuit 102
Comparison result 1 shows that the input digital signal 21 is normal.
Send 23. Then, the latch control circuit 102 sends the launch control code 124 to the latch circuit 10 once every multiple frames.
3, and the latch circuit 103 latches the shift signals 51 arranged in parallel in the shift circuit 101.
さらに、ラッチ回路１０３でランチされたラッチ信号５
２は、多重回路１０４で多重信号発生回路１０５からの
フレーム変換するための多重１３号１２５に応じて出力
ディジタル信号列２２に多重化される。Furthermore, the latch signal 5 launched by the latch circuit 103
2 is multiplexed into an output digital signal string 22 by the multiplexing circuit 104 in accordance with the multiplexing signal 125 for frame conversion from the multiplexed signal generating circuit 105.
つまり、パリティ比較回路８で比較した結果が一致して
いる場合には複数フレーム単位でＩ（１７次フレーム変
換が行われるのである。That is, if the results of the comparison by the parity comparison circuit 8 match, I (17th frame conversion) is performed in units of multiple frames.
一方、パリティ比較回路８で比較した結果が不一致の場
合にはう・ツチ制御回路１０２に入力ディジタル信号２
１が異常である旨の比較結果１２３を送る。すると、ラ
ッチ制御回路１０２はラッチ回路１０３にラッチ制御信
号１２４を送らないため、その異常な信号を送出せず異
常状態以前の正常な信号がラッチ信号５２として多重回
路１０４に送られる。On the other hand, if the result of the comparison in the parity comparison circuit 8 does not match, the input digital signal 2
A comparison result 123 indicating that 1 is abnormal is sent. Then, since the latch control circuit 102 does not send the latch control signal 124 to the latch circuit 103, the abnormal signal is not sent, and the normal signal before the abnormal state is sent to the multiplex circuit 104 as the latch signal 52.
つまり、異常時には、異常状態以前の正常状態のフレー
ム変換された出力ディジタル信号列２２が出力されるの
である。That is, when an abnormality occurs, the frame-converted output digital signal sequence 22 of the normal state before the abnormal state is output.
しかし、上述した従来のフレーム変換回路においてはシ
リアルで入力されたデータを一旦パラレルに並べかえる
ため、シフト回路１０１及びラッチ回路１０３はＤ型フ
リップフロップを用いて構成されていた。そのため、Ｎ
ビットの処理を行うにはシフト回路１０１用でＮ個、ラ
ッチ回路１０３用でＮ個すなわち合計２Ｎ個のＤ型フリ
ップフロップが必要となり、Ｄ型フリップフロップの数
が多くなっていた。それとともに多重回路１０４にはセ
レクタを使用してＮビットを１本のディジタル信号にし
ていた。However, in the conventional frame conversion circuit described above, the shift circuit 101 and the latch circuit 103 are configured using D-type flip-flops in order to once rearrange serially input data into parallel data. Therefore, N
In order to process bits, N D-type flip-flops are required for the shift circuit 101 and N for the latch circuit 103, that is, a total of 2N D-type flip-flops, which increases the number of D-type flip-flops. At the same time, a selector is used in the multiplex circuit 104 to convert N bits into one digital signal.
したがって、従来のフレーム変換回路はハードウェア量
が膨大となり、かつ高価になるという欠点があった。ま
た、フレーム変換作業をラッチ回路１０３と多重回ｖ＠
１０４との間の複数本の配線の接続先を変えることによ
って行っているため、配線が複雑になるという欠点もあ
った。Therefore, the conventional frame conversion circuit has the disadvantage of requiring an enormous amount of hardware and being expensive. In addition, the frame conversion work is performed multiple times with the latch circuit 103.
104 by changing the connection destinations of a plurality of wires, which also has the disadvantage of complicating the wiring.
１肌立旦追
本発明の目的は、簡単かつ安価な構成によりフレーム変
換を行うフレーム変換回路を提供することである。An object of the present invention is to provide a frame conversion circuit that performs frame conversion with a simple and inexpensive configuration.
ｌ匪血璽羞
本発明のフレーム変換回路は、複数のデータがフレーム
構成されたフレームデータを入力し、前記フレームデー
タを構成する各データを所定の順序に並べ換えて送出す
るフレーム変換回路であって、複数のアドレスを有し、
指定されたアドレスに対して前記フレームデータを構成
する各データの読み書きが行われる記憶手段と、前記記
憶手段から前記フレームデータを読出すとき前記所定の
順序に応じて前記アドレスを指定するアドレス指定手段
とを有することを特徴とする。The frame conversion circuit of the present invention is a frame conversion circuit that inputs frame data in which a plurality of pieces of data are constituted into frames, rearranges each piece of data constituting the frame data in a predetermined order, and sends it out. , has multiple addresses,
storage means for reading and writing each piece of data constituting the frame data with respect to a designated address; and addressing means for designating the address in accordance with the predetermined order when reading the frame data from the storage means. It is characterized by having the following.
曳■ヨ 以下、図面を用いて本発明の詳細な説明する。Hikiyo Hereinafter, the present invention will be explained in detail using the drawings.
第１図は本発明によるフレーム変換回路の一実施例の構
成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a frame conversion circuit according to the present invention.
図において本発明の一実施例によるフレーム変換回路は
、記憶回路１及び２と、アドレス発生回路３と、アドレ
ス選択回路４及び５と、信号選択回路６とを含んで構成
されている。In the figure, a frame conversion circuit according to an embodiment of the present invention includes memory circuits 1 and 2, an address generation circuit 3, address selection circuits 4 and 5, and a signal selection circuit 6.
また、本実施例によるフレーム変換回路は、パリティ計
数回路７と、パリティ比較回路８と、アドレス制御回路
９と、タイミング発生回路１０とを含んで構成されてい
る。Further, the frame conversion circuit according to this embodiment includes a parity counting circuit 7, a parity comparison circuit 8, an address control circuit 9, and a timing generation circuit 10.
記憶回路１及び２はマルチフレーム構成された入力ディ
ジタル信号２１を到来順に、−時記憶するものである。The storage circuits 1 and 2 store input digital signals 21 having a multi-frame structure in the order in which they arrive.
アドレス発生回路３は入力ディジタル信号２１を複数フ
レーム単位で書込む書込アドレス３１と書込まれた情報
に基づきフレーム変換された出力ディジタル信号列２２
を読出すための読出しアドレス３２とを順に発生するも
のである。アドレス選択回路４及び５は書込アドレス３
１又は読出アドレス３２を選択し、夫々出力４１．４２
として送出するものである。The address generation circuit 3 writes an input digital signal 21 in units of multiple frames, a write address 31, and an output digital signal string 22 which is frame-converted based on the written information.
A read address 32 for reading the data is sequentially generated. Address selection circuits 4 and 5 are write address 3
1 or read address 32 and output 41 and 42 respectively.
It is sent as .
信号選択回路６は記憶回路１及び２から夫々読出される
フレーム変換された出力ディジタル信号２２を選択する
セレクタである。The signal selection circuit 6 is a selector that selects the frame-converted output digital signals 22 read out from the storage circuits 1 and 2, respectively.
パリティ計数回路７は入力ディジタル信号２】の誤り検
出の手段として、パリティを計数するものである。The parity counting circuit 7 counts parity as a means for detecting errors in the input digital signal 2.
パリティ比較回路８は入力ディジタル信号２１に含まれ
ているパリティビット３３とパリティ計数回路７で計数
されたパリティ結果３５とを比較するものである。The parity comparison circuit 8 compares the parity bit 33 included in the input digital signal 21 with the parity result 35 counted by the parity counting circuit 7.
アドレス制御回路９はパリティ比較回路８の比較結果３
４に応じて２個のアドレス選択回路４及び５と、信号ｊ
Ａ択四回路とを制御す・るものである。The address control circuit 9 is the comparison result 3 of the parity comparison circuit 8.
4, two address selection circuits 4 and 5 and a signal j
This is to control the A-choice four circuits.
タイミング発生回路１０は入力ディジタル信号２１にマ
ルチフレーム同期したタイミング信号３６をパリティ計
数回路７と、パリティ比較口６８と、アドレス制御回路
９とアドレス発生回路３とに送出するものである。The timing generation circuit 10 sends a timing signal 36 multi-frame synchronized with the input digital signal 21 to the parity counting circuit 7, the parity comparison port 68, the address control circuit 9, and the address generation circuit 3.
次に、かかる構成からなるフレーム変換回路が第３図に
示されている入力ディジタル信号２１を第４図に示され
ている出力ディジタル信号２２に変換する動作について
説明する。Next, an explanation will be given of the operation of the frame conversion circuit having the above configuration to convert the input digital signal 21 shown in FIG. 3 into the output digital signal 22 shown in FIG. 4.
第３図は５フレームで構成されたデータ列である入力デ
ィジタル信号２１が書込アドレス３１に応じて５フレ一
ム単位で記憶口ｖ？Ｉｌ又は２に書込まれる際の概念図
である。In FIG. 3, the input digital signal 21, which is a data string composed of 5 frames, is input to the memory port v? in units of 5 frames according to the write address 31. It is a conceptual diagram when writing to Il or 2.
また、第４図は、読出アドレス３２に応じてフレーム変
ＦＡ後の出力ディジタル１２号列２２が記憶回路１又は
２から読出される際の概念図である。Further, FIG. 4 is a conceptual diagram when the output digital number 12 column 22 after frame conversion FA is read out from the storage circuit 1 or 2 according to the read address 32.
第３図において、入力ディジタル信号は、第１〜５フレ
ームとパリティとノドＰとから構成されており、第１フ
レーム、第２フレーム、・・・・・・、第５フレーム、
パリティビットＰの順にシリアル入力されるものである
。In FIG. 3, the input digital signal is composed of 1st to 5th frames, parity, and node P, and includes the 1st frame, 2nd frame, . . . , 5th frame,
It is input serially in the order of parity bit P.
また、各フレームは３つのデータから構成されるもので
ある９例えば第１フレームは１−１．２＝１及び３−１
から構成されている。Also, each frame is composed of three pieces of data9.For example, the first frame is 1-1.2=1 and 3-1
It consists of
さらにまた、パリティとントＰは各フレームのパリティ
チエツクをするためのｆｉ報が含まれているものである
。Furthermore, the parity index P includes FI information for checking the parity of each frame.
この５マルチフレーム梢成されな入力ディジタル信号２
１を記憶口ｌ１８１に一時記憶するなめアドレス制御回
路９はアドレス選択回路４にアドレス発生回路３が発生
した書込アドレス３１を選択するように選択信号３７を
送る。それと同時に、パリティ計数回路７はパリティの
計数を行う。Input digital signal 2 composed of these 5 multi-frames
1 is temporarily stored in the memory port l181.The address control circuit 9 sends a selection signal 37 to the address selection circuit 4 to select the write address 31 generated by the address generation circuit 3. At the same time, the parity counting circuit 7 performs parity counting.
以上により、各フレームはデータ毎に分割されて記憶回
路１内の０〜１４のアドレスに夫々書込まれるのである
。As described above, each frame is divided into pieces of data and written to addresses 0 to 14 in the memory circuit 1, respectively.
また、アドレス制御回路９は記憶回路２に対して以前に
書込んでいた５マルヂフレームをフレーム変換された出
力ディジタル信号列２２として読出ずためにアドレス遇
択回路５ヘアドレス発生回路３が発生した続出アドレス
３２を選択するように選択信号３７を送る。Further, since the address control circuit 9 does not read out the 5 multi-frames previously written to the storage circuit 2 as the frame-converted output digital signal string 22, the address selection circuit 5 and the address generation circuit 3 A selection signal 37 is sent to select address 32.
さらにまた、アドレス制御回路９は信号選択回路６に対
して記憶回Ｆ＃Ｉ２から読出されたフレーム変換された
出力ディジタル信号列２２を選択するように３択信号３
７を送る。Furthermore, the address control circuit 9 sends a 3-selection signal 3 to the signal selection circuit 6 so as to select the frame-converted output digital signal string 22 read from the memory circuit F#I2.
Send 7.
次に、５フレ一ム単位の書込み、読出しの処理を終える
と同時にパリティ計数回路７計数していたパリティ結果
３５と入力ディジタル信号２１のｆｉｆ＆部にあるパリ
ティビット（第３図中のＰ）３３とがパリティ比較回路
８で比較される。Next, at the same time as the write and read processing in units of 5 frames is completed, the parity result 35 counted by the parity counting circuit 7 and the parity bit (P in FIG. 3) 33 in the fif & part of the input digital signal 21 are compared by the parity comparison circuit 8.
比較した結果が一致を示した場合には、パリティ比較回
路８はアドレス制御回路９に入力ディジタル信号２１が
正常である旨の比較結果信号３・１を送る。そして、ア
ドレス制御回路９は記憶回路１に書込まれている５マル
チフレームのデータをフレーム変換された出力ディジタ
ル信号列２２として読出すためにアドレス選択回路４に
対してアドレス発生回路３が発生した続出アドレス３２
を選択するように選択信号３７を送る。If the comparison result shows a match, the parity comparison circuit 8 sends a comparison result signal 3.1 to the address control circuit 9 indicating that the input digital signal 21 is normal. Then, the address control circuit 9 generates an address generating circuit 3 for the address selection circuit 4 in order to read out the 5 multi-frame data written in the storage circuit 1 as a frame-converted output digital signal string 22. Continuing address 32
A selection signal 37 is sent to select the .
また、アドレス制御回路９は記憶回路１から読出された
フレーム変換された出力ディジタル信号列２２を選択す
るように信号選択回路６に対して選択信号３７を送る。Further, the address control circuit 9 sends a selection signal 37 to the signal selection circuit 6 so as to select the frame-converted output digital signal string 22 read from the storage circuit 1.
さらにまた、アドレス制御回路９は記憶回路２に入力デ
ィジタル信号２１を書込むためにアドレス選択回路５に
対してアドレス発生回路３が発生した書込アドレス３１
を選択するように選択信号３７を送る。Furthermore, in order to write the input digital signal 21 into the memory circuit 2, the address control circuit 9 sends a write address 31 generated by the address generation circuit 3 to the address selection circuit 5.
A selection signal 37 is sent to select the .
つまり、パリティ比較回路８で比較した結果が一致を示
している場合には記憶回路１及び２に対して５マルチフ
レ一ム単位の書込み又は続出しの動作゛が交互に行おれ
ることになる。In other words, if the result of the comparison in the parity comparison circuit 8 shows a match, the writing or successive output operation in units of 5 multi-frames is alternately performed in the storage circuits 1 and 2.
一方、パリティ比較回路８で比較した結果が不一致を示
した場合にはパリティ比較回路８はアドレス制御回路９
に入力ディジタル信号２１が異常である旨の比較結果３
４を送る。On the other hand, if the comparison result in the parity comparison circuit 8 shows a mismatch, the parity comparison circuit 8
Comparison result 3 shows that the input digital signal 21 is abnormal.
Send 4.
すると、アドレス制御回路９は、記憶回路１が書込動作
記・境回路２が読出動作を夫々行うようにアドレス選択
回路４及び５と信号選択回路６とを制御する。これによ
り、パリティの比較結果３４が不一致を示した場合には
不一致状態以前の一致状態のデータを読出し、フレーム
変換された出力ディジタル信号列２２が送出される。こ
れにより異常状態の入力ディジタル信号は送出されない
のである。Then, the address control circuit 9 controls the address selection circuits 4 and 5 and the signal selection circuit 6 so that the memory circuit 1 performs a write operation and the boundary circuit 2 performs a read operation, respectively. As a result, when the parity comparison result 34 indicates a mismatch, the data in the match state before the mismatch state is read out, and the frame-converted output digital signal string 22 is sent out. As a result, an input digital signal in an abnormal state is not sent out.
以上により、第４図に示されているようにデータ毎に分
割されて書込まれていたフレームは続出アドレス３２の
順に読出され、Ｃ１１ｌ〜３に多重化され、出力ディジ
タル信号列２２として送出されるのである。As a result, as shown in FIG. 4, the frames that have been divided and written for each data are read out in the order of successive addresses 32, multiplexed into C111-3, and sent out as an output digital signal string 22. It is.
つまり、従来のフレーム変換回路においては、フレーム
変換されて送出されるように配線の接続先を予め設定し
ていたが、本発明においてはＲＡＭ （Ｒａｎｄｏｎ
Ａｃｃｅｓｓ Ｈｅｎｏｒｙ）等にそのまま書込み、読
出す際のアドレスの指定順序を変えることによってフレ
ーム変換を行っているため、回路構成が簡単かつ安価と
なるのである。したがって、処理すべきビット数が多大
な場合でも記憶容量の大きなＲＡＭを用いれば、回路規
模は大きく変化しないのである。In other words, in the conventional frame conversion circuit, the connection destination of the wiring is set in advance so that the frame is converted and sent out, but in the present invention, the connection destination of the wiring is set in advance so that the frame is converted and sent.
Since frame conversion is performed by changing the order in which addresses are specified when writing and reading data as is, the circuit configuration becomes simple and inexpensive. Therefore, even if the number of bits to be processed is large, if a RAM with a large storage capacity is used, the circuit scale will not change significantly.
企画！Ｌ例里
以上説明したように本発明は、入力データを一旦記・障
回路に書込み、読出ず際に１￥ｎ序を変えて読出すこと
により、簡単かつ安価な構成によりフレーム変換を行う
ことができるとい、う効果がある。plan! As explained above, the present invention can perform frame conversion with a simple and inexpensive configuration by once writing input data into the write/failure circuit and then changing the order of 1 yen before reading it. It is said to be effective.
また、本発明においてはデータを並列に並べ変えないた
め、配線を簡単にすることができるという効果らある。Further, in the present invention, since data is not rearranged in parallel, wiring can be simplified.
第１図は本発明の実施例によるフレーム変換回路の構成
を示すブロック図、第２図は従来のフレーム変換回路の
ブロック図、第３図は入力データが記憶回路に書込まれ
る際の概念図、第４図は記憶回路からフレーム変換され
たデータが読出される際の概念図である。
主要部分の符号の説明
１．２・・・・・・記憶回路
３・・・・・・アドレス発生回路
４．５・・・・・・アドレス選択回路
６・・・・・・信号泗択回路FIG. 1 is a block diagram showing the configuration of a frame conversion circuit according to an embodiment of the present invention, FIG. 2 is a block diagram of a conventional frame conversion circuit, and FIG. 3 is a conceptual diagram when input data is written to a storage circuit. , FIG. 4 is a conceptual diagram when frame-converted data is read out from the storage circuit. Explanation of symbols of main parts 1.2...Memory circuit 3...Address generation circuit 4.5...Address selection circuit 6...Signal selection circuit
Claims (1)
タを入力し、前記フレームデータを構成する各データを
所定の順序に並べ換えて送出するフレーム変換回路であ
って、複数のアドレスを有し、指定されたアドレスに対
して前記フレームデータを構成する各データの読み書き
が行われる記憶手段と、前記記憶手段から前記フレーム
データを読出すとき前記所定の順序に応じて前記アドレ
スを指定するアドレス指定手段とを有することを特徴と
するフレーム変換回路。(1) A frame conversion circuit that inputs frame data in which a plurality of pieces of data are composed of frames, rearranges each piece of data constituting the frame data in a predetermined order, and sends it out, and has a plurality of addresses and a specified storage means for reading and writing each data constituting the frame data with respect to a given address; and addressing means for specifying the address in accordance with the predetermined order when reading the frame data from the storage means. A frame conversion circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209707A JP2702171B2 (en) | 1988-08-24 | 1988-08-24 | Frame conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209707A JP2702171B2 (en) | 1988-08-24 | 1988-08-24 | Frame conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258440A true JPH0258440A (en) | 1990-02-27 |
| JP2702171B2 JP2702171B2 (en) | 1998-01-21 |
Family
ID=16577308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209707A Expired - Fee Related JP2702171B2 (en) | 1988-08-24 | 1988-08-24 | Frame conversion circuit |
Country Status (1)
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| JPS61288636A (en) * | 1985-06-17 | 1986-12-18 | Nec Corp | Frame conversion circuit |
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1988
- 1988-08-24 JP JP63209707A patent/JP2702171B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6510179B1 (en) | 1998-12-04 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Video signal encoding device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702171B2 (en) | 1998-01-21 |
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