JPH0198050A - Transfer device - Google Patents

Abstract

PURPOSE:To shorten the access time in case a transfer circuit is connected to a compact device and to transfer data at a high speed by providing plural buffers to the peripheral control parts requiring the high-speed access time and controlling said device. CONSTITUTION:The conflict of the requests received from the peripheral control parts is controlled by a request accepting circuit 2 of a transfer device. Then a peripheral control part is decided for acceptance of its request and the number of this control part is stored in a request number register 10. A control circuit 1 controls each register, buffer, etc., as well as the interface between the peripheral control part connected to a bus 11 and a main memory. Thus the data received from the main memory are stored in data registers 6-1-6-4. At the same time, the numbers of the peripheral devices requiring the high-speed access time are previously set at number registers 7-A and 7-B. Then the addresses and the data are stored in address buffers 8-A and 8-B and data buffers 9-A and 9-B respectively. A comparator 3 compares the contents of the register 10 with the numbers, addresses, etc., of the peripheral devices requiring the high-speed accesses. The results of these comparisons are reported to the circuit 1.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は転送装置に関し、Ｗに主記憶アクセスに高速ア
クセスタイム全必要とする複数の周辺制御部の制御動作
に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a transfer device, and more particularly to a control operation of a plurality of peripheral control units that require the entire high-speed access time for main memory access.

（従来の技術） 従来、この種の転送装置において高速のアクセスタイム
が要求される場合には、転送装置に主記憶の写しを部分
的に格納する比較的大容量なローカルメモリ（バッファ
メモリ）全準備する必要がある九め、装置が高価となる
。(Prior Art) Conventionally, when high-speed access time is required in this type of transfer device, the entire transfer device has a relatively large capacity local memory (buffer memory) that partially stores a copy of the main memory. Ninth, the equipment that needs to be prepared is expensive.

また、大形機指向の処理部や主記憶部などから成る本体
部に小形様指向の周辺制御ｍを接続する場合には、大形
機はパイプラインなどによるサイクルタイムの高速化で
全体の性能上満足するのが一般的である。In addition, when connecting peripheral control m for small size machines to the main body consisting of the processing section and main memory section for large machines, it is possible to improve the overall performance of large machines by speeding up the cycle time using pipelines, etc. Generally, people are satisfied with the above.

しかし、小形機ではその経済性からパイプライン構造は
採用しないため、アクセスタイムが長くなると云う問題
が生じ、アクセスタイムをＭ視していな−大形機には接
続できないし、上記構成のようにローカルメモＩＪ　？
追加すると経済的ではない。However, since pipeline structures are not adopted for small machines due to their economic efficiency, the problem arises that the access time becomes long. Local memo IJ?
It is not economical to add more.

（発明が解決しようとする問題点） 上述した従来の転送装置は、小形機に接続して使用する
ときには、その経済性からパイプライン構造を採用して
いないため、アクセスタイムが長くなるので、高速にデ
ータを転送できないと云う欠点がある。(Problems to be Solved by the Invention) When the conventional transfer device described above is connected to a small machine and used, it does not adopt a pipeline structure due to its economic efficiency, so the access time becomes long, so high speed The disadvantage is that data cannot be transferred to

いっぽう、アクセスタイムを重要視していない大形機に
は直接、高速の転送装ｆＲヲ接続できないし１両者を接
続する場合にはローカルメモリを追加する必要があるた
め、経済的ではないと云う欠点がある。On the other hand, it is said that it is not economical because it is not possible to directly connect a high-speed transfer device fR to a large machine where access time is not important, and it is necessary to add local memory when connecting both. There are drawbacks.

本発明の目的は、周辺制御部番号、主記憶アドレス、な
らびにデータを組合せて複数のバッファに格納し、周辺
制御部番号としてあらかじめ任意の値全設定でき、周辺
制御部からの主記憶読出し要求を受付けたときに要求周
辺制御部番号と、あらかじめ設定された周辺制御部番号
とを比較し、両者が一致し次場合には要求アドレスと対
応するバッファ内の主記憶アドレスとを比較し、両者が
一致した場合にはバッファ内のデータを周辺制御部に転
送するとともに後続するデータを主記憶から転送し、そ
のアドレスとともにバッファに格納し、要求アドレスと
主記憶アドレスとが一致しなかった場合には要求アドレ
スと後続するアドレスとで主記憶をアクセスし、後続す
るアドレスと対応するデータとをバッファに格納するこ
とによって上記欠点を除去し、高速にデータ全転送でき
るように構成した転送装置全提供することにある。An object of the present invention is to store a combination of a peripheral control unit number, a main memory address, and data in a plurality of buffers, to set any value in advance as the peripheral control unit number, and to respond to a main memory read request from the peripheral control unit. When it is received, the requested peripheral control unit number is compared with the preset peripheral control unit number, and if they match, the requested address and the main memory address in the corresponding buffer are compared, and both are confirmed. If they match, the data in the buffer is transferred to the peripheral control unit, and the subsequent data is transferred from the main memory and stored in the buffer along with that address. If the requested address and the main memory address do not match, To provide an entire transfer device configured to access a main memory with a requested address and a subsequent address, store the subsequent address and corresponding data in a buffer, thereby eliminating the above-mentioned drawbacks, and capable of transferring all data at high speed. There is a particular thing.

（問題点ｔ−解決するための手段） 本発明による転送装置は要求受付は回路と、要求番号レ
ジスタと、データレジスタ、複数の番号レジスタと、複
数のアドレスバッファおよび複数のデータバッファと、
要求アドレスレジスタと、アドレス更新回路と、比較回
路と、制御回路とを具備して構成したものである。(Problem t - Means for Solving) The transfer device according to the present invention includes a request receiving circuit, a request number register, a data register, a plurality of number registers, a plurality of address buffers, and a plurality of data buffers.
It is configured to include a request address register, an address update circuit, a comparison circuit, and a control circuit.

要求受付は回路は１周辺制御部からの要求の競合を制御
して受付けを行う周辺制御部を決定し、要求番号を送出
するためのものである。The request receiving circuit controls conflicting requests from one peripheral control unit, determines which peripheral control unit will accept the request, and sends the request number.

要求番号レジスタは要求番号を格納するためのものであ
り、データレジスタは主記憶からのデータ＃蕎量太全パ
イプライン制御により格納するためのものである。The request number register is for storing a request number, and the data register is for storing data from the main memory under pipeline control.

複数の番号レジスタは、箭速アクセスタイムを要求する
周辺制御部の番号をあらかじめ設定しておく几めのもの
である。The plurality of number registers are used to preset the numbers of peripheral control units that require fast access times.

複数のアドレスバッファおよび複数のデータバッファは
、それぞれアドレスおよびデータを格納しておくための
ものである。The plurality of address buffers and the plurality of data buffers are for storing addresses and data, respectively.

要求アドレスレジスタは周辺制御部からのアドレス情報
を格納するためのものであり、アドレス更新回路は要求
アドレスレジスタの内容全もとにして周辺制御部との間
の転送単位に応じて増分するためのものである。The request address register is used to store address information from the peripheral control unit, and the address update circuit uses the entire contents of the request address register to increment according to the unit of transfer between the request address register and the peripheral control unit. It is something.

比較回路は、要求番号レジスタの内容と複数の番号レジ
スタのそれぞれの内容と金比収し、同時に要求アドレス
レジスタの内容と複数のアドレスバッファのそれぞれと
を比較するためのものである。The comparison circuit compares the contents of the request number register with the contents of each of the plurality of number registers, and simultaneously compares the contents of the request address register with each of the plurality of address buffers.

制御回路は、要求受付は回路からの要求番号および比較
回路からの判定結果上受付けて制御を実行するためのも
のである。The control circuit executes control by accepting requests based on the request number from the circuit and the determination result from the comparison circuit.

（実施　例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は１本発明による転送装置における上記＊ｇ出し
制御回路の一実施例を示すプロツク図である。FIG. 1 is a block diagram showing an embodiment of the *g output control circuit in a transfer apparatus according to the present invention.

第１図において、１は制御回路、２は要求受・付は回ｗ
！！、　　３は比奴回路、４は要求アドレスレジスタ、
５はアドレス更新回路、６−１〜６−４はそれぞれデー
タレジスタ、７−Ａ　、　７−Ｂはそれぞれ番号レジス
タ％　８−Ａ、８−Ｂはそれぞれアドレスバッファ、９
−Ａ、９−Ｂｉｊ：それぞれデータバッファ、１０は要
求番号レジスタ、１１はバスである。In Fig. 1, 1 is a control circuit, 2 is a request reception and processing circuit.
! ! , 3 is the Himuko circuit, 4 is the request address register,
5 is an address update circuit, 6-1 to 6-4 are each a data register, 7-A and 7-B are each a number register %, 8-A and 8-B are each an address buffer, 9
-A, 9-Bij: data buffers, 10 is a request number register, and 11 is a bus.

制御回路１は各レジスタやバッファなどの管理、ならび
にバス１１に接続された周辺制御部と主記憶との間のイ
ンタフェースを制御する。The control circuit 1 manages each register, buffer, etc., and controls the interface between the peripheral control unit connected to the bus 11 and the main memory.

要求受付は回路２は、周辺制御部からの要求の競合全制
御して、受付けを行う周辺制御部全決定し、その番号ｔ
−要求番号レジスタ１０へ格納する。データレジスタ６
−１〜６−４は主記憶からのデータを格納するレジスタ
であり、データレシスｐ６−１〜６−４によってパイプ
ライン制御が行われる。For request reception, the circuit 2 controls all competing requests from peripheral control units, determines all peripheral control units that will accept the request, and assigns the number t.
- Store in request number register 10. data register 6
-1 to 6-4 are registers that store data from the main memory, and pipeline control is performed by data registers p6-1 to 6-4.

番号レジスタ７−Ａ、７−Ｂ、アドレスバッファ８−Ａ
、８−Ｂ、ならびにデータバッファ９−Ａ、９−Ｂは本
発明を特徴づけるものである。本実施例では２個のバッ
ファより成立っているが、バッファの数は接続される周
辺制御部のなかで高速のアクセスタイムｔ−要求するも
のがいくつあるかによって決定される。従って、本実施
例では上記のような周辺制御部を２個まで接続すること
ができる。番号レジスタ７−Ａ。Number register 7-A, 7-B, address buffer 8-A
, 8-B, and data buffers 9-A, 9-B characterize the present invention. In this embodiment, there are two buffers, but the number of buffers is determined depending on how many connected peripheral control units require a high-speed access time t. Therefore, in this embodiment, up to two peripheral control units as described above can be connected. Number register 7-A.

７−Ｂには高速アクセスタイムｔ−要求する周辺制御部
の番号をあらかじめ設定しておく。本実施例では１番号
レジスタ７−Ａ、７−Ｂはスイッチによって実現されて
いる。アドレスバッファ８−Ａ、８−Ｂ、ならびにデー
タバッファ９−Ａ、９−Ｂは、それぞれアドレスならび
にデータを格納する。7-B is preset with the number of the peripheral control unit requesting the high-speed access time t. In this embodiment, the 1 number registers 7-A and 7-B are realized by switches. Address buffers 8-A, 8-B and data buffers 9-A, 9-B store addresses and data, respectively.

要求アドレスレジスタ４には、周辺制御部からのアドレ
ス情報が格納される。アドレス更新回路５も本発明ｋＷ
徴づけるものであり、要求アドレスレジスタ４をもとに
して周辺制御部との間の転送単位に応じて、例えば転送
単位が４バイトならば４だけ増分し、８バイトならば８
だけ増分する。The request address register 4 stores address information from the peripheral control unit. The address update circuit 5 also has a power of kW according to the present invention.
For example, if the transfer unit is 4 bytes, it is incremented by 4, and if it is 8 bytes, it is incremented by 8, based on the request address register 4.
Increment by .

比較回路３も本発明を特徴づけるものであり、要求番号
レジスタ１０の内容と番号レジスタ７−Ａ、７−Ｂの内
容とを比較し１両者間で一致しているものがある場合に
は、要求番号レジスタ１０の内容が番号レジスタ７−Ａ
と一致しているか、あるいは番号レジスタ７−Ｂと一致
しているかを制御回路１へ通知する。The comparison circuit 3 also characterizes the present invention, and compares the contents of the request number register 10 with the contents of the number registers 7-A and 7-B, and if there is a match between the two, then The contents of request number register 10 are number register 7-A
The control circuit 1 is notified whether it matches the number register 7-B or the number register 7-B.

また、要求アドレスレジスタ４の内容とアドレスバッフ
ァ８−Ａ、８−Ｂとを比較し、同様に、その結果を制御
回路１へ通知する。これらの比較は同時に行われ、番号
レジスタ７−Ａとアドレスバッファ８−Ａとが組合され
てＡ群を形成し１番号レジスタ７−Ｂとアドレスバッフ
ァ８−Ｂとが組合されてＢ群を形成し、要求番号レジス
タ１０と要求アドレスレジスタ４との組合せと比較され
る。具体的に、一致したのはＡ群か、あるいはＢ群か、
番号のみの一致なのか、番号とアドレスとの両方が一致
し九のかが制御回路１へ通知される。It also compares the contents of the request address register 4 with address buffers 8-A and 8-B, and similarly notifies the control circuit 1 of the result. These comparisons are made simultaneously, with number register 7-A and address buffer 8-A being combined to form group A, and number register 7-B and address buffer 8-B being combined to form group B. and is compared with the combination of request number register 10 and request address register 4. Specifically, did it match Group A or Group B?
The control circuit 1 is notified whether only the numbers match or whether both the numbers and addresses match (9).

次に、第２図を参照して第１図の動作を順序だてて説明
する。第２図は制御回路１の論理を流れ図で記述したも
ので、全体の動作を表わしている。Next, referring to FIG. 2, the operations shown in FIG. 1 will be explained in order. FIG. 2 describes the logic of the control circuit 1 in the form of a flowchart, and shows the overall operation.

一般に周辺制御部との間でデータを転送する場合、主記
憶上の特定アドレスから連続し九記憶域を順にアクセス
してゆく。このため、初めての主記憶アクセスでは一般
のアクセス方式と性能的に差はないが、後続する主記憶
アクセス時には、既に所定のデータが転送装置にあるこ
とになＶ１周辺制御部からみ友主記憶アクセスタイムは
極端に短縮される。Generally, when transferring data to/from a peripheral control unit, nine consecutive storage areas are sequentially accessed starting from a specific address on the main memory. Therefore, when accessing the main memory for the first time, there is no difference in performance from the general access method, but when accessing the main memory subsequently, the specified data is already in the transfer device. Time will be drastically shortened.

（発明の効果） 以上説明したように本発明は、高速なアクセスタイムｔ
−ｉ求する周辺制御部に対応して複数のバッファを設け
、制御することによって、経済的に周辺制御部ｔｇＪ絖
できると云う効果がある。(Effects of the Invention) As explained above, the present invention provides a high-speed access time t
-i By providing and controlling a plurality of buffers corresponding to the desired peripheral control units, there is an effect that the peripheral control units tgJ can be constructed economically.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は１本発明による転送装置の一部を示すブロック
図である。 第２図は、第１図に示す制御回路の制御の流れを示すフ
ローチャートである。 １・・・制御回路　　２・・・要求受付は回路３・・・
比較回路　　４・・・要求アドレスレジスタ５・・・ア
ドレス更新回路 ６−１〜６−４・・・データレジスタ ７−Ａ、７−Ｂ・・・番号レジスタ ８−Ａ、８−Ｂ・・・アドレスバッファ９−Ａ、９−Ｉ
３・・・データバッファ１０・・・要求番号レジスタ １１　・・・ノくス 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　　瑯才２囚FIG. 1 is a block diagram showing part of a transfer device according to the present invention. FIG. 2 is a flowchart showing the control flow of the control circuit shown in FIG. 1...Control circuit 2...Request reception circuit 3...
Comparison circuit 4...Request address register 5...Address update circuits 6-1 to 6-4...Data registers 7-A, 7-B...Number registers 8-A, 8-B... Address buffer 9-A, 9-I
3...Data buffer 10...Request number register 11...Nokusu patent applicant NEC Corporation agent Patent attorney Inoro Erosai 2nd prisoner

Claims (1)

【特許請求の範囲】[Claims] 周辺制御部からの要求の競合を制御して受付けを行う周
辺制御部を決定し、要求番号を送出するための要求受付
け回路と、前記要求番号を格納するための要求番号レジ
スタと、主記憶からのデータをパイプライン制御により
格納するためのデータレジスタと、高速アクセスタイム
を要求する周辺制御部の番号をあらかじめ設定しておく
ための複数の番号レジスタと、アドレスおよびデータを
格納しておくための複数のアドレスバッファおよび複数
のデータバッファと、前記周辺制御部からのアドレス情
報を格納するための要求アドレスレジスタと、前記要求
アドレスレジスタの内容をもとにして前記周辺制御部と
の間の転送単位に応じて増分するためのアドレス更新回
路と、前記要求番号レジスタの内容と前記複数の番号レ
ジスタのそれぞれの内容とを比較し、同時に前記要求ア
ドレスレジスタの内容と前記複数のアドレスバッファの
それぞれとを比較するための比較回路と、前記要求受付
け回路からの前記要求番号および前記比較回路からの判
定結果を受付けて制御を実行するための制御回路とを具
備して構成したことを特徴とする転送装置。A request acceptance circuit for controlling conflicting requests from peripheral control units to determine which peripheral control unit will accept the request and for sending a request number, a request number register for storing the request number, and a main memory. A data register for storing data under pipeline control, multiple number registers for presetting the numbers of peripheral control units that require high-speed access times, and a register for storing addresses and data. a plurality of address buffers and a plurality of data buffers, a request address register for storing address information from the peripheral control section, and a transfer unit between the peripheral control section based on the contents of the request address register. an address update circuit for incrementing the contents of the request number register and each of the plurality of number registers, and simultaneously incrementing the contents of the request address register and each of the plurality of address buffers; A transfer device comprising: a comparison circuit for comparison; and a control circuit for receiving the request number from the request reception circuit and the determination result from the comparison circuit and executing control. .