JPS61223670A - Lsi test system - Google Patents

Abstract

PURPOSE:To perform efficiently the test operation of block units by performing switching to the test mode as well as selection of a test object block by one test pin. CONSTITUTION:A prescribed number of input pins 2 and output pins 3 are shared to divide logic elements in an LSI 1 into plural blocks 13, and the output of an internal block designating counter 6 is validated selectively by a normal mode/test mode switching gate 8. In this case, one optional block 13 is connected between input and output pins selectively by selecting circuits 10 and 11. By a test pin 5, counting of the counter 6 is controlled to select and switch the test object block and the gate 8 is controlled to validate the output of the counter 6 selectively.

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、ＬＳＩ内部の論理要素を所定本数の入力ピン
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩのテスト方式
に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention divides logic elements inside an LSI into a plurality of blocks having a predetermined number of input pins and output pins in common, and enables testing for each block. Regarding LSI testing methods.

［発明の技術的背景とその問題点］ 近年、ＬＳＩの高集積化が進むに連れ、その内部論理要
素のテスト手段が問題になっている。ごの際の従来のＬ
ＳＩ内部のテスト回路の構成を餉１図に示す。図中、２
１はＬＳＩ、２２は複数本の入力ピン、２３は同出力ピ
ン、２４はテスト専用ピン、２５は入力線切換回路、２
６は出力線切換回路である。[Technical background of the invention and its problems] In recent years, as LSIs have become more highly integrated, testing means for their internal logic elements has become a problem. Conventional L
The configuration of the test circuit inside the SI is shown in Figure 1. In the figure, 2
1 is an LSI, 22 is a plurality of input pins, 23 is an output pin, 24 is a test-only pin, 25 is an input line switching circuit, 2
6 is an output line switching circuit.

この第１図の構成に於けるテスト動作は、テスト専用ピ
ン２４の信号により入力線切換回路２５、及び出力線切
換回路２θを切換制御して、二重化された入力ピン２２
、出力ピン２３の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。In the test operation in the configuration shown in FIG.
By selectively using the output pin 23, signals that cannot normally be input or output directly can be directly input from the outside or output directly to the outside, thereby facilitating testing.

しかしながら最近では、ＬＳＩのより大規模化、繁雑化
が進み、これに伴ってＬＳＩ内部をいくつかのブロック
に分割して、各ブロック毎にテストを実施する手段が必
要になってきた。このブロック単位のテストを可能にす
るため、従来ではブロック数に相当するテストピンと、
入力ピン及び出力ピンの多重化（切換え使用）が必要と
されていた。従って従来ではテストピンが増加し、これ
に伴って有効信号ピンが減少して、限られたピンを有効
活用する上で大きな妨げになるという問題が生じていた
。However, recently, LSIs have become larger and more complex, and as a result, it has become necessary to divide the inside of the LSI into several blocks and to conduct tests for each block. In order to enable this block-by-block test, conventionally, test pins equivalent to the number of blocks,
Multiplexing (switching use) of input and output pins was required. Accordingly, in the past, the number of test pins increased and the number of valid signal pins decreased accordingly, creating a problem in that it was a major hindrance to effectively utilizing the limited pins.

［発明の目的］ 本発明は上記実情に鑑みなされたもので、ＬＳＩ内部の
論理要素を所定本数の入力ピン及び出力ピンを共通とし
て複数のブロックに分け、各ブロック毎にテストを実施
可能とするＬＳＩに於いて、テストピンの増加を招くこ
となく、１本のテストピンを有効に用い限られた信号入
出力ピンの有効活用を計ったもので、只一本のテストピ
ンにより、ＬＳＩ内部に於けるノーマルモード／テスト
モードの切換、並びにテスト対象ブロックの上記入出力
ピンへの選択的回路接続による被テストブロックの選択
・切換を可能にしたＬＳＩテスト方式を提供することを
目的とする。[Object of the Invention] The present invention has been made in view of the above-mentioned circumstances, and it is possible to divide logic elements inside an LSI into a plurality of blocks having a predetermined number of input pins and output pins in common, and to perform tests for each block. In LSI, it is designed to effectively use one test pin without increasing the number of test pins, and to make effective use of the limited signal input/output pins. It is an object of the present invention to provide an LSI test method that enables switching between normal mode and test mode, as well as selection and switching of blocks to be tested by selectively connecting circuits to the input/output pins of the blocks to be tested.

［発明の概要］ 本発明は、ＬＳＩ内部の論理要素を所定本数の入力ピン
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩに於いて、只
１本のテストピンと、内部のブロック指定用カウンタと
、このカウンタの出力を選択的に有効にするためのノー
マルモード／テストモードの切換用ゲートε°、任意の
一つのブロックを上記入出力ピン間に選択的に回路接続
する選択回路とを有し、上記只１本のテストピンにより
、上記カウンタをカウント制御してテスト対象ブロック
を選択し切換えるとともに、上記ゲートを制御して上記
カウンタの出力を選択的に有効化する構成としたもので
、これにより、テストピンの増加を招くことなく、只１
本のテストピンを有効に用いて、ＬＳＩ内部のブロック
単位のテスト動作を能率良〈実施できる。[Summary of the Invention] The present invention provides an LSI in which logic elements inside an LSI are divided into a plurality of blocks with a predetermined number of input pins and output pins in common, and tests can be performed for each block. A test pin, an internal block designation counter, a normal mode/test mode switching gate ε° to selectively enable the output of this counter, and any one block selected between the above input and output pins. The single test pin controls the counter to select and switch the block to be tested, and controls the gate to selectively select the output of the counter. This configuration enables the test pins to be enabled in just one test pin without increasing the number of test pins.
By effectively using the test pins, it is possible to efficiently perform block-by-block test operations inside the LSI.

［発明の実施例］ 以下図面を参照して本発明の一実施例を説明する。[Embodiments of the invention] An embodiment of the present invention will be described below with reference to the drawings.

第２図は本発明の一実施例を示す回路ブロック図である
。ここではＬＳＩの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はＬＳＩ、２は複数本の入力ピン、３は同じく複数本の
出力ピン、４はＬＳＩ内部の所定回路を初期化するため
のクリアピン、５は只１本のテストピンである。６はク
リアピン４のクリア信号で初期化され、テストピン５の
テスト信号の立下がり（“真°′→“偽′°）でカウン
トアツプされるクロック指定用のカウンタであり、ここ
では選択対象となるブロックが４つであることから２ビ
ツトで構成される。７はカウンタ６の出力をデコードす
るデコーダである。FIG. 2 is a circuit block diagram showing one embodiment of the present invention. Here, the configuration is shown by taking as an example a case where the internal logic elements of an LSI are divided into four blocks, and the input pins and output pins are quadrupled to facilitate testing. In the figure, 1
is an LSI, 2 is a plurality of input pins, 3 is a plurality of output pins, 4 is a clear pin for initializing a predetermined circuit inside the LSI, and 5 is only one test pin. 6 is a clock designation counter that is initialized by the clear signal of clear pin 4 and counts up at the falling edge of the test signal of test pin 5 (“true°' → “false’°). Since there are four blocks, it is composed of 2 bits. A decoder 7 decodes the output of the counter 6.

８はデコーダ７の出力を制御するゲートであり、テスト
ピン５のテスト信号が゛真″の期間に屋りデコーダ７の
出力信号を有効にする。９はゲート８を介したデコーダ
７の出力信号をブロック指定信号として後述する入力線
選択回路１０、及び出力線選択回路１１に供給するブロ
ック選択線である。8 is a gate that controls the output of the decoder 7, and makes the output signal of the decoder 7 valid during the period when the test signal of the test pin 5 is "true". 9 is the output signal of the decoder 7 via the gate 8; This is a block selection line that supplies a block designation signal to an input line selection circuit 10 and an output line selection circuit 11, which will be described later.

１０はテストモード時（テストピン５上の信号が“真”
となっているとき）に、対応するブロック選択線９の選
択信号“真”を受けて、入力ピン２と対応するブロック
との間を選択的に回路接続し、それ以外の通常動作時（
テストピン５上の信号が“偽″′となっているとき）は
、入力出力信号選択線１２上の全ブロックに共通の選択
信号真″を受けて、入力ピン２と全てのブロックとの間
を回路接続する入力線選択回路である。１１は上記テス
トモード時に、対応するブロック選択線９の選択信号゛
真パを受けて、対応するブロックと出力ピン３との間を
選択的に回路接続し、それ以外の通常動作時は、入力出
力信号選択線１２上の全ブロックに共通の選択信号“真
パを受けて、全てのブロックと出力ピン３との間を回路
接続する出力線選択回路である。１２はテストピン５上
の信号を反転し、通常動作モード時の全ブロックに共通
の入力出力選択信号として上記入力線選択回路１０、及
び出力線選択回路１１に供給するための入力出力信号選
択線である。１３はＬＳＩ内部の論理要素を分割したブ
ロックであり、ここでは４つのブロックに分割されてい
る。10 is in test mode (signal on test pin 5 is “true”)
During normal operation (when
When the signal on test pin 5 is "false"), the selection signal common to all blocks on input/output signal selection line 12 is received, and the connection between input pin 2 and all blocks is 11 is an input line selection circuit that connects the circuit between the corresponding block and the output pin 3 in response to the selection signal 'true' of the corresponding block selection line 9 during the test mode. However, during normal operation other than that, the output line selection circuit receives the selection signal "TRUE" common to all blocks on the input/output signal selection line 12 and connects all the blocks to the output pin 3. It is. Reference numeral 12 denotes an input/output signal selection line for inverting the signal on the test pin 5 and supplying it to the input line selection circuit 10 and output line selection circuit 11 as an input/output selection signal common to all blocks in the normal operation mode. It is. 13 is a block into which the logic elements inside the LSI are divided, and here it is divided into four blocks.

ここで、一実施例に於けるテスト動作を説明する。先ず
、クリアピン４にクリア信号が供給されることによりカ
ウンタ６が初期化される。次にテストピン５にブロック
選択のためのクロック信号が供給されると、同信号の立
下り（“真′°→“偽”）に伴ってカウンタ６が更新制
御される。このようにテストピン５に、テスト信号をカ
ウンタクロックとして供給することによってカウンタ６
に任意の値を設定できる。このカウンタ６の出力はデコ
ーダ７によってデコードされる。即ち、カウンタ６の出
力が、ＭＳＢ、ＬＳＢの２ビツト共“偽”であればブロ
ック０５Ｍ５Ｂが“偽”でＬＳＢが“真°′であればブ
ロック１．ＭＳＢが“真゛′でＬＳＢが°偽”であれば
７０ツク２、ＭＳＢ、ＬＳＢの２ビツト共“真”であれ
ばブロック３の選択信号が出力される。Here, a test operation in one embodiment will be explained. First, the counter 6 is initialized by supplying a clear signal to the clear pin 4. Next, when a clock signal for block selection is supplied to the test pin 5, the counter 6 is updated and controlled as the clock signal falls (“true'° → “false”). counter 6 by supplying the test signal to counter 5 as a counter clock.
You can set any value to . The output of this counter 6 is decoded by a decoder 7. That is, if the output of the counter 6 is both MSB and LSB "false", block 05M5B is "false", and LSB is "true", then block 1.MSB is "true" and LSB is "true". If it is false, the selection signal for block 3 is output. If both the MSB and LSB are true, the block 3 selection signal is output.

次に、テストピン５に、テストモードを示す“真”値の
信号を与えることにより、その“真”値のテスト信号期
間に１ってゲート８が開かれ、上記デコーダ７より出力
された信号がブロック選択線９を介し入力線選択回路１
０、及び出力線選択回路１１に供給されて、そのうち、
“真”値の信号を受けた選択回路のみが選択的に回路接
続状態となって、対応するブロックがテスト対象として
入力ピン２、及び出力ピン３間に回路接続される。Next, by applying a "true" value signal indicating the test mode to the test pin 5, the gate 8 is opened during the test signal period of the "true" value, and the signal output from the decoder 7 is is input to the input line selection circuit 1 via the block selection line 9.
0, and is supplied to the output line selection circuit 11, among which,
Only the selected circuit that receives the "true" value signal is selectively brought into a circuit connection state, and the corresponding block is circuit-connected between input pin 2 and output pin 3 as a test target.

即ち、カウンタ８の出力が、ＭＳＢ、ＬＳＢの２ビツト
共“偽”である春は、そのデコーダ７の出力によってブ
ロック０が選択的に入力ピン２、及び出力ピン３ＷＡに
テスト対象として回路接続され、又、ＭＳＢが“偽”、
ＬＳＢが“真”である際は、上記同様にしてブロック１
が選択的に入力ピン２、及び出力ピン３ｉ！ｌに回路接
続され、ＭＳＢが真”、ＬＳＢが“偽”である際は、上
記同様にしてブロック２が選択的に入力ピン２、及び出
力ピン３間に回路接続され、ＭＳＢ、ＬＳＢの２ビツト
共“真”である際は、上記同様にしてブロック３が選択
的に入力ピン２、及び出力ピン３間に回路接続される。That is, in the spring when the output of the counter 8 is both MSB and LSB "false", the output of the decoder 7 selectively connects the block 0 to the input pin 2 and the output pin 3WA as a test object. , and the MSB is “false”,
When the LSB is “true”, block 1 is executed in the same way as above.
selectively connects input pin 2 and output pin 3i! When the MSB is "true" and the LSB is "false," block 2 is selectively connected between the input pin 2 and the output pin 3 in the same way as above, and the MSB and LSB are When both bits are "true", block 3 is selectively connected between input pin 2 and output pin 3 in the same manner as described above.

このようにして、テスト対象ブロックが入力ピン２、及
び出力ピン３間に回路接続された後、同ブロックをテス
トするための入力信号が入力ピン２に与えられ、その結
果が出力ピン３より出力される。そして上記１ブロツク
のテストが終了したならば、テストピン５上のテスト信
号を“偽″とし、次に再び゛真″のテスト信号を供給す
ることにより、続けて次ブロックのテストが可能となる
。即ち、テスト終了に伴って入力ピン２上のテスト信号
を“偽”とすることにより、この信号の立下りタイミン
グでカウンタ６がカウントアツプされ、再度“真”値と
なることにより、ゲート８が開いて上記カウンタ６のカ
ウント値に従うブロックが選択され、そのブロックのテ
ストが実施可能となる。これを繰返し実行することによ
り、テストピン５に供給される信号を断続するのみで、
順次連続的にテスト対象ブロックを切換えることができ
る。In this way, after the block to be tested is circuit-connected between input pin 2 and output pin 3, an input signal for testing the block is given to input pin 2, and the result is output from output pin 3. be done. When the test for one block is completed, the test signal on test pin 5 is set to "false", and then a "true" test signal is supplied again, thereby making it possible to continue testing the next block. That is, by setting the test signal on the input pin 2 to "false" upon completion of the test, the counter 6 is counted up at the falling timing of this signal, and the value becomes "true" again, so that the gate 8 is opened, a block according to the count value of the counter 6 is selected, and the test of that block can be performed.By repeating this, only by intermittent the signal supplied to the test pin 5,
Blocks to be tested can be switched sequentially and continuously.

一方、テストピン５上の信号が“偽”状態のままである
際は、ゲート８が閉じられ、代って入力出力信号選択線
１２上の信号が“真”値となって、全てのブロックが共
通に入力ピン２及び出力ピン３の回路接続対象となり、
通常の動作モード（ノーマルモード）となる。On the other hand, when the signal on the test pin 5 remains in the "false" state, the gate 8 is closed and the signal on the input/output signal selection line 12 becomes the "true" value instead, and all blocks is commonly connected to input pin 2 and output pin 3,
It becomes the normal operation mode (normal mode).

このように、テストピン１本だけで、入力ピン、出力ピ
ンを多重化させて、ＬＳＩ内を分割されたブロック毎に
テストでき、通常動作のための有効信号ピン数を減少さ
せることなしに、ブロック単位のテストを能率良く迅速
に行なうことができる。In this way, with only one test pin, input pins and output pins can be multiplexed, and the inside of an LSI can be tested for each divided block, without reducing the number of valid signal pins for normal operation. Block-by-block tests can be performed efficiently and quickly.

［発明の効果］ 以上詳記したように本発明のＬＳＩテスト方式によれば
、ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、１本のテス
トピンと、内部のブロック指定用カウンタと、このカウ
ンタの出力を選択的に有効にするためのノーマルモード
／デス　　　　　。[Effects of the Invention] As detailed above, according to the LSI test method of the present invention, logic elements inside an LSI are divided into a plurality of blocks having a predetermined number of input pins and output pins in common, and a test is performed for each block. In an LSI that can be implemented, there is one test pin, an internal block designation counter, and a normal mode/death mode for selectively validating the output of this counter.

トモードの切換用ゲートと、任意の一つのブロックを上
記入出力ピン間に選択的に回路接続する選択回路とを有
し、上記只１本のテストピンにより、上記カウンタをカ
ウント制御してテスト対象ブロックを選択し切換えると
ともに、上記ゲートを制御して上記カウンタの出力を選
択的に有効化する構成としたことにより、テストピンの
増加を招くことなく、只１本のテストピンを有効に用い
て、しＳｌ内部のブロック単位のテスト動作を能率良〈
実施できる。It has a selection circuit that selectively connects any one block between the input and output pins, and controls the count of the counter using the single test pin to select the test target. By selecting and switching blocks and selectively enabling the output of the counter by controlling the gate, only one test pin can be used effectively without increasing the number of test pins. , and efficiently perform block-by-block test operations inside the Sl.
Can be implemented.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実１ｆＩＷ４を示すブロック図、第
２図は従来のＬＳＩ内部テスト機構を示すブロック図で
ある。 １・・・ＬＳＩ、２・・・入力ピン、３・・・出力ピン
、４・・・クリアピン、５・・・テストピン、６・・・
カウンタ、７・・・デコーダ、８・・・ゲー°ト、９・
・・ブロック選択線、１０・・・入力線選択回路、１１
・・・出力線選択回路、１２・・・入力出力信号選択線
、１３・・・ブロック。FIG. 1 is a block diagram showing an embodiment of the present invention 1fIW4, and FIG. 2 is a block diagram showing a conventional LSI internal test mechanism. 1...LSI, 2...Input pin, 3...Output pin, 4...Clear pin, 5...Test pin, 6...
Counter, 7... Decoder, 8... Gate, 9...
...Block selection line, 10...Input line selection circuit, 11
... Output line selection circuit, 12... Input/output signal selection line, 13... Block.

Claims (1)

【特許請求の範囲】[Claims] 　ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、１本のテス
トピンと、上記ブロック内の所定回路に供給されるクリ
ア信号を受けて初期化され、上記テストピンより入力さ
れた論理信号を受けてカウント制御されるブロック指定
用のカウンタと、このカウンタの出力を上記テストピン
上の信号が特定状態にあるときのみ有効化するゲートと
、このゲートにより有効化された上記カウンタの出力値
に従い上記複数のブロックの一つを選択し、同ブロック
の入力ピン及び出力ピンを介しての信号の入出力を可能
にする選択回路とを具備し、１本のテストピンにて、テ
ストモードへの切換とテスト対象ブロックの選択を行な
うことを特徴としたＬＳＩテスト方式。In an LSI in which logic elements inside an LSI are divided into a plurality of blocks with a predetermined number of input pins and output pins in common, and tests can be performed for each block, one test pin and a predetermined circuit within the block are used. A counter for specifying a block is initialized by receiving a clear signal supplied to the block, and is controlled by receiving a logic signal input from the test pin, and the output of this counter is initialized by receiving a clear signal supplied to the test pin. Select one of the multiple blocks above according to the gate that is enabled only when the gate is enabled and the output value of the counter that is enabled by this gate, and input/output signals via the input pin and output pin of the same block. An LSI test method characterized by having a selection circuit that enables switching to a test mode and selecting a block to be tested using a single test pin.