JPH0187457U - - Google Patents

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JPH0187457U
JPH0187457U JP18326887U JP18326887U JPH0187457U JP H0187457 U JPH0187457 U JP H0187457U JP 18326887 U JP18326887 U JP 18326887U JP 18326887 U JP18326887 U JP 18326887U JP H0187457 U JPH0187457 U JP H0187457U
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cpu
control device
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【図面の簡単な説明】
第1図…本考案の第1の実施例にかかわるマル
チCPU制御装置、第2図…リード&モデイフア
イライト命令の各サイクルにおける各バスの情報
を示す図、第3図…従来のマルチCPU制御装置
、第4図…ビツト操作時に生ずる問題点の説明図
、第5図…第2図の命令の各サイクル時における
各信号のタイムチヤート、第6図…本考案の第2
の実施例に関する命令の各サイクルにおける各バ
スの情報を示す図。 図において、1はホストCPU、2はスレーブ
CPU、3は共用アドレス空間(共用エリア)、
4,5はゲート、6はアドレスデコード、7はデ
ータバス、8はアドレスバス、9は兼用バス、1
0,11はアドレスバス、12は遅延回路、13
はNAND回路、14はインバータ、15はAN
D回路、16はOR回路である。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 複数のCPUと該複数のCPUからアクセ
    スされる共用アドレス空間を有するマルチCPU
    制御装置において、1つのCPUが該共用アドレ
    ス空間に対する命令を実行するとき少なくとも該
    命令のリードからライトまでの間他のCPUをホ
    ールドする手段を備えたことを特徴とするマルチ
    CPU制御装置。 (2) 前記他のCPUをホールドする手段を、前
    記共用アドレス空間を指示するアドレスが出され
    たことを判定するアドレスデコードの出力と該ア
    ドレスを出したCPUが出す該共用アドレス空間
    へのアクセス要求表示信号との論理和を取る論理
    和手段と、他のCPUから出される該共用アドレ
    ス空間へのアクセス要求表示信号の反転信号と前
    記論理和手段の出力との論理積を取り且つ出力端
    子が該他のCPUのHLD端子に接続された論理
    積手段とから構成されることを特徴とする実用新
    案登録請求の範囲第1項記載のマルチCPU制御
    装置。 (3) 前記アクセス要求表示信号を、前記命令に
    先立つて命令とは独立に出すことを特徴とする実
    用新案登録請求の範囲第2項記載のマルチCPU
    制御装置。 (4) 前記アクセス要求表示信号を、前記命令を
    デコードすることによつて発生させることを特徴
    とする実用新案登録請求の範囲第2項記載のマル
    チCPU制御装置。 (5) 前記命令のリードからライトまでの間他の
    CPUをホールドする手段を、その間アドレスデ
    ータを変化させない手段で構成したことを特徴と
    する実用新案登録請求の範囲第1項記載のマルチ
    CPU制御装置。
JP18326887U 1987-12-01 1987-12-01 Pending JPH0187457U (ja)

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JP18326887U JPH0187457U (ja) 1987-12-01 1987-12-01

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JP18326887U JPH0187457U (ja) 1987-12-01 1987-12-01

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JPH0187457U true JPH0187457U (ja) 1989-06-09

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JP18326887U Pending JPH0187457U (ja) 1987-12-01 1987-12-01

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