JPH0158894B2 - - Google Patents
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- JPH0158894B2 JPH0158894B2 JP16594683A JP16594683A JPH0158894B2 JP H0158894 B2 JPH0158894 B2 JP H0158894B2 JP 16594683 A JP16594683 A JP 16594683A JP 16594683 A JP16594683 A JP 16594683A JP H0158894 B2 JPH0158894 B2 JP H0158894B2
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
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- Networks Using Active Elements (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、伝送回路網に関し、特にインピーダ
ンス合成回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to transmission networks, and more particularly to impedance synthesis circuits.
この種のインピーダンス合成回路は、例えば電
話交換機の加入者回路に使用されて、必要なルー
プ電流を供給すると共に、音声信号伝送に必要な
終端インピーダンス合成をするためのものであ
る。 This type of impedance synthesis circuit is used, for example, in the subscriber circuit of a telephone exchange to supply the necessary loop current and to synthesize the termination impedance necessary for voice signal transmission.
従来からこの種のインピーダンス合成回路が多
数提案されている。その一例として本出願人の特
願昭57−229070号には、２つの入力端子に各々接
続された基準抵抗R0を駆動するための出力電圧
駆動用の増幅器２個と、入力電圧検出用の増幅器
とによつて構成し、これらに終端インピーダンス
を合成するための回路が加わつて、入力端子間の
入力インピーダンスが所望の値ZTとなるような回
路が記載されている。 Many impedance synthesis circuits of this type have been proposed in the past. As an example, Japanese Patent Application No. 57-229070 filed by the present applicant describes two amplifiers for output voltage driving to drive a reference resistor R 0 connected to two input terminals, and an amplifier for input voltage detection. A circuit is described in which the input impedance between the input terminals is set to a desired value Z T by adding a circuit for composing the termination impedance to these amplifiers.
この回路は、入力端子から、電圧駆動用増幅器
の出力までの伝達関数をG1とすると、入力端子
からみた入力インピーダンスZioは
Zio＝2R0／１−G1 (1)
となる。従つて、G1を
G1＝１−ZT／2R0 (2)
と選ぶことによつて、所望のインピーダンスZTを
合成することができる。 In this circuit, when the transfer function from the input terminal to the output of the voltage drive amplifier is G1 , the input impedance Zio seen from the input terminal is Zio = 2R0 /1- G1 (1). Therefore, by selecting G 1 as G 1 =1−Z T /2R 0 (2), a desired impedance Z T can be synthesized.
しかしながら、上記の構成をとると、複雑なイ
ンピーダンスを合成するために、多段の増幅器が
必要となり、高精度のインピーダンスを合成する
ことは困難であつた。 However, with the above configuration, multi-stage amplifiers are required to synthesize complex impedances, making it difficult to synthesize highly accurate impedances.
そこで、本出願人は特願昭57−229990号で別の
改良した構成を提案した。この回路は伝達関数
G1を２つに分割して、１の帰還と−ZT／2R0の帰
還に分割して、高精度の要求される１の帰還路の
特性を改善して全体の精度の向上を図つた。とこ
ろが、この場合においても、高精度を要求される
演算増幅器は最低２段必要となり、平衡型出力の
場合は、出力電圧駆動用増幅器が２個あることか
ら最低必要な高精度演算増幅器は３個となる。こ
のためひとつひとつの演算増幅器に要求される精
度はきびしいものとなつていた。またｆ特に関し
ても同様にきびしいものとなつていた。 Therefore, the present applicant proposed another improved configuration in Japanese Patent Application No. 57-229990. This circuit has a transfer function
G 1 is divided into two, the feedback of 1 and the feedback of -Z T /2R 0 , and the characteristics of the feedback path of 1, which requires high accuracy, are improved to improve the overall accuracy. Ivy. However, even in this case, at least two stages of operational amplifiers that require high precision are required, and in the case of balanced output, there are two output voltage drive amplifiers, so the minimum number of required high-precision operational amplifiers is three. becomes. For this reason, the accuracy required for each operational amplifier has become severe. In addition, the f-specification was similarly strict.
本発明の目的は前記出力電圧駆動用増幅器と入
力電圧検出用増幅器をひとつの加算入力増幅器に
よつて兼用することにより高精度の要求される演
算増幅器をひとつにし、それに付随する回路素子
数も大幅に減らすとともに、精度、周波数特性の
よいインピーダンス合成回路を提供するものであ
る。 The purpose of the present invention is to use a single summing input amplifier as both the output voltage driving amplifier and the input voltage detecting amplifier, thereby reducing the number of operational amplifiers that require high precision into one, and greatly reducing the number of circuit elements involved. The present invention provides an impedance synthesis circuit with good accuracy and frequency characteristics.
本発明のインピーダンス合成回路は、基準抵抗
R0及び２つの増幅器Ｇ１，Ｇ２を有し、第一の
増幅器Ｇ１は第一の入力Ａ及び第二の入力Ｂを有
し、該第一の入力Ａより前記第一の増幅器Ｇ１の
出力Ｃに至る利得を１とし、第二の入力Ｂより前
記出力Ｃに至る利得を１／Ｋとし、該出力は前記
基準抵抗R0を介して第一の入力Ａに接続され、
かつ伝達関数Ｋ／（１−Ｚ／R0）を有する第二
の増幅器Ｇ２を介して前記第一の増幅器Ｇ１の第
二の入力Ｂに接続することにより、第一の増幅器
Ｇ１の第一の入力Ａに所望のインピーダンスＺを
合成することを特徴とする。 The impedance synthesis circuit of the present invention has a reference resistance
R 0 and two amplifiers G1, G2, the first amplifier G1 has a first input A and a second input B, and the first input A leads to the output C of the first amplifier G1. The gain from the second input B to the output C is 1/K, and the output is connected to the first input A via the reference resistor R0 ,
and a second input B of said first amplifier G1 via a second amplifier G2 having a transfer function K/(1-Z/R 0 ). It is characterized by combining input A with a desired impedance Z.
以下図面を参照して本発明を詳細に説明する。 The present invention will be described in detail below with reference to the drawings.
第１図は本発明の基本的概念を示すブロツク図
である。第１図においてＡ０はアナログ加算器で
あり、端子１の入力の１倍と、端子２の入力の
１／Ｋ倍を加算して端子３に出力する。そして端
子３及び端子１は基準抵抗Ｒ０によつて接続され
ており、かつ端子３は所望の終端インピーダンス
をZTとすると、伝達関数Ｇ＝Ｋ／（１−ZT／R0）
を有するＡ１の入力端子４に接続されており、Ａ
１の出力端子５は前記Ａ０の第２の入力２に接続
されている。第１図のような構成をとることによ
り、端子１よりみた入力インピーダンスZinは、
Zio＝R0１−１／１−１／Ｋ Ｋ／１−ZT／R0＝ZT (3)
となる。Ａ０及びＡ１はよく知られた演算増幅器
を用いて加算器、反転増幅器等を組み合わせるこ
とにより簡単に構成し得る。 FIG. 1 is a block diagram showing the basic concept of the present invention. In FIG. 1, A0 is an analog adder, which adds 1 times the input to terminal 1 and 1/K times the input to terminal 2 and outputs the result to terminal 3. Terminal 3 and terminal 1 are connected by a reference resistor R0, and terminal 3 has a transfer function G=K/(1-Z T /R0), assuming that the desired terminal impedance is Z T.
is connected to input terminal 4 of A1, which has A
The output terminal 5 of A0 is connected to the second input 2 of A0. By adopting the configuration shown in Figure 1, the input impedance Zin seen from terminal 1 is Z io = R 0 1-1/1-1/K K/1-Z T /R 0 = Z T (3) becomes. A0 and A1 can be easily constructed by using well-known operational amplifiers and combining adders, inverting amplifiers, etc.
次に本発明を加入者回路に適用した一実施列を
第２図に示す。実際の加入者回路は平衡型である
ので、ある基準電圧に対して対称に構成すること
が必要である。同図において破線で囲んだＡ２お
よびＡ３はそれぞれ加算入力をもつ差動入力差動
出力増幅器（以下増幅器という）および伝達関数
Ｇ＝１／（１−ZT／R8）をもつ回路（以下回路
という）を表わしている。増幅器Ａ２は演算増幅
器３１および抵抗Ｒ１〜Ｒ４，Ｒ１１，Ｒ１２を
備えており、抵抗R1＝R2＝R3＝R4＝R11＝R12
とする。また回路Ａ３は演算増幅器３２，３３、
抵抗Ｒ５〜Ｒ８、インピーダンス素子ZT、および
コンデンサＣ１を備えており、抵抗R5＝R6＝
R7、R8＝2R14とする。 Next, FIG. 2 shows an embodiment in which the present invention is applied to a subscriber circuit. Since the actual subscriber circuit is of a balanced type, it is necessary to construct it symmetrically with respect to a certain reference voltage. In the figure, A2 and A3 surrounded by broken lines are a differential input differential output amplifier (hereinafter referred to as an amplifier) with a summing input and a circuit (hereinafter referred to as a circuit) with a transfer function G=1/(1-Z T /R8). ). Amplifier A2 includes an operational amplifier 31 and resistors R1 to R4, R11, and R12, and resistors R1=R2=R3=R4=R11=R12
shall be. Further, the circuit A3 includes operational amplifiers 32, 33,
It includes resistors R5 to R8, impedance element Z T , and capacitor C1, and resistor R5 = R6 =
R7, R8 = 2R14.
さらに演算増幅器３４、抵抗Ｒ９，Ｒ１０，Ｒ
１３，１４、コンデンサＣ２，Ｃ３を備え、抵抗
R9＝R10、R13＝R14とする。 Furthermore, an operational amplifier 34, resistors R9, R10, R
13, 14, capacitors C2, C3, and resistors
Let R9=R10, R13=R14.
増幅器Ａ２の出力がある基準電圧に対称である
ために、入力端子８から出力端子１１までの利得
を１倍、同様に端子９から端子１０、端子１８か
ら端子１１、端子１９から端子１０の利得を１倍
にすることができる。 Since the output of amplifier A2 is symmetrical to a certain reference voltage, the gain from input terminal 8 to output terminal 11 is multiplied by 1, and similarly the gain from terminal 9 to terminal 10, from terminal 18 to terminal 11, and from terminal 19 to terminal 10 is can be multiplied by 1.
増幅器Ａ２は上記の様に構成することにより、
演算増幅器３１一段で、第１図のアナログ加算器
Ａ０に相当する回路として、出力電圧駆動用増幅
器と入力電圧検出用増幅器を兼用した増幅器が得
られる。また、第１図のＡ１に相当する伝達関数
Ｇ＝１／（１−ZT／2R0）をもつ回路は第２図に
おいて演算増幅器３２，３３等によつて構成さ
れ、この回路Ａ３の入力端子は対称出力を有する
端子１０，１１のいずれかに接続されればよい。
また演算増幅器３２の出力３２Ｃの１倍及び−１
倍を増幅器Ａ２の第２の入力端子１８，１９に接
続し、増幅器Ａ２の出力端子１０と入力端子９、
出力端子１１と入力端子８を基準抵抗R13＝R14
＝R0によつて接続することにより、第１図と同
様に所望の入力インピーダンスZTを入力端子８，
９間にもつ平衡型のインピーダンス合成回路を構
成できる。 By configuring amplifier A2 as described above,
With one stage of operational amplifier 31, an amplifier can be obtained which serves both as an output voltage driving amplifier and an input voltage detecting amplifier, as a circuit corresponding to the analog adder A0 in FIG. Furthermore, a circuit with a transfer function G=1/(1-Z T /2R 0 ) corresponding to A1 in FIG. 1 is composed of operational amplifiers 32, 33, etc. in FIG. The terminal may be connected to either terminal 10 or 11 having symmetrical outputs.
Also, 1 times the output 32C of the operational amplifier 32 and -1
are connected to second input terminals 18, 19 of amplifier A2, output terminal 10 and input terminal 9 of amplifier A2,
Output terminal 11 and input terminal 8 are reference resistance R13 = R14
= R 0 , the desired input impedance Z T is set to the input terminals 8, 8 and 8 as in FIG.
A balanced impedance synthesis circuit having 9 impedances can be constructed.
このような構成をとることによつて高精度、高
広帯域を要求される経路を差動入力差動出力増幅
器Ａ２のみで構成することができる。従つて演算
増幅器として広帯域の必要なものは演算増幅器３
１のみであり、抵抗等の回路素子に要求される精
度も差動入力差動出力増幅器Ａ２に含まれるもの
のみきびしいものとなる。さらに、差動入力差動
出力増幅器Ａ２に含まれる抵抗Ｒ１〜Ｒ４は、比
精度のみ要求されるものであるから、集積回路等
に用いられる場合にもきわめて有利なものとな
る。 By adopting such a configuration, a path requiring high precision and a high wide band can be constructed using only the differential input differential output amplifier A2. Therefore, the operational amplifier that requires a wide band is operational amplifier 3.
1, and the accuracy required for circuit elements such as resistors included in the differential input differential output amplifier A2 is also severe. Furthermore, since the resistors R1 to R4 included in the differential input differential output amplifier A2 are required only to have relative accuracy, they are extremely advantageous when used in integrated circuits and the like.
また、以上説明した実施例では、インピーダン
スを平衡型に得ているものであるが、不平衡型の
インピーダンス合成回路も第１図、第２図より容
易に類推し得るものである。 Further, in the embodiments described above, the impedance is obtained in a balanced manner, but an unbalanced type impedance synthesis circuit can also be easily inferred from FIGS. 1 and 2.
本発明は以上説明したように、電話交換機の加
入者回路等において、必要なインピーダンス合成
を行なう場合にループ電流供給のための出力電圧
駆動用増幅器と、入力電圧検出用増幅器をひとつ
の加算入力差動入力差動出力増幅器等を用いて、
一段構成とし、要求される合成インピーダンスの
精度を実現するために必要な高精度、高広帯域の
素子数を少なくし、設計、製造を容易にする効果
がある。 As explained above, the present invention combines an output voltage driving amplifier for loop current supply and an input voltage detecting amplifier into one summing input difference when performing necessary impedance synthesis in a subscriber circuit of a telephone exchange, etc. Using a dynamic input differential output amplifier etc.
The single-stage configuration has the effect of reducing the number of high-precision, high-bandwidth elements necessary to achieve the required precision of composite impedance, and facilitating design and manufacturing.
第１図は本発明のインピーダンス合成回路の一
実施例を示すブロツク図、第２図は本発明の他の
実施例を示す回路図である。
Ａ０：アナログ加算器、Ａ１：伝達関数Ｇ＝
Ｋ／（１−ZT／R0）をもつ回路、Ｒ０：抵抗、
Ｒ１〜Ｒ１４：抵抗、ZT：インピーダンス、Ｃ１
〜Ｃ３：コンデンサ、Ａ２：加算入力差動入力差
動出力増幅器、Ａ３：伝達関数Ｇ＝１／（１−
ZT／R8）をもつ回路。
FIG. 1 is a block diagram showing one embodiment of an impedance synthesis circuit according to the present invention, and FIG. 2 is a circuit diagram showing another embodiment of the present invention. A0: Analog adder, A1: Transfer function G=
A circuit with K/(1-Z T /R0), R0: resistance,
R1 to R14: Resistance, Z T : Impedance, C1
~C3: Capacitor, A2: Addition input differential input differential output amplifier, A3: Transfer function G=1/(1-
Z T /R8).
Claims (1)
有し、第一の増幅器Ｇ１は第一の入力Ａ及び第二
の入力Ｂを有し、該第一の入力Ａより前記第一の
増幅器Ｇ１の出力Ｃに至る利得を１とし、第二の
入力Ｂより前記出力Ｃに至る利得を１／Ｋとし、
該出力Ｃは前記基準抵抗R0を介して第一の入力
Ａに接続され、かつ伝達関数Ｋ／（１−Ｚ／R0）
を有する第二の増幅器Ｇ２を介して前記第一の増
幅器Ｇ１の第二の入力Ｂに接続することにより、
第一の増幅器Ｇ１の第一の入力Ａに所望のインピ
ーダンスＺを合成することを特徴とするインピー
ダンス合成回路。1 has a reference resistor R 0 and two amplifiers G1, G2, the first amplifier G1 has a first input A and a second input B, and the first input A connects the first amplifier G1. The gain from the second input B to the output C is 1, and the gain from the second input B to the output C is 1/K.
The output C is connected to the first input A via the reference resistor R 0 and has a transfer function K/(1-Z/R 0 ).
by connecting to the second input B of said first amplifier G1 via a second amplifier G2 having
An impedance synthesis circuit characterized in that a desired impedance Z is synthesized with a first input A of a first amplifier G1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594683A JPS6058710A (en) | 1983-09-09 | 1983-09-09 | Impedance synthesis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594683A JPS6058710A (en) | 1983-09-09 | 1983-09-09 | Impedance synthesis circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058710A JPS6058710A (en) | 1985-04-04 |
| JPH0158894B2 true JPH0158894B2 (en) | 1989-12-14 |
Family
ID=15822019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16594683A Granted JPS6058710A (en) | 1983-09-09 | 1983-09-09 | Impedance synthesis circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058710A (en) |
-
1983
- 1983-09-09 JP JP16594683A patent/JPS6058710A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6058710A (en) | 1985-04-04 |
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