JPH0153940B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

この発明はデイジタルオーデイオデイスク
（DAD）プレーヤにおいて用いられるデータ誤り
検出・訂正回路に関する。 〔背景技術〕 DADシステムにおいては、デイスクに最初か
らある欠陥、取扱い中に生じたデイスクの欠陥、
再生メカニズムの変動の乱れ等の原因で、データ
誤りが発生する。このデータ誤りを放置しておく
ことは、音楽信号再生上極めて好ましくなく、し
たがつて、DADプレーヤにおいては、このデー
タ誤りを検出し、訂正する回路が不可欠である。 さて、このデータ誤りを検出する方法として、
リードソロモン符号による方法が知られている。
以下、この方法について説明する。まず、デイス
クには音楽信号データと共に、予め誤り訂正用デ
ータを記録する。第１図はデイスクに各データが
記録されているところを示す概略図であり、この
図に示す例においては、１フレームFr（誤り訂正
のためのデータ単位）が信号データW0〜W27（各
８ビツト）と、誤り訂正用データP0〜P3（各８ビ
ツト）と、同期パターンSYNCとから構成されて
いる。（なお、実際のデイスクでは、これらに加
えてコントロールデータ、前記誤り訂正用データ
PO〜P3とは更に別の誤り訂正用データが、記録
されているが、ここでは説明を簡略化するために
省略している。また、これら各データはEFM
（Eight to Fourteen Modulation）方式により変
調されてデイスクに記録されている。）そして、
誤り訂正用データP0〜P3の各値は各々次の式を
満足するように設定されている。 なお、この(1)式におけるαはＦ（Ｘ）＝X⁸＋X⁴
＋X³＋X²＋１を法とする原始元である。 次に、再生時においては第１図に示す各データ
W0〜W27およびP0〜P3を各々読出し、この読出
した各データに基づいて次の演算によつてシンド
ロームS0〜S3を求める。 そして、このシンドロームS0〜S3の各値に基
づいて、以下のようにしてデータW0〜W27、P0
〜P3の誤りの有無の判定、検出および訂正を行
う。 なお、このリードソロモン符号法においては信
号データW0〜W27と、誤り訂正用データP0〜P3
とを全く区別しない。すなわち、誤り訂正用デー
タP0〜P3は、実質的には信号データW0〜W27に
続く仮想的な信号データW28〜W31と見倣すこと
ができ、したがつて誤り訂正用データP0〜P3の
誤りも検出することができる。そして、データ
P0〜P3の誤りは各々、データW28〜W31の誤り
として認識し得る。例えば、30番目のデータW29
が誤りであると検出された場合は、誤り訂正用デ
ータP1が誤つていることを意味する。 誤りの有無の判定 なる式が成立するか否かを調べる。成立すれ
ばデータW0〜W27、P0〜P3のいずれにも誤り
がなく、成立しなければデータW0〜W27、P0
〜P3の内の１つあるいは複数に誤りがある。 単一誤り検出 いま板の第ｊ番目のデータWjのみに誤りが
あるとすると、 なる式が成立する。ただし、この式においてEj
は正しいデータWj（以下、この正しいデータ
Wjを＜Wj＞と記す）とデイスクから読み出さ
れたデータWjとの差（すなわち、データ誤差
であり、誤りパターンともいう）である。この
(4)式から、次の式が得られる。 S1²＝S0・S2 ……(5) S2²＝S1・S3 ……(6) また、データWjの誤りがあれば、 S0≠０ ……(7) S1≠０ ……(8) S2≠０ ……(9) S3≠０ ……(10) なる式が成立する。したがつて、上記(5)〜(10)式
が成立するか否かを調べ、いずれも成立すれ
ば、データWjのみに誤りがあることが検出さ
れる。この場合、そのデータ誤差Ejはシンドロ
ームS0である。 単一誤りの訂正 前記(4)式から、 S1／S0＝α^j ……(11) なる式が導かれる。したがつて、この(11)式左辺
の演算を行い、その演算結果を数値変換するこ
とにより、誤りデータの位置ｊが検出される。
そこで、デイスクから読み出されたデータWj
にデータ誤差Ej＝S0を加算し、正しいデータ
＜Wj＞を得る。 Wj＋Ej＝＜Wj＞ ……(12) 二重誤りの検出 いま仮にデータWkとWlとに誤りがあるとす
ると、 なる式が成立する。ただし、この（13）式にお
いて、Ek、Elは各々データWk、Wlのデータ
誤差である。この（13）式から次の式が得られ
る。 α^k＋α^k＝S1・S2＋S0・S3／S1²＋S0・S2 ……（14） α^k・α^l＝S2²＋S1・S3／S1²＋S0・S2 ……（15） また、この例の場合、 ０≦ｋ、ｌ≦31 ……（16） ｋ≠ｌ ……（17） なる式が成立する。なおここで、ｋ、ｌ＝28〜
31は前述したように誤り訂正用データP0〜P3
に誤りがある場合である。 しかして、上記第（14）式、第（15）式の右
辺の値をシンドロームS0〜S3から求め、次い
で上記（14）〜（17）式を満足するｋ、ｌの組
を求める。このｋ、ｌの組が求まれば、データ
Wk、Wlに各々誤りがあることになり、一方、
求まらず、かつ誤りがあり、しかもそれが単一
誤りでないならば、データW0〜W27、P0〜P3
に３個以上であることになる。なお、シンドロ
ームS0〜S3によつては、三重誤り以上の誤り
データ位置の検出は不可能である。 二重誤りの訂正 データWk、Wlに各々誤りがある場合、各デ
ータ電気Ek、Elを各々次式に基づいて求める。 E_k E_l＝１／α^k＋α^lS1＋α^l・SO S1＋α^k・SO ……（18） 次に、上記の過程によつて検出されたＫ、ｌ
の値に対応するデータWk、Wlに各々、データ誤
差Ek、Elを加算し、 Wk＋Ek＝＜Wk＞ ……（19） Wl＋El＝＜Wl＞ ……（20） これにより、正しいデータ＜Wk＞、＜Wl＞を得
る。 以上がリードソロモン符号によるデータ誤りの
検出および訂正方法である。 （発明の目的） この発明は上述したリードソロモン符号による
データ誤り、等に二重誤りの検出および訂正を短
時間で、かつ、最小限のハードウエア構成によつ
て実行することができるデータ誤り検出・訂正回
路を提供することを目的としている。 〔発明の特徴〕 この発明は、次の各構成要件に備えたことを特
徴としている。 (a) データ誤りを含むデータが出力されるデータ
バスと、 (b) データ誤り検出・訂正のための内部バスと、 (c) データバスに出力されたデータから前記リー
ドソロモン符号のシンドロームを演算し所定タ
イミングで前記内部バスへ出力するシンドロー
ム演算手段と、 (d) 前記内部バスに生じたシンドロームを含むデ
ータを前記リードソロモン符号のガロア体GF
の元α^Xに対応させてα^X→Ｘに数値変換する数
値変換手段と、 (e) この数値変換手段から得られる所定タイミン
グの数値同志を加減算する加減算手段と、 (f) この加減算手段の出力を前記ガロア体GFの
元α^Xに対応させてＸ→α^Xに逆変換し元の形の
データに戻す逆変換手段と、 (g) この逆変換手段から得られる所定タイミング
のデータ同志を加算して前記内部バスに出力す
る加算手段と、 (h) 前記加減算手段の出力に基づいてデータ二重
誤りの有無および二重誤り位置を検出するデー
タ誤り検出手段と、 (i) データの二重誤り位置に基づき前記数値変換
手段、加減算手段、逆変換手段、および加算手
段からなる循環系を介して前記内部バスに誤差
データを出力させこの内部バス上の誤差データ
で前記データバス上の誤りデータを訂正するデ
ータ訂正手段と、 (j) 前記シンドローム演算手段と前記内部バスと
の間、前記数値変換手段と前記加減算数手段と
の間、前記加減算手段と前記逆変手段との間、
前記逆変換手段と前記加算手段との間、前記加
算手段と前記内部バスとの間、および前記デー
タ誤り検出手段と前記加減手段との間を各々接
続する複数の接続手段と、 (k) これら各接続手段を制御するタイミング信号
を発生するタイミング信号発生手段。 〔実施例の説明〕 第２図はこの発明の一実施例によるデータ誤り
検出・訂正回路１を適用したCD（コンパクトデイ
スク）プレーヤの要部の構成を示すブロツク図で
ある。なお、以下の説明においては、デイスクに
記録されているデータのフオーマツトを第１図に
示すものであるとする。第２図において、信号
INPはデイスクから光学系を介して読み出された
信号（EFM変調された信号）であり、この信号
INPは受信回路２へ入力される。受信回路２は信
号INPに含まれるデータビツトをEFM復調回路
３へ供給すると共に、信号INPに含まれている同
期パターンSYNCに基づいてフレーム同期信号
VFSYNCを作成し、アドレス制御回路８へ出力
する。EFM復調回路３は、EFM変調された１シ
ンボル＝14ビツトのデータをもとの１シンボル＝
８ビツトのデータに復調し、バツフアレジスタ４
へ順次直列に供給する。バツフアレジスタ４は
EFM復調回路３から供給されるデータを一時記
憶するレジスタであり、EFM復調回路３から出
力される直列データを並列データに変換する直一
並変換回路および複数のレジスタを有して構成さ
れ、その出力がゲート回路７へ供給される。書込
み制御回路５は、バツフアレジスタ４の書込みお
よび読出しを制御する回路であり、アドレス制御
回路８から出力指令EFMDが供給された場合に、
制御信号WEをRAM（ランダムアクセスメモリ）
６のリード／ライト制御端子Ｒ／Ｗおよびゲート
回路７の制御端子へ各々出力する。これにより、
RAM６が書込み可能状態となると共に、ゲート
回路７が開状態となり、バツフアレジスタ４内の
データがゲート回路７およびRAM６の書込み用
データバスDABS１を介してRAM６へ供給さ
れ、アドレス制御回路８から出力されているアド
レスに書込まれる。また、この書込み制御回路５
はバツフアレジスタ４内のデータがRAM６へ出
力された時点で制御信号VSYMBをアドレス制
御回路８へ出力する。RAM６はデイスクから読
み出された各データ、すなわち、信号データWO
〜W27および誤り訂正用データP0〜P3が記憶さ
れるメモリであり、アドレス制御回路８から端子
ADへ供給されるアドレス信号によつて、アドレ
スが制御され、また、読み出されたデータは出力
用データバスDABS２へ出力される。アドレス制
御回路８は、フレーム同期信号VFSYNC、制御
信号VSYMBおよび制御信号EFMDに基づいて
書込みアドレスを作成したり、書込まれたデータ
のうち、誤り処理に要するデータ（W0〜W27、
P0〜P3）を読み出すのに必要なアドレスを作成
したり、また、データ誤り検出・訂正回路１から
出力される。誤りデータの位置に示すデータｊ、
ｋ、ｌに基づいて誤りデータが記憶されているア
ドレスを指示するアドレス信号を作成し、RAM
６へ入出力する等、各種のアドレス制御を行う。 データ誤り検出・訂正回路１はアドレス制御回
路８の制御の下にRAM６から順次出力されるデ
ータを読込み、リードソロモン復号法によつて誤
りがあるか否かのチエツクを行い、誤りが検出さ
れた場合はその訂正を行う回路である。 なお、９はタイミング制御回路であり、これは
データ誤り検出訂正回路１、アドレス制御回路８
等を含む装置全体を制御するための各種タイミン
グ信号を発生するものである。（特に、データ誤
り検出、訂正に関係する部分は第４図にタイミン
グ信号発生回路２７として抜き出して示してあ
る。）また、図に示す構成要素１０〜１４につい
ては最後に説明する。 以下、この発明に係るデータ誤り検出・訂正回
路１について詳述する。 〔データ誤り検出・訂正回路１の詳細〕 〔1〕 各部も構成およよび機能 第３図および第４図は共にデータ誤り検出・
訂正回路１の構成を示すブロツク図である。 最初に、第３図における各記号について説明
する。 ROM（ ）：リードオンリーメモリ FAD（ ）：フルアダー INV（ ）：インバータ SEL（ ）：セレクタ Ｒ（ ）：８ビツトレジスタ DL（ ）：デイレイレジスタ（８ビツト） EXOR（ ）：イクスクルーシブオアゲート SW（ ）：スイツチ回路 HAD（ ）：ハーフアダー COMR：比較器 Ra（ ）：１ビツトレジスタ AND：アンドゲート OR（ ）：オアゲート NOR（ ）：ノアゲート 以下、これらの記号を用いて説明を行う。 次に、第３図および第４図の各部の構成を説
明する。 このデータ誤り検出・訂正回路１は大きく分
けると、シンドローム演算部２１と、乗除算部
２２と、加減算部２３と、二重誤り検出部２４
と、単一誤り検出部２５と、データ訂正部２６
と、これに加えて第２図に示したタイミング信
号制御回路９の一部であるタイミング信号発生
回路２７（第４図）とから構成されている。 (1) シンドローム演算部２１ このシドローム演算部２１は前記第(2)式に
示すシンドロームS0〜S3を算出する回路で
あり、シンドローム演算回路２１−１〜２１
−４から構成される。シンドローム演算回路
２１−１はデータバスDABS２（第２図参
照）を介して供給される、１フレームFr内
の各データW0〜W27、P0〜P3を順次累算す
ることによりシンドロームS0（８ビツト）を
算出し、この算出結果を記憶すると共に、
SW（５）へ出力する。同様に、シンドロー
ム演算回路２１−２は、各データW0〜W27、
P0〜P3に各々αⁿ（ｎ＝０〜31）を乗算して累
算することにより、シンドロームS1を算出
し、この算出結果を記憶すると共に、SW
（６）へ出力する。シンドローム演算回路２
１−３，２１−４も同様にしてシンドローム
S2、S3を各々算出し、SW（７）、SW（８）へ
出力する。 (2) 乗降算部２２ この乗除算部２２は、例えば前記第(5)、(6)
式のシンドローム乗算、第(11)式のシドローム
除算、あるいは第（18）式の乗除算等を行う
回路であり、主要部の構成および機能は次の
通りである。 (2‐1) ROM（１） このROM（１）は、内部バスINBSを介
してアドレス端子ADへ供給されるデータ
（Ｄとする）を数値変換する回路であり、
８ビツトデータＤをGF（２⁸）の元α^Xに対
応させてα^x→Ｘの変換を行う。（以下、こ
の変換をlg〔Ｄ〕と表記する。）そして、
RAM（１）にはアドレスＤ内に予め値lg
〔Ｄ〕が記録されている。ここで、この
ROM（１）を設けた理由は乗除算を加減
算によつて処理するため、および、前記第
(11)式の演算結果からｊを求める時にこの数
値変換が必要となるためである。 (2‐2) DL（１） ８ビツトのレジスタａ，ｂから構成され
るデイレイジスタであり、クロツクパルス
φ（第４図参照）に基づきて入力データが
転送される。 (2‐3) INV（１） 制御信号TDIVが“１”信号の時にイン
バータとなり、“０”信号の時にはスルー
となる。二重誤り検出部２４内のINV
（２）も全く同一構成である。 (2‐4) FAD（１） 数値変換されたデータの加減算を行う。
すなわち、INV（１）がスルーとして動作
する場合は加算器として動作し、INV
（１）がインバータとして動作する場合は
減算器として動作する。このFAD（１）は
実質的にデータの乗除算を行う。 (3) 加減算部２３ この加減算部２３は、例えば前記第(5)式が
成立するか否かを調べる際必要となる「S1²
−S0・S2」の減算、前記第（14）式、第
（15）式の各右辺の加算等を行う回路である。
なおここで、シンドロームS0〜S3の演算は
モジユロ２の演算によつて行われる。すなわ
ち、加算は各対応ビツトのイクスクルーシブ
オアをとることによつて行われ、したがつて
桁上げがなく、また、減算は加算と同一演算
となる。以下、主要部の構成および機能を説
明する。 (3‐1) ROM（２） このROP（２）は数値変換されたデータ
lg〔Ｄ〕を逆変換し、データＤに戻すため
のROMであり、そのアドレス端子ADへ
データlg〔Ｄ〕が供給されると、データＤ
をDL（２）へ出力する。 (3‐2) DL（２） ８ビツトのレジスタａ，ｂ，ｃから構成
されるデイレイレジスタであり、クロツク
パルスφに基づいて入力データが転送され
る。 (3‐3) EXOR（１） モジユロ２の加減算を行うイクスクール
シブオアゲートである。 (3‐3) スイツチ３０ このスイツチ３０は制御信号PLSCAL
が“１”信号の時、端子ＣとＡとが接続さ
れ、“０”信号の時、端子ＣとＢとが接続
されるスイツチである。 (4) 二重誤り検出部２４ データW0〜27、P0〜P3に二重誤りがある
か否かを検出する回路である。 (4‐1) HAD このHADは制御信号TLDLAに基づい
て８ビツトのレジスタＲ(B)の出力の1/2に
「１」を加算してＲ(L)の初期設定をしたり、
Ｒ(L)からフイードバツクされた値に、
AND（１）の出力をキヤリイとして入力
し、「１」を加算したりする回路である。
すなわちＲ(B)の下位第２ビツト（LSBの
次のビツト）から第６ビツトまで、あるい
はＲ(L)の出力がHADの入力データとして
供給され、TADは制御信号TLDLAは
“１”の時は、Ｒ(B)の値の1/2に、また
“１”の時は、Ｒ(L)の値に「１」を加算し
て出力する。なお、Ｒ(B)の出力の内の５ビ
ツトのみをHADの入力としている理由は、
Ｒ(B)の上位２ビツトが実際上は、“０、０”
であるからである。 (4‐2) Ｒ(L) HADの出力を一時的に保持する５ビツ
トレジスタである。 (4‐3) COMP レジスタＲ(L)の出力と予め内部設定され
ている定数「31」とを比較し、Ｒ(L)の出力
が「31」以上の場合に“０”信号を、「31」
未満の場合に“１”信号を各々出力する比
較器である。 (4‐4) FAD（２） 入力端子Ａ，Ｂへ各々入力されるデータ
を加算し、加算結果を出力端子Ｓから出力
するフルアダであるが、他に特別の比較機
能を有している。すなわち、このFAD
（２）は入力端子Ｂののデータが入力端子
Ａのデータより小の場合に端子Ｃから
“１”信号を出力し、また、大または等し
い場合には“０”信号を出力する。 (4‐5) ROM（３） ROM（２）と同様に、数値変換された
データの逆変換を行うためのROMであ
る。 (4‐6) Ra（Ｅ２） １ビツトのフラグレジスタであり、二重
誤りが検出された場合に“１”信号が書込
まれる。この“１”信号はE2フラグとし
て、端子T4を介しエラーフラグ判定回路
１０（第２図）へ出力される。 (5) 単一誤り検出部２５ データW0〜W27、P0〜P3に単一誤りがあ
るか否かを検出する回路である。 (5‐1) ０検出回路２９ この回路２９は入力されるデータが
「０」であるか否かを検出する回路であり、
「０」であつた場合に“１”信号を、「０」
でなかつた場合に“０”信号を各々出力す
る。 (5‐2) Ra（Ｅ０） １ビツトのフラグレジスタであり、前記
第(3)式が成立する場合に“１”信号が書込
まれる。この“１”信号はE0フラグとし
て、端子Ｔ６を介してエラーフラグ判定回
路１０へ出力される。 (5‐3) Ra（Ｅ１） １ビツトのフラグレジスタであり、単一
誤りが検出された場合に“１”信号が書込
まれる。この“１”信号はE1フラグとし
て、端子Ｔ５を介してエヤーフラグ判定回
路１０へ供給される。 (6) データ訂正部２６ データ訂正部２６は、前記第(12)式、第
（19）式、第（20）式の各演算を行うもので、
データバスDABS２を介して供給されるデー
タWj、Wk、Wlに各々内部バスINBSを介し
て供給される誤差データEj、Ek、Elを
EXOR（３）において加算し、この加算結果
＜Wj＞、＜Wk＞、＜Wl＞を各々DL（５）お
よび端子Ｔ２を介してRAM６（第２図）へ
出力する。 (7) タイミング信号発生回路２７ このタイミング信号発生回路２７は、実際
には第１図に示したタイミング制御回路９の
一部であり、これは水晶振動子２７ａの固有
振動数に対応するクロツクパルスφを発生す
ると共に、さらに、このクロツクパススφを
タイムベースとした各制御信号Ｓ０Ｅ，Ｓ１
Ｅ…（第５図〜第７図参照）を各々発生する
回路であり、クロツクパルスφおよび各制御
信号Ｓ０Ｅ，Ｓ１Ｅ…は各々第３図の回路各
部へ出力される。 〔2〕 動作 次に、上述したデータ誤り検出・訂正回路１
の動作を第５図〜第７図に示すタイミングチヤ
ートを参照して説明する。 最初に、第５図〜第７図について説明する。
まず、このデータ誤り検出・訂正回路１は１フ
レームFr内の各データW0〜W27、P0〜P3誤り
チエツクおよび訂正を第５図〜第７図に示すタ
イミング１〜93の間において行う。ここで、タ
イミング１の立上がり（左端）はシンドローム
演算部２１の各演算回路２１−１〜２１−４に
おいてシンドロームS0〜S3の算出が終了した
時刻である。また、各タイミング１〜93はクロ
ツクパルスφをベースとしている。すなわち、
クロツクパルスφは各タイミング１〜93の境界
において立上る。また、波形図は第４図の各制
御信号S0E、S1E…の波形があり、Ｈレベルが
“１”信号を、Ｌレベルが“０”信号を表わし
ている。ここで、この波形図の見方を一例を挙
げて説明する。例えば、、第５図において制御
信号S0Eはタイミング２および11において
“１”信号となる。したがつて、第３図におけ
るSW（５）（第３図左上部）はタイミング２お
よび11において開状態となり、シンドローム
S0が内部バスINBSへ出力される。また、例え
ば信号PLSCALはタイミング２、11、15にお
いて“１”信号となる。したがつて、スイツチ
３０（第３図中央部）はタイミング８、11、11
においてその端子Ｃと端子Ａとが接続され、そ
の他のタイミング１〜21（除８、11、15）にお
いては端子Ｃと端子Ｂとが接続される。 また、第５図〜第７図は各形波図の下には第
３図各部の入力端のデータ、出力端のデータあ
るいはバスライン上のデータをタイミング１〜
93に対応して示している。例えば、第５図にお
いてINBSに欄は、内部バスINBS上のデータ
を示し、FAD（１）−Ｂの欄はフルアダFAD
（１）（第３図）の入力端子Ｂのデータを示し、
また、Ｒ（Ｍ）の欄はレジスタＲ（Ｍ）の出力デ
ータを示している。また、第５図および第６図
においては、タイミング18〜21が重複して示さ
れている。 また、第５図〜第７図には各種の省略信号が
用いられており、以下、これらについて説明す
る。まず、（ ）は数値変換されたデータを示
す。例えば（S1）はシンドロームS1の値を
ROM（１）（第３図）によつて数値変換した値
lg（S1）を示している。また、S01、S02、S11、
S12、S22の意味は各々第５図の四角の枠内に
示す。なお、ここに示されていないもの
（S03、S34等）も同様な法則で略記されたもの
である。また、S4、S5、S6の意味についても
第５図の四角の枠内に示す。 次に、誤り検出・訂正の過程を順次説明す
る。 (1) 誤り有無の判定（前記項参照） この判定はタイミング９〜13の間（第５図
に示す期間TM1参照）において行われる。
すなわち、まず、タイミング９においては、
内部バスINBSにシンドロールムS2が出力さ
れ、したがつて、単一誤り検出回路２５の０
検出回路２９から、シンドロームS2が「０」
であるか否かの判別結果が力される。この判
別結果は次のタイミング１０において、第８
図に示すようにRa（１）から出力される。次
にタイミング１０においては内部バスINBS
にシンドロームS1が出力され、したがつて
０検出回路２９からシンドロームＳが「０」
であるか否かの判別結果が出力される。この
判別結果は次のタイミング１１においてRa
（１）から出力され、また、この時同時にRa
（１）内からシンドロームS2の判別結果がRa
（２）から出力される。これにより、AND
（２）からシンドロームS2、S1の各判別結果
の論理積が出力される（第８図参照）。以下、
同様の動作により、タイミング１３において
は、AND（２）の出力が、第８図に示すよう
にシンドロームS0、S3の各判別結果の論理
積となり、また、Ra（８）の出力がシンドロ
ームS1、S2の各判別結果の論理積となり、
したがつて、AND（３）の出力がシンドロー
ムS0〜S3の各判別結果の論理積となる。こ
の結果、シンドロームS0〜S3が全て「０」
の場合（データ誤りがない場合）は、タイミ
ング13においてAND（３）の出力が“１”信
号となり、一方、シンドロームS0〜S3の中
に「０」以外の値が含まれている場合（誤り
がある場合）は、AND（３）の出力が“０”
信号となる。このAND（３）の出力はタイミ
ング１３において“１”信号となる制御信号
TLDEOによつてRa（Ｅ０）に読込まれ、E0
フラグとして端子Ｔ６へ出力される。しかし
て、このE0フラグによつて誤りの有無の判
別が可能となる。 (2) 単一誤りの検出（前記項参照） この検出はタイミング２〜15の間において
行われる（第５図の期間TM2参照）。まず、
タイミング２において内部バスINBSにシン
ドロームS0が出力されると、周タイミング
２においてROM（１）から（S0）が出力さ
れる。この（S0）は次のタイミング３にお
いてDL（１）−ａから出力される（第５図に
おけるDL（１）−ａの欄参照）。また、タイミ
ング３において内部バスINBSにシンドロー
ムS2が出力されると、同タイミング３にお
いてROM（１）から（S2）が出力される。
したがつて、次のタイミング４においては、
DL（１）−ａ、DL（１）−ｂに各々（S2）、
（S0）が出力される。このタイミング４にお
いて、SEL（１）へ供給される制御信号
TAJKL、INV（１）へ供給れる制御信号
TAIVは共に“０”信号にある。したがつ
て、DL（１）−ｂの出力がSEL（１）を介して
INV（１）へ供給され、また、INV（１）は
単なるスルーとして動作し、この結果、タイ
ミング４においてDL（１）−ａの出力がFAD
（１）の入力端子Ａへ、DL（１）−ｂの出力が
FAD（１）の入力端子Ｂへ各々供給され、
FAD（１）から（S2）＋（S0）、すなわち、
（SO2）が出力される。そして、この（SO2）
が次のタイミング５においてＲ（Ｍ）から出
力される（第５図Ｒ（Ｍ）の欄参照）。このタ
イミング５において、SEL（２）の制御信号
TOUTAは“０”信号にあり、したがつて、
同タイミング５においてＲ（Ｍ）の出力は
（S02）がSEL（２）を介してROM（２）のア
ドレス端子ADへ供給され、ROM（２）から
SO2が出力される。このSO2は次のタイミン
グ６においてDL（２）−ａから、タイミング
７においてDL（２）−ｂから、タイミング８
においてＤ（２）−ｃから順次出力され、この
タイミング８においてEXOF（１）の入力端
子Ｂへ供給される。同様に、タイミング６に
おいてDL（１）−ａ、ｂから各々（S1）が出
力され、したがつてFAD（１）から（S11）
が出力され、タイミング７において、この
（S11）がＲ（Ｍ）から出力され、したがつ
て、ROM（２）かららS11が出力され、タイ
ミング８において、このS11がDL（２）−ａ
から出力される。このタイミング８において
SW（３）の制御信号DBSW３は“１”信号
にあり、したがつてSW（３）が開状態にあ
る。以上の結果、タイミング８において
EXOR（１）の入力端子Ａ、Ｂに各々S11、
S02が供給され、しがたつて、EXOR（１）
からS11＋S02＝S4が出力される。また、こ
のタイミング８においてスイツチ３０の制御
信号PLSALが“１”信号にあり、スイツチ
３０の端子Ｃと端子Ａとが接続されている。
したがつて、タイミング８においてDL（３）
−ａの入力端子へS4が供給され、次のタイ
ミング９においてこのS4がDL（３）−ａから
出力される（第５図参照）。次にタイミング
10においてS4がDL（３）−ｂから出力され
る。この時信号PLSCALは“０”信号にあ
り、したがつて、S4がDL（３）−ａの入力端
へ供給される。次に、タイミング１１におい
てS4が再びDL（３）−ａから出力され、タイ
ミング12においてDL（３）−ｂから出力され、
タイミング13において再びDL（３）−ａから
出力される。このタイミング13においてSW
（１）の制御信号DBSW１が“１”信号とな
り、DL（３）−ａから出力されたS4がSW
（１）を介して内部バスINBSへ出力される
（第５図のINBSの欄参照）。以上が、タイミ
ング13においてS4が内部バスINBSへ出力さ
れる過程である。上記と同様の過程によつ
て、タイミング14においてS5が内部バス
INBSへ出力される。 ところで、前記第(5)式、第(6)式は、モジユ
ロ２の演算においては次の様に変換すること
が出来る。 S1²−S0・S2＝S1²＋S0・S2＝S4＝０
……（21） S2²−S1・S3＝S2³＋S1・S3＝S5＝０
……（22） そこで、このデータ誤り検出・訂正回路に
おいては、前記(7)〜(10)式とこの（21）、（22）
式とが共に成立するか否かを単一誤り検出部
２５がタイミング９〜15の間においてチエツ
クする。すなわち、まずタイミング９、10に
おいては０検出回路２９からシンドローム
S2、S1が「０」か否かの判断結果が各々出
力され、したがつて、第８図に示すように、
タイミング11においてRa（２）、Ra（１）か
ら各々S2、S1が「０」か否かの判断結果が
出力される。この結果、同タイミング11にお
いてOR（１）からS2、S1の判断結果の論理
和が出力される。そして、この論理和はタイ
ミング12においてRa（３）から出力される。
以下、同様に考察すれば明らかなように、タ
イミング11、12、13、14、15におけるOR
（１）、Ra（３）、Ra（４）、Ra（５）、Ra（６）
の各出力は各々第８図は示す通りとなり、こ
の結果、タイミング15において、Ra（４）か
らシンドロームS3が０か否かの判断結果と、
シンドロームS0が０否かの判断結果の論理
和が出力され、また、Ra（６）からシンドロ
ームS1、S2の各判断結果の論理和が出力さ
れる。したがつて、タイミング15における
NOR（１）の出力は、シンドロームS0〜S3
の各判断結果の論理和と否定となり、シンド
ロームS0〜S3が全て「０」でない場合、す
なわち、シンドロームS0〜S3が「０」であ
るか否かの判断結果が全て“０”の場合の
み、“１”信号を出力する。すなわち、タイ
ミング15におけるNOR（１）の出力は前記(7)
〜(10)式をいずれも満足する場合にのみ、“１”
信号となる。 他方、タイミング15におけるAND（２）の
出力は、第８図から明らかなように、S4、
S5が「０」か否かの各判断結果の論理積で
あり、したがつて、S4、S5が共に「０」の
場合にのみ“１”信号となる。すなわち、前
記(5)、(6)式が共に成立すりる場合にのみ、
“１”信号となる。 以上の結果、タイミング15におけるAND
（４）の出力は前記(5)〜(10)式がいずれも成立
する場合にのみ“１”信号となり、１つでも
成立しない場合“０”信号となる。そして、
このAND（４）の出力が制御信号TLDE１に
よつてRa（Ｅ１）に読込まれ、E1フラグとし
て端子Ｔ５へ出力される。しかして、この
E1フラグに基づいて単一誤りの有無を検出
することができる。 (3) 二重量誤りの検出（前記項参照） この二重誤りの検出は、前記項において
説明したように、前記（14）式〜（17）式を
満足するｋ、ｌの組を求めることにある。こ
こで、前記（14）、（15）式を各々第５図に示
す省略記号を用いて表せば、 α^k＋α^l＝S6／S4 ……（23） α^k・α^l＝S5／S4 ……（24） となる。これら（23）、（24）式の各右辺を
各々α^A、α^Bと置く。 α^k＋α^l＝S6／S4＝α^A ……（25） α^k・α^l＝S5／S4＝α^B ……（26） 上記（25）式から次の式が得られる。 α^K＋α^l＋α^A＝０ ……（27） また、上記（26）式から次の式が得られ
る。 Ｂ＝ｋ＋ｌ ……（28） しかして、前記（14）〜（17）式を満足す
るｋ、ｌを求めるということは、前記（16）、
（17）式および上記（27）式、（28）式を満足
するｋ、ｌを求めることになる。 なお、上記値Ａ、Ｂが各々シンドローム
S0〜S3から算出し得る値であることは勿論
である。 次に、二重誤り検出の過程を第９図に示す
フローチヤートを参照して説明する。 まず、ｌとしてＢ／２＋１と置く（ステツ
プSP1）。次に、ｍを０とする（ステツプ
SP2）。なお、このｍは仮想上のカウンタで
ある。次に、ｍをインクリメントする（ステ
ツプSP3）。次に、第（28）式に基づいてｋ
の値を算出する（ステツプSP4）。次に、上
記ｌおよびｋの値を各々第（27）式の左辺に
代入して同左辺の演算を行い、その演算結果
CAを求める。（ステツプSP5）。次に、CA＝
０か否かを判断し、この判断結果が「NO」
の場合はステツプSP7へ、「YES」の場合は
ステツプSP8へ進む。ステツプSP7ではｌ値
がＢより大あるいはイコールであるか否かが
判断され、この判断結果が「NO」の場合は
ステツプSP9へ、「YES」の場合はステツプ
SP8へ進む。ステツプSP9では、ｌが値
「31」より大あるいはイコールであるか否か
が判断される。そして、この判断結果が
「NO」の場合はステツプSP10へ、また、
「YES」の場合はステツプSP8へ進む。ステ
ツプSP10では、ｌの値がインクリメントさ
れる。次いで、ステツプSP8では、ｍの値が
16より小あるいはイコールであるか否か判断
され、この判断結果が「YES」の場合はス
テツプSP3へ戻り、また「NO」の場合は、
ステツプSPP11へ進む。ステツプSP11では、
再びCAの値が「０」であるか否かがチエツ
クされる。そして、このチエツク結果が
「NO」の場合は「二重誤りなし」（ステツプ
SP12）と判断され、また、「YES」の場合は
「データWk、Wlに誤りあり」と判断される。 このように、上述した二重誤り検出におい
ては、まず、ｌををＢ／２＋１と仮定してこ
の場合のｋの値を前記（28）式から求め、次
いで得られろたｋ、ｌの組を（27）式に代入
して同（27）式を満足するか否かをチエツク
し、以下、同様のことをｌ＝Ｂ／２＋２、
Ｂ／２＋３、…の各値について行うことによ
り、（27）式、（28）式を共に満足するｋ、ｌ
の組を求めている。この場合、求められた
ｋ、ｌの組は、ｌがｌ＞Ｂ／２であり、一
方、ｋがｋ＜Ｂ／２であるところから、前記
（17）式を満足している。また、上述したチ
エツクはｌの値がｌ＜Ｂ（ステツプSP7参照）
であり、かつ、ｌ＜31（ステツプSP9参照）
の場合のみ行うようになつており、したがつ
て、求められたｋ、ｌの組は前記（16）式を
満足している。また、データWO〜P3の合計
が32であるところから、ｌを16回変化させれ
ば必ず、ｋ、ｌの組があるか否かが判定さ
れ、したがつて、ステツプSP3、SP4…SP8
なる試行程を16回繰返すようになつている。
（ステツプSP8参照）。 しかして、上述した過程によつて、二重誤
りの検出を行う回路が第３図における二重誤
り検出部２４であり、以下、この検出部２４
の動作を説明する。 まず、前述したように、第５図に示すタイ
ミング13、14において内部バスINBSにS4、
S5が各々出力される。また、タイミング15
においてはS4が、タイミング16においては
S6が各々内部バスINBSに出力される。な
お、上記タイミング13、14、15、16において
S4、S5、S4、S6が順次内部バスINBSへ出
力される理由は、前述した説明および第５図
に示すタイミングチヤートから明らかなよう
に、タイミング13から制御信号DBGW１が
“１”となり、かつタイミング15で信号
PLSCALが１度“１”に立ち上がることに
よる。タイミング13においてS4が内部バス
INBSへ出力されると、ROM（１）から
（S4）が出力され、この（S4）がタイミング
14においてDL（１）−ａから出力される。ま
た、タイミング14においてS5が内部バス
INBSへ出力されると、ROM（１）から
（S5）がタイミング15においてDL（１）−ａ
から出力される。またこのタイミング15にお
いて、（S4）がDL（１）−ｂから出力される。
このタイミング15において、制御信号
TAJKLは“０”信号に、制御信号TDIVは
“１”信号にあり、したがつて、DL（１）−ｂ
内の（S4）はSEL（１）を通過し、INV（１）
によつて反転されて、FAD（１）の入力端子
Ｂへ供給される。この結果、タイミング15に
おいてFAD（１）の出力は（S5）−（S4）、す
なわち、（S5／S4）となり、この（S5／S4）
がタイミング16においてＲ（Ｍ）から出力さ
れる。このタイミング16において、制御信号
TOUTAは“０”信号にあり、したがつて、
Ｒ（Ｍ）内の（S5／S4）がSEL（２）を介し
てＲ(B)へ供給される。この時、制御信号
TLDBは“１”信号にあり、したがつて、
タイミング16においてＲ（Ｍ）から出力され
た（S5／S4）は、同タイミング16において
Ｒ(B)に読込まれる。以後、このデータ
（S5／S4）は全処理が終了するまで（タイミ
ング93まで）Ｒ(B)に保持される。ここで、デ
ータ（S5／S4）は、前記（26）式から明ら
かなようにデータＢのことである。 次に、上記と同様の過程によりタイミング
18においてデータ（S6／S4）がＲ(A)に読込
まれる。そして、このデータ（S6／S4）は、
以後、タイミング93までＲ(A)に保持される。
ここで、データ（S6／S4）は、前記（25）
式から明らかなようにデータＡのことであ
る。 このようにして、タイミング18においてＲ
(A)、Ｒ(B)に各々データＡ、Ｂが用意される。
そして、このタイミング18からタイミング66
の間において二重誤りの検出が行われる（第
６図参照）。 すなわち、まずタイミング18において
HADの入力端へデータＢが供給されること
から、制御信号TLDLAによりHADから
Ｂ／２＋１が出力され、このデータＢ／２＋
１が同タイミング18において、Ｒ(L)に読込ま
れる。次のタイミング19においては、Ｒ／(L)
からデータＢ／２＋１（以下、l₀とする）が
出力される。また、この時制御信号TKCAL
が“１”信号にあり、したがつて、AND
（５）が開状態にあると共に、INV（２）が
インバータとして動作する。この結果、タイ
ミング19においてFAD（２）の入力端子Ａに
データＢが、入力端子Ｂにデータ₀（l₀の否
定）が各々供給され、FAD（２）からＢ−l₀、
すなわち、k₀が出力される（第９図ステツプ
SP4参照）。このデータk₀は次のタイミング
20においてＲ（KL）から出力され、ROM
（３）へ供給される。これにより、タイミン
グ20においてROM（３）からα^Koが出力され、
EXOR（２）の入力端子Ｂへ供給される。 一方、タイミング19において、制御信号
TOUTAが“１”信号となり、Ｒ(A)内のデ
ータＡがSEL（２）を介してROM（２）の入
力端へ供給され、ROM（２）からデータα^A
が出力される。このデータα^Aは次のタイミ
ング20においてDL（２）−ａから出力され、
SW（３）を介してSEL（４）へ供給される。
この時、SEL（４）の制御信号TALPAは
“１”信号にあり、したがつて、タイミング
20においてデータα^AがSEL（４）を介して
EXOR（２）の入力端子Ａへ供給される。以
上の結果、タイミング20において、EXOR
（２）の出力がα^A＋α_Kpとなり、このデータα^A
＋α_Kpが次のタイミング21においてDL（４）
から出力される。 また、タイミング20において、制御信号
TKCALは“０”信号にあり、したがつて、
ADN（５）が閉状態になると共に、INV
（２）が単なるスルーとして動作する。この
結果、タイミング20においてFAD（２）の入
力端子Ａへデータ「０」が、入力端子Ｂへデ
ータl₀が各々供給され、FAD（２）からデー
タl₀が出力される。このデータl₀は次のタイ
ミング21においてＲ（KL）から出力され、
ROM（３）へ供給される。これにより、
ROM（３）からα^l ₀が出力され、EXOR（２）
の入力端子Ｂへ供給される。 一方、こタイミング21において、制御信号
TARAは“０”信号にあり、したがつて、
DL（４）の内容α^A＋α^K0がSEL（４）を介して
EXOR（２）の入力端子Ａへ供給される。こ
の結果、タイミング21においてEXOR（２）
の出力はα^A＋α^K0＋α_l0（第９図におけるステ
ツプSP5参照）となり、このデータα^A＋α^K0
＋α^l0が０検出回路32の入力端へ供給される。
０検出回路32はEXOR（２）の出力が「０」
の時“０”信号を出力し、「０」以外の時は
“１”信号を出力する（第９図SP参照）。こ
こで、データα^A＋α_K0＋α_l0が「０」でないと
すると、タイミング21において０検出回路23
から“１”信号が出力され、AND（１）の入
力端へ供給される。 また、タイミング21においては、制御信号
TADLが“”信号となり、この“１”信号
がAND（１）の入力端へ供給される。また、
このタイミング21においては、l₀≦31かつl₀
≦Ｂであり、したがつて、COMPおよび
FAD（２）の端子Ｃから各々“１”信号が出
力されている。この結果、タイミング21にお
いてAND（１）の出力が“１”信号となり、
この“１”信号がＲ(L)へ供給される。これに
より、HADへキヤリイ信号として供給され
る。これによりＲ(L)の出力の値に「１」が加
算され、HADの出力がl₀＋１（以下、l₁とす
る）となり、このデータl₁が次のタイミング
22においてＲ(L)から出力される。 以下、タイミング22〜24、25〜27、…64〜
66において同様の動作が繰り返され、これに
より、タイミング24、27、……66において
各々、EXOR（２）から、α^A＋α^K1＋α^l1、α^A
＋α^K2＋α^l2、…、α^A＋α^K15＋α^l15が各々出力
され、また、０検出回路32からこれらの各デ
ータが「０」か否かの判断結果が出力され
る。 ところで、上記説明および第６図に示す各
データl₁、k₁…等はいずれもタイミング66ま
でEXOR（２）の出力が「０」にならなかつ
た場合であり、途中の過程においてEXOF
（２）の出力が「０」となつた場合、すなわ
ち、前記（16）、（17）、（27）、（28）式をいず
れも満足するｋ、ｌの組があつた場合には次
の様になる。すなわち、例えばタイミング24
においてEXOR（２）から出力されたデータ
α^A＋α^K1＋α_l1が「０」であつた場合は、同タ
イミング24において０検出回路32から“０”
信号が出力され、AND（１）の入力端へ供給
される。この結果、タイミング24において制
御信号TADLが“１”信号に立上つても
AND（１）の出力は“０”信号を続け、した
がつて、Ｒ(L)の内容がインクリメントされる
ことはない。この結果、タイミング27におい
て再びEXOR（２）からデータα^A＋α^K1＋α^l1
が出力され、０検出回路３２から“０”信号
が出力され、以下、同び動作が繰り返され
る。すなわち、タイミング24において
EXOR（２）から出力されたデータα^A＋α^K1
＋α^l1が「０」であつた場合は、以後、Ｒ(L)
の内容はl₁に保持され、Ｒ（KL）からはタイ
ミング26、29、…65においてk₁が、タイミン
グ27、30…66においてl₁が各々出力され、
EXOR（２）からはタイミング27、30、…66
においてα^A＋α^K1＋α^l1出力され、また、０検
出回路３２からは、タイミング27、30、…66
において“０”信号が出力される。そして、
タイミング60において０検出回路３２から
“０”信号が出力されると、インバータ３３
の出力が“１””信号となり、この“１”信
号がタイミング66において“１”となる制御
信号TLDE２によりRa（E2）読込まれる。そ
して、このRa（E2）の内容がE2フラグとし
て端子Ｔ４へ出力される。しかして、この
E2フラグにより二重誤りがあるか否かを検
出することができる。 なお、タイミング66までの間にＲ(L)の内容
が31に達した場合、あるいは、ｌ≧Ｂとなつ
た場合はCOMPあるいはFAD（２）の端子Ｃ
から“０”信号が出力され、したがつて、そ
の時点以降Ｒ(L)がインクリメントされること
はない（第９図のSP7、SP9参照）。 (4) 二重誤りの訂正（前記項参照） 前記（18）式は、前記（25）式を用いれ
ば、 Ek＝｛S1＋α^l・S0｝／α^A ……（30） El＝｛S1＋α^k・S0｝／α^A ……（31） と表すことができる。そして、これらの値
Ek、El求まれば、前記（19）式に基づいて
データWk、Wlの誤りを訂正することができ
る。 この二重誤りの訂正はタイミング71〜88
（第７図）の間において行われる。最初に、
データWlの訂正がタイミング71〜80の間
（第７図に示す期間TM3参照）において行わ
れる。すなわち、まず、タイミング71におい
てシンドロームS0が内部バスINBSへ出力さ
れると、ROM（１）から（S0）が出力され
る。この（S0）は次のタイミング72におい
てDL（１）−ａから出力され、FAD（１）の
入力端子Ａへ供給される。一方、このタイミ
ング72において、Ｒ（KL）の出力は誤りデー
タWkの位置を示すデータとなつている。こ
の理由は次の通りである。 制御信号TKCALはタイミング65において
“０”信号となり、以後、タイミング70まで
“０”信号を続ける。制御信号TKCALが
“０”信号になると、AND（５）の出力が
「０」となり、したがつて、FAD（２）入力
端子Ａへ「０」が供給され、また、INV
（２）がスルーとして動作し、したがつて、
FAD（２）入力端子ＢへＲ(L)の出力、すなわ
ち、誤りデータWlの位置を示すデータｌが
供給され、この結果、FAD（２）の出力が、
ｌとなる。そして、このｌがタイミング66に
おいてＲ（KL）から出力される。以後、
FAD（２）の出力はタイミング70までｌを続
け、したがつてＲ（KL）の出力がタイミング
71までｌを続ける。次に、タイミング71にお
いて制御信号TKCALが“１”信号となる。
これにより、同タイミング71においてFAD
（２）の出力がＢ−ｌ＝ｋとなり、このデー
タｋが次のタイミング72においてＲ（KL）か
ら出力される。なお、このＲ（KL）の出力の
タイミング72以降の変化は次の通りである。
まず、タイミング72において制御信号
TKCALが“０”になり、したがつて、同タ
イミング72においてFAD（２）の出力がｌと
なり、次のタイミング73においてＲ（KL）か
ら再びｌが出力される。以降、タイミング
84、87において制御信号TKCLが“１”信号
となることから、タイミング85、88において
（KL）の出力ｋとなり、他のタイミングにお
いてｌとなる（第７図参照）。 このように、タイミング72においてＲ
（KL）の出力はｋとなつている。また、この
タイミング72においてSEL（３）へ供給され
る制御信号TAJが“０”信号、SEL（１）へ
供給される制御信号TAJKLが“１”信号、
INV（１）へ供給される制御信号TDIVが
“０”信号にある。この結果、タイミング72
においてFAD（１）の入力端子Ａに前述した
｛S0）が、入力端子Ｂにｋが各々供給され、
FAD（１）からｋ＋（S0）、すなわち（α^k・
S0）が出力される。そして、この（α^k・S0）
が次のタイミング73においてＲ（Ｍ）から出
力される。このタイミング73においてSEL
（２）へは制御信号TOUTAとして“０”信
号が供給されている。したがつて、Ｒ（Ｍ）
に読込まれ（α^k・S0）はSEL（２）を介して
ROM（２）供給され、ROM（２）から、
α^k・SOが出力される。このα^k・S0は次のタ
イミング74においてＤ（２）−ａから出力さ
れ、次いで、タイミング76においてDL（２）
−ｃから出力され、EXOR（１）の入力端子
Ｂへ供給される。 他方、タイミング76において内部バス
INBSにシンドロームS1が出力され、また、
この時同時にSW（２）へ供給されている制
御信号DBSW２が“１”信号に立上る。こ
の結果、タイミング76においてシンドローム
S1がSW（２）を介してEXOR（１）の入力端
子Ａへ供給され、EXOR（１）からα1^k・S0
＋S1（以下、と記す：第７図四角枠内参
照）が出力される。そして、このはタイミ
ング76において制御信号PLSCALが“１”
信号にあることから、スイツチ３０を介し
DL（３）へ供給され、次のタイミング77にお
いてDL（３）−ａから出力され、SW（１）を
介して内部バスINBSへ出力される。 タイミング77においてが内部バスINBS
へ出力されると、ROM（１）から（）が
出力される。この（）は、タイミング78に
おいてDL（１）−ａから出力されFAD（１）
の入力端子Ａへ供給される。一方、このタイ
ミング78において、SEL（２）の制御信号
TOUTA、SEL（３）の制御信号TAJ、SEL
（１）の制御信号TAJKL、INV（１）の制御
信号TDIVがいずれも“１”信号となり、こ
の結果、Ｒ(A)に記憶されているデータＡが
SEL（２）、SEL（３）、SEL（１）を介して
INV（１）へ供給され、ここで反転されて
FAD（１）の入力端子Ｂへ供給される。これ
により、タイミング78においてFAD（１）か
ら（）−Ａ、すなわち、（／α^A）が出力
される。ここで、 ／α^A＝｛S1＋α^k・S0｝／α^A＝El
……（32） であり（第（31）式参照）、したがつてタイ
ミング78におけるFAD（１）の出力は（El）
となる。そして、この（El）が次のタイミン
グ79におけるＲ（Ｍ）から出力され、SEL
（２）を介してROM（２）へ供給され、
ROM（２）からElが出力される。このElは
次のタイミング80においてDL（２）−ａから
出力される。この時（タイミング80）、SW
（３）、SW（２）はいずれも開状態であり、
したがつて、DL（２）−ａから出力されたEl
は、SW（３）、SW（２）を介して内部バス
INBSへ出力され、この内部バスINBSを介
してEXOR（３）の入力端子Ｂへ供給され
る。 他方、タイミング77においてSEL（３）の
制御信号TAJが“０”信号にあり、したが
つて同タイミング77においてＲ（KL）の出力
ｌがSEL（３）および端子T3を介してアドレ
ス制御回路８（第２図）へ供給される。アド
レス制御回路８は、同タイミング77において
このデータｌを入力し、３タイミング後のタ
イミング80においてデータWlが記憶されて
いるRAM６のアドレスを出力する。これに
より、同タイミング80においてRAM６から
データWlが出力され、データバスDABS２
を介してEXOR（３）の入力端Ａへ供給され
る。この結果、タイミング80において
EXOR（３）からWl＋El、すなわち、正しい
データ＜Wl＞が出力される。この時、SW
（４）の制御信号DOSWは“１”信号にあ
り、したがつてデータ＜Wl＞はSW（４）を
介してDL（５）へ供給され、このDL（５）に
よつて３タイミング遅延され、タイミング83
においてデータバスDABS１（第２図）へ出
力される。一方、タイミング80において、Ｒ
（KL）の出力ｌがSEL（３）を介してアドレ
ス制御回路８へ供給される。アドレス制御回
路８は同タイミング80においてこのデータｌ
を入力し、３タイミング後のタイミング83に
おいてデータWlのアドレスをRAM６へ出力
する。これにより、データ＜Wl＞がRAM６
に書込まれる。 以上がデータWlの訂正の過的程である。
以上の過程と全く同様にして、タイミング79
〜88（期間TM4参照）においてデータWkの
訂正が行われる。なお、このデータWkの訂
正過程の説明は省略する。第７図のタイミン
グチヤートを参照されたい。 (5) 単一誤り訂正（前記項参照） この訂正はタイミング86〜92の間において
行われる。すなわち、まず、タイミング86に
おいて内部バスINBSへシンドロームS0が出
力され、次いでタイミング87において内部バ
スINBSへシンドロームS1が出力される。こ
の結果、タイミング87において（S0）が、
タイミング88において（S1）が各々DL（１）
−ａから出力され、同タイミング88において
DL（１）−ａから（S1）が、DL（１）−ｂから
（S0）が各々出力される。一方、このタイミ
ング88において、SEL（１）の制御信号
TAJKLが“０”信号、INV（１）の制御信
号TDIVが“１”信号にあり、したがつて、
FAD（１）の入力端子Ｂへ（S0）の各ビツト
を反転したデータが供給される。この結果、
タイミング88においてFAD（１）から（S1）
−（S0）、すなわち、（S1／S0）が出力され、
このデータ（S1／S0）が次のタイミング89
においてＲ（Ｍ）から出力される。ここで、
データ（S1／S0）は、前記（11）式から明
らかなように誤りデータWjの位置を示すデ
ータｊである。そして、このデータｊは、タ
イミング89においてSEL（２）の制御信号
TOUTA、SEL（３）の制御信号TAJが各々
“０”、“１”で、あることから、SEL（２）、
SEL（３）を介してアドレス制御回路８へ供
給される。アドレス制御回路８はこのデータ
ｊを入力し、３タイミング後のタイミング92
において、データWjのアドレスRAM６へ出
力する。これにより、タイミング92において
RAM６からデータWjが読み出され、データ
バスDABS２を介してEXVR（３）の入力端
子Ａへ供給される。また、このタイミング92
においてシンドロームS0（＝Ej）が内部ス
INBSへ出力され、同内部バスINBSを介し
てEXOR（３）の入力端子Ｂへ供給される。
この結果、タイミング92においてEXOR
（３）からWj＋S0〕＜Wj＞が出力され、SW
（４）を介してDL（５）へ供給され、３タイ
ミング後のタイミング95においてデータバス
DABS１へ出力される。 他方、タイミング90，91において、内部バ
スINBSへシンドロームS0、S1が各々出力さ
れ、この結果、上記と同様の過程により、タ
イミング92においてデータｊがアドレス制御
回路８へ出力される。アドレス制御回路８は
このデータｊを受け、３タイミング後のタイ
ミング95においてデータWjjのアドレスを
RAM６へ出力する。これにより、データ＜
Wj＞がRAM６に読込まれる。 以上がデータ誤り検出・訂正回路１の詳細であ
る。 次に、第２図に示す構成要素１０〜１４につい
て説明する。 (i) エラーフラグ判定回路１０ 上述した説明においては、説明を簡略化する
ため、デイスク記録されるデータのフオーマツ
トを第１図に示すものとし、誤り訂正用データ
やP0〜P3の４データとしたが、実際には、１
フレームFr内に更に別の４つに誤り訂正用デ
ータQ0〜Q3が付加され、また、データの記録
順序もバラバラにされている（クロスインタリ
ーブ）。なお、この点に関しては、例えば特開
昭57−4629号公報に詳しい。そして、データ誤
り検出・訂正回路１は、まず誤り訂正用データ
P0〜P3に基づいて、前述した過程によりデー
タ誤りの検出・訂正を行い（C1デコードと称
される）、また、この際フラグE0〜E2を各々エ
ラーフラグ判定回路１０へ出力する。エラーフ
ラグ判定回路１０はC1デコード時に供給され
るフラグE0〜E2に基づいてC1フラグを作成
し、RAM６に書込む。ここで、C1フラグと
は、C1デコードにおいてチエツクされたデー
タに未訂正のデータが含まれているか否かを示
すフラグである。次に、データ誤り検出・訂正
回路１は誤り訂正用データQ0〜Q3に基づい
て、再びC1デコードと略同様にしそて誤りの
検出および訂正を行う（C2デコードと称され
る）と共に、フラグE0〜E2を各々エラーフラ
グ判定回路１０へ出力する。またこの時、C1
フラグがエラーフラグ判定回路１０へ供給され
る。エラーフラグ判定回路１０はC2デコード
時のフラグE0〜E2およびC1フラグに基づいて
C2フラグを作成し、RAM６に書込む。このC2
フラグは各データW0〜W23が訂正済か否かを
示す（厳密には、データ誤りの確率が考慮して
いるレベルより高いか否かを示す）フラグであ
り、未訂正（すなわち誤りの確率が高い）のデ
ータに対応して“１”が書込まれる。 このように、エラーフラグ判定回路１０は、
C1、C2フラグのの作成および書込みを行う回
路である。 なお、C1デコード時には、C2デコード時に
用いられる誤り訂正用データQ0〜Q3も信号デ
ータと同様に扱われる。すなわち、C2デコー
ド時においては、シンドローム演算時の全デー
タ数が28となる（音楽信号データ＝24、誤り訂
正用データ＝４。 (ii) フラグ検出回路１１等 上述したC1デコード、C2デコードが終了す
ると、RAM６内の音楽信号データが、C2フラ
グと共に制御回路８の制御の下に順次読み出さ
れ、データバスDABS２に出力され、パラレ
ル／シリアル変換回路１２へ供給される。この
時、フラグ検出回路１１は、データに各々付加
されたC2フラグをチエツクし、そのデータが
訂正済か否かの判断を行い、未訂正の場合に制
御信号TEIを補正回路１３へ出力する。補正回
路１３はパラレル／シリアル変換回路１２から
出力されるデータが未訂正データであるか否か
を制御信号TEIに基づいて検知し、未訂正でな
ければそのまま出力し、未訂正であつた場合
は、直線補間あるいは前置保持の手法でデータ
補正を行い、シリアル／パラレル変換回路１４
へ出力する。シリアル／パラレル変換回路１４
は、補正回路１３から出力されるシリアルデー
タをパラレルデータに変換し、DAC（図示略）
へ出力する。このDACの出力がスピーカへ供
給されて、音楽が発生する。 以上説明したように、この発明によればシンド
ローム等を含む内部バス上のデータを数値変換手
段、加減算手段、逆変換手段、および加算出段か
らなる単一の循環系を介して効率的かつ迅速に処
理するとともに、この循環系の加減算手段の出力
を用い二重誤り状況を正確に判定した後、再び循
環系を利用して誤差データを内部バス上へ出力さ
せこれによりデータ訂正を行うことができ、リー
ドソロモン符号によるデータ二重誤りの検出およ
び短時間で、かつ、最小限のハードウエア構成に
よつて実行することができる効果が得られる。 The present invention relates to a data error detection and correction circuit used in a digital audio disc (DAD) player. [Background Art] In a DAD system, defects that are present in the disk from the beginning, defects that occur during handling,
Data errors occur due to disturbances in fluctuations in the reproduction mechanism, etc. Leaving this data error unattended is extremely undesirable in terms of music signal reproduction, and therefore, a circuit for detecting and correcting this data error is essential in a DAD player. Now, as a method to detect this data error,
A method using Reed-Solomon codes is known.
This method will be explained below. First, error correction data is recorded in advance on a disk together with music signal data. FIG. 1 is a schematic diagram showing how each data is recorded on a disk. In the example shown in this figure, one frame Fr (data unit for error correction) is signal data W0 to W27 (each 8 (bit), error correction data P0 to P3 (8 bits each), and a synchronization pattern SYNC. (In addition, in an actual disk, in addition to these, control data and the error correction data mentioned above are
Although error correction data other than PO to P3 is recorded, it is omitted here to simplify the explanation. In addition, each of these data is EFM
(Eight to Fourteen Modulation) method and recorded on the disk. )and,
Each value of the error correction data P0 to P3 is set to satisfy the following formula. In addition, α in this formula (1) is F(X)=X ⁸ +X ⁴
+X ³ +X ² It is a primitive element modulo +1. Next, during playback, each data shown in Figure 1
W0 to W27 and P0 to P3 are each read out, and based on the read data, syndromes S0 to S3 are determined by the following calculation. Then, based on each value of this syndrome S0 to S3, data W0 to W27, P0 are
~Determine, detect, and correct the presence or absence of errors in P3. In addition, in this Reed-Solomon coding method, signal data W0 to W27 and error correction data P0 to P3
There is no distinction between In other words, the error correction data P0 to P3 can be considered as virtual signal data W28 to W31 following the signal data W0 to W27, and therefore the error correction data P0 to P3 can be considered as virtual signal data W28 to W31 following the signal data W0 to W27. can also be detected. And data
Errors in P0 to P3 can be recognized as errors in data W28 to W31, respectively. For example, the 30th data W29
If it is detected that the error correction data P1 is incorrect, it means that the error correction data P1 is incorrect. Determining whether there is an error Check whether the following formula holds true. If it holds, there is no error in any of the data W0 to W27 and P0 to P3, and if it does not hold, the data W0 to W27 and P0
There is an error in one or more of ~P3. Single error detection If only the j-th data Wj on the current board has an error, The following formula holds true. However, in this equation, Ej
is the correct data Wj (hereinafter, this correct data
Wj is written as <Wj>) and the data Wj read from the disk (that is, a data error, also referred to as an error pattern). this
From equation (4), the following equation can be obtained. S1 ² = S0・S2 ...(5) S2 ² =S1・S3 ...(6) Also, if there is an error in data Wj, S0≠0 ...(7) S1≠0 ...(8) S2≠ 0...(9) S3≠0...(10) The following formula holds true. Therefore, it is checked whether the above equations (5) to (10) hold true, and if all hold true, it is detected that there is an error only in the data Wj. In this case, the data error Ej is the syndrome S0. Correction of a single error From the above equation (4), the following equation is derived: S1/S0=α ^j (11). Therefore, by performing the calculation on the left side of equation (11) and converting the calculation result into a numerical value, the position j of the error data can be detected.
Therefore, the data Wj read from the disk
Add the data error Ej = S0 to obtain the correct data <Wj>. Wj + Ej = <Wj> ...(12) Detection of double error Now suppose that there is an error in data Wk and Wl, The following formula holds true. However, in this equation (13), Ek and El are data errors of data Wk and Wl, respectively. From this equation (13), the following equation can be obtained. α ^k + α ^k = S1・S2+S0・S3/S1 ² +S0・S2 ……(14) α ^k・α ^l =S2 ² +S1・S3/S1 ² +S0・S2 ……(15) Also, in this example, The following formulas hold true: 0≦k, l≦31...(16) k≠l...(17) Note that here, k, l=28~
31 is error correction data P0 to P3 as mentioned above.
This is the case when there is an error. Therefore, the values on the right sides of equations (14) and (15) are found from the syndromes S0 to S3, and then a set of k and l that satisfies equations (14) to (17) is found. Once this pair of k and l is found, the data
There are errors in Wk and Wl, and on the other hand,
If it cannot be determined and there is an error, and it is not a single error, the data W0~W27, P0~P3
There must be 3 or more of them. Note that, depending on the syndromes S0 to S3, it is impossible to detect the error data position of triple error or more. Correction of double error If data Wk and Wl each have an error, calculate each data electric power Ek and El based on the following equations. E _k E _l = 1/α ^k + α ^l S1 + α ^l・SO S1 + α ^k・SO ... (18) Next, K, l detected by the above process
Add the data errors Ek and El to the data Wk and Wl corresponding to the values, respectively, Wk + Ek = <Wk> ... (19) Wl + El = <Wl> ... (20) As a result, the correct data <Wk>, Get <Wl>. The above is the data error detection and correction method using Reed-Solomon codes. (Objective of the Invention) The present invention is a data error detection system capable of detecting and correcting double errors such as data errors caused by the above-mentioned Reed-Solomon code in a short time and with a minimum hardware configuration.・The purpose is to provide a correction circuit. [Features of the Invention] This invention is characterized by having the following constituent requirements. (a) A data bus that outputs data containing data errors; (b) an internal bus for data error detection and correction; and (c) calculating the syndrome of the Reed-Solomon code from the data output to the data bus. (d) syndrome calculation means for outputting the syndrome to the internal bus at a predetermined timing;
(e) an addition ^/ subtraction means for adding ^and subtracting the numerical values at a predetermined timing obtained from this numerical conversion means; (g) an inverse transformation means that corresponds the output to the element α ^X of the Galois field GF and inversely transforms it from X → ^α (h) data error detection means for detecting the presence or absence of a data double error and the location of a double error based on the output of the addition/subtraction means; Based on the location of the heavy error, error data is output to the internal bus through a circulation system consisting of the numerical value conversion means, addition/subtraction means, inverse conversion means, and addition means, and the error data on the internal bus is used to eliminate the error on the data bus. (j) between the syndrome calculation means and the internal bus, between the numerical value conversion means and the addition/subtraction number means, between the addition/subtraction means and the inverse variation means;
(k) a plurality of connection means respectively connecting between the inverse conversion means and the addition means, between the addition means and the internal bus, and between the data error detection means and the addition/subtraction means; Timing signal generation means for generating timing signals for controlling each connection means. [Description of Embodiment] FIG. 2 is a block diagram showing the configuration of the main parts of a CD (compact disc) player to which a data error detection/correction circuit 1 according to an embodiment of the present invention is applied. In the following explanation, it is assumed that the format of data recorded on the disk is as shown in FIG. In Figure 2, the signal
INP is a signal (EFM modulated signal) read out from the disk via the optical system, and this signal
INP is input to the receiving circuit 2. The receiving circuit 2 supplies the data bits included in the signal INP to the EFM demodulation circuit 3, and also generates a frame synchronization signal based on the synchronization pattern SYNC included in the signal INP.
Create VFSYNC and output to address control circuit 8. The EFM demodulation circuit 3 converts 1 symbol of EFM modulation = 14 bits of data into 1 original symbol =
Demodulates to 8-bit data and stores it in buffer register 4.
sequentially in series. Buffer register 4 is
This is a register that temporarily stores data supplied from the EFM demodulation circuit 3, and is composed of a serial/parallel conversion circuit that converts the serial data output from the EFM demodulation circuit 3 into parallel data and a plurality of registers. The output is supplied to gate circuit 7. The write control circuit 5 is a circuit that controls writing and reading of the buffer register 4, and when an output command EFMD is supplied from the address control circuit 8,
Control signal WE to RAM (Random Access Memory)
6 and the control terminal of gate circuit 7, respectively. This results in
When the RAM 6 is enabled for writing, the gate circuit 7 is opened, and the data in the buffer register 4 is supplied to the RAM 6 via the gate circuit 7 and the write data bus DABS1 of the RAM 6, and is output from the address control circuit 8. is written to the specified address. In addition, this write control circuit 5
outputs the control signal VSYMB to the address control circuit 8 at the time when the data in the buffer register 4 is output to the RAM 6. RAM6 stores each data read from the disk, that is, signal data WO.
~W27 and error correction data P0 to P3 are stored, and the terminals are connected from the address control circuit 8.
The address is controlled by the address signal supplied to AD, and the read data is output to the output data bus DABS2. The address control circuit 8 creates a write address based on the frame synchronization signal VFSYNC, the control signal VSYMB, and the control signal EFMD, and also generates data (W0 to W27,
P0 to P3) are used to create addresses necessary for reading out the data, and are also output from the data error detection/correction circuit 1. Data j shown at the position of the error data,
Create an address signal indicating the address where the error data is stored based on k and l, and
Performs various address controls such as input/output to 6. The data error detection/correction circuit 1 reads the data sequentially output from the RAM 6 under the control of the address control circuit 8, checks whether there is an error using the Reed-Solomon decoding method, and detects an error. If so, this is the circuit that corrects it. Note that 9 is a timing control circuit, which is connected to the data error detection and correction circuit 1 and the address control circuit 8.
It generates various timing signals for controlling the entire device including the following. (In particular, the parts related to data error detection and correction are extracted and shown in FIG. 4 as the timing signal generation circuit 27.) Also, the components 10 to 14 shown in the figure will be explained last. The data error detection/correction circuit 1 according to the present invention will be described in detail below. [Details of data error detection/correction circuit 1] [1] Configuration and functions of each part Figures 3 and 4 both show data error detection/correction circuit 1.
1 is a block diagram showing the configuration of a correction circuit 1. FIG. First, each symbol in FIG. 3 will be explained. ROM ( ): Read-only memory FAD ( ): Full adder INV ( ): Inverter SEL ( ): Selector R ( ): 8-bit register DL ( ): Delay register (8 bits) EXOR ( ): Exclusive-or gate SW ( ): Switch circuit HAD ( ): Half adder COMR: Comparator Ra ( ): 1-bit register AND: AND gate OR ( ): OR gate NOR ( ): NOR gate Below, explanation will be given using these symbols. Next, the configuration of each part in FIGS. 3 and 4 will be explained. This data error detection/correction circuit 1 is roughly divided into a syndrome calculation section 21, a multiplication/division section 22, an addition/subtraction section 23, and a double error detection section 24.
, a single error detection section 25, and a data correction section 26
In addition to this, the timing signal generating circuit 27 (FIG. 4) is a part of the timing signal control circuit 9 shown in FIG. (1) Syndrome calculation unit 21 This syndrome calculation unit 21 is a circuit that calculates syndromes S0 to S3 shown in the above equation (2), and syndrome calculation circuits 21-1 to 21
- Consists of 4. The syndrome calculation circuit 21-1 calculates the syndrome S0 (8 bits) by sequentially accumulating each data W0 to W27 and P0 to P3 within one frame Fr, which is supplied via the data bus DABS2 (see Fig. 2). Calculate and store this calculation result, as well as
Output to SW (5). Similarly, the syndrome calculation circuit 21-2 performs each data W0 to W27,
Syndrome S1 is calculated by multiplying P0 to P3 by α ⁿ (n = 0 to 31) and accumulating them. This calculation result is stored, and SW
Output to (6). Syndrome calculation circuit 2
1-3 and 21-4 are also syndrome
Calculate S2 and S3, respectively, and output to SW(7) and SW(8). (2) Multiplication/subtraction unit 22 This multiplication/division unit 22, for example,
This circuit performs syndrome multiplication in equation (11), syndrome division in equation (11), multiplication and division in equation (18), etc. The configuration and functions of the main parts are as follows. (2-1) ROM (1) This ROM (1) is a circuit that numerically converts the data (denoted as D) supplied to the address terminal AD via the internal bus INBS,
The 8-bit data D is made to correspond to the element α ^X of GF(2 ⁸ ), and the transformation α ^x →X is performed. (Hereinafter, this conversion will be referred to as lg [D].) And,
RAM (1) has a value lg in address D in advance.
[D] is recorded. Here, this
The reason for providing ROM (1) is to process multiplication and division by addition and subtraction, and
This is because this numerical conversion is necessary when determining j from the calculation result of equation (11). (2-2) DL (1) This is a delay register consisting of 8-bit registers a and b, and input data is transferred based on the clock pulse φ (see FIG. 4). (2-3) INV (1) When the control signal TDIV is a “1” signal, it becomes an inverter, and when it is a “0” signal, it becomes a through. INV in double error detection unit 24
(2) also has exactly the same configuration. (2-4) FAD (1) Adds and subtracts numerically converted data.
In other words, when INV (1) operates as a through, it operates as an adder and INV
When (1) operates as an inverter, it operates as a subtracter. This FAD (1) essentially performs multiplication and division of data. (3) Addition/subtraction section 23 This addition/subtraction section 23 performs the "S1 ²
-S0·S2'', addition of the right-hand sides of equations (14) and (15), etc.
Note that the calculations of the syndromes S0 to S3 are performed by modulo 2 calculations. That is, addition is performed by taking the exclusive OR of each corresponding bit, so there is no carry, and subtraction is the same operation as addition. The configuration and functions of the main parts will be explained below. (3-1) ROM (2) This ROP (2) is numerically converted data
This is a ROM for inversely converting lg[D] and returning it to data D. When data lg[D] is supplied to its address terminal AD, data D
Output to DL (2). (3-2) DL (2) This is a delay register consisting of 8-bit registers a, b, and c, and input data is transferred based on the clock pulse φ. (3-3) EXOR (1) This is an equal school or gate that performs modulus 2 addition and subtraction. (3-3) Switch 30 This switch 30 uses the control signal PLSCAL
This is a switch in which terminals C and A are connected when the signal is "1", and terminals C and B are connected when the signal is "0". (4) Double error detection unit 24 This is a circuit that detects whether there is a double error in the data W0 to 27 and P0 to P3. (4-1) HAD This HAD initializes R(L) by adding "1" to 1/2 of the output of the 8-bit register R(B) based on the control signal TLDLA.
The value fed back from R(L),
This is a circuit that inputs the output of AND (1) as a carry and adds "1".
That is, the lower second bit (the next bit after LSB) to the sixth bit of R(B) or the output of R(L) is supplied as input data to HAD, and TAD is input when the control signal TLDLA is "1". outputs 1/2 of the value of R(B), and when it is "1", adds "1" to the value of R(L) and outputs the result. The reason why only 5 bits of the output of R(B) are used as input to HAD is as follows.
The upper 2 bits of R(B) are actually “0, 0”
This is because. (4-2) R(L) A 5-bit register that temporarily holds the HAD output. (4-3) Compare the output of the COMP register R(L) with the preset internal constant "31", and if the output of R(L) is "31" or higher, set the "0" signal to "0". 31"
These comparators each output a "1" signal when the voltage is less than the current value. (4-4) FAD (2) This is a full adder that adds the data input to input terminals A and B, and outputs the addition result from output terminal S, but it also has a special comparison function. That is, this FAD
(2) outputs a "1" signal from the terminal C when the data at the input terminal B is smaller than the data at the input terminal A, and outputs a "0" signal when the data is greater than or equal to the data at the input terminal A. (4-5) ROM (3) Similar to ROM (2), this is a ROM for performing inverse conversion of numerically converted data. (4-6) Ra (E2) This is a 1-bit flag register, and a “1” signal is written when a double error is detected. This "1" signal is output as the E2 flag to the error flag determination circuit 10 (FIG. 2) via the terminal T4. (5) Single error detection unit 25 This is a circuit that detects whether there is a single error in the data W0 to W27 and P0 to P3. (5-1) 0 detection circuit 29 This circuit 29 is a circuit that detects whether the input data is "0" or not.
If it is “0”, the “1” signal is changed to “0”
If not, a "0" signal is output. (5-2) Ra (E0) This is a 1-bit flag register, and a "1" signal is written when the above equation (3) is satisfied. This "1" signal is output as the E0 flag to the error flag determination circuit 10 via the terminal T6. (5-3) Ra (E1) This is a 1-bit flag register, and a “1” signal is written when a single error is detected. This "1" signal is supplied as the E1 flag to the air flag determination circuit 10 via the terminal T5. (6) Data correction section 26 The data correction section 26 performs the calculations of equations (12), (19), and (20).
Error data Ej, Ek, El supplied via the internal bus INBS are added to the data Wj, Wk, Wl supplied via the data bus DABS2, respectively.
EXOR (3) performs addition, and the addition results <Wj>, <Wk>, and <Wl> are output to RAM 6 (FIG. 2) via DL (5) and terminal T2, respectively. (7) Timing signal generation circuit 27 This timing signal generation circuit 27 is actually a part of the timing control circuit 9 shown in FIG. In addition, each control signal S0E, S1 is generated using this clock path φ as a time base.
The clock pulse φ and each control signal S0E, S1E, . . . are output to each part of the circuit shown in FIG. 3. [2] Operation Next, the data error detection/correction circuit 1 described above
The operation will be explained with reference to timing charts shown in FIGS. 5 to 7. First, FIGS. 5 to 7 will be explained.
First, this data error detection/correction circuit 1 performs error checking and correction of each data W0 to W27 and P0 to P3 within one frame Fr between timings 1 to 93 shown in FIGS. 5 to 7. Here, the rising edge of timing 1 (left end) is the time when calculation of syndromes S0 to S3 is completed in each calculation circuit 21-1 to 21-4 of syndrome calculation unit 21. Further, each timing 1 to 93 is based on the clock pulse φ. That is,
The clock pulse φ rises at each boundary between timings 1 to 93. The waveform diagram includes the waveforms of each control signal S0E, S1E, etc. shown in FIG. 4, and the H level represents a "1" signal and the L level represents a "0" signal. Here, how to view this waveform diagram will be explained using an example. For example, in FIG. 5, the control signal S0E becomes a "1" signal at timings 2 and 11. Therefore, SW (5) in Figure 3 (top left in Figure 3) is open at timings 2 and 11, causing the syndrome.
S0 is output to internal bus INBS. Further, for example, the signal PLSCAL becomes a "1" signal at timings 2, 11, and 15. Therefore, switch 30 (center part in Figure 3) is set to timing 8, 11, 11.
Terminal C and terminal A are connected, and at other timings 1 to 21 (divided by 8, 11, and 15), terminal C and terminal B are connected. In addition, in Figures 5 to 7, below each wave diagram, data at the input end, data at the output end, or data on the bus line of each part in Figure 3 are shown at timings 1 to 7.
93 is shown correspondingly. For example, in FIG. 5, the INBS column shows the data on the internal bus INBS, and the FAD(1)-B column shows the full adder FAD.
(1) (Figure 3) shows the data of input terminal B,
Moreover, the column R(M) shows the output data of register R(M). Furthermore, in FIGS. 5 and 6, timings 18 to 21 are shown overlappingly. Further, various omitted signals are used in FIGS. 5 to 7, and these will be explained below. First, () indicates numerically converted data. For example, (S1) is the value of syndrome S1.
Value converted by ROM(1) (Figure 3)
lg (S1) is shown. Also, S01, S02, S11,
The meanings of S12 and S22 are shown within the square frames in FIG. 5, respectively. Note that items not shown here (S03, S34, etc.) are also abbreviated according to the same rules. Furthermore, the meanings of S4, S5, and S6 are also shown within the square frames in FIG. Next, the process of error detection and correction will be sequentially explained. (1) Determination of the presence or absence of an error (see the previous section) This determination is performed between timings 9 and 13 (see period TM1 shown in FIG. 5).
That is, first, at timing 9,
The syndrome S2 is output to the internal bus INBS, and therefore the single error detection circuit 25 outputs 0.
From the detection circuit 29, syndrome S2 is “0”
The result of the determination as to whether or not this is the case is output. This determination result is determined at the next timing 10 at the 8th point.
As shown in the figure, it is output from Ra(1). Next, at timing 10, the internal bus INBS
Syndrome S1 is output in
The determination result as to whether or not it is is output. This discrimination result is Ra at the next timing 11.
(1), and at the same time Ra
(1) From within, the discrimination result of syndrome S2 is Ra
Output from (2). This allows AND
From (2), the logical product of the discrimination results of syndromes S2 and S1 is output (see FIG. 8). below,
Through a similar operation, at timing 13, the output of AND(2) becomes the logical product of the discrimination results of syndromes S0 and S3, as shown in FIG. It becomes the logical product of each discrimination result of S2,
Therefore, the output of AND(3) is the logical product of the determination results of syndromes S0 to S3. As a result, syndromes S0 to S3 are all “0”
In this case (when there is no data error), the output of AND (3) becomes a “1” signal at timing 13. On the other hand, when syndromes S0 to S3 contain a value other than “0” (when there is no error) ), the output of AND(3) is “0”
It becomes a signal. The output of this AND (3) is a control signal that becomes a “1” signal at timing 13.
Read into Ra (E0) by TLDEO, E0
It is output to terminal T6 as a flag. Therefore, it is possible to determine whether there is an error or not using this E0 flag. (2) Single error detection (see above) This detection is performed between timings 2 and 15 (see period TM2 in FIG. 5). first,
When syndrome S0 is output to the internal bus INBS at timing 2, (S0) is output from ROM (1) at cycle timing 2. This (S0) is output from DL(1)-a at the next timing 3 (see column DL(1)-a in FIG. 5). Further, when syndrome S2 is output to the internal bus INBS at timing 3, (S2) is output from ROM (1) at the same timing 3.
Therefore, at the next timing 4,
DL(1)-a and DL(1)-b (S2),
(S0) is output. At this timing 4, the control signal supplied to SEL (1)
Control signal supplied to TAJKL, INV (1)
TAIV are both at "0" signal. Therefore, the output of DL(1)-b passes through SEL(1)
Also, INV(1) operates as a simple through, and as a result, at timing 4, the output of DL(1)-a is FAD
The output of DL(1)-b goes to the input terminal A of (1).
are respectively supplied to input terminal B of FAD (1),
FAD (1) to (S2) + (S0), i.e.
(SO2) is output. And this (SO2)
is output from R(M) at the next timing 5 (see the column R(M) in FIG. 5). At this timing 5, the control signal of SEL (2)
TOUTA is at the “0” signal, so
At the same timing 5, the output of R (M) (S02) is supplied to the address terminal AD of ROM (2) via SEL (2), and from ROM (2)
SO2 is output. This SO2 is transmitted from DL(2)-a at the next timing 6, from DL(2)-b at timing 7, and from DL(2)-b at timing 8.
The signal is sequentially outputted from D(2)-c at the timing 8, and is supplied to the input terminal B of EXOF(1) at timing 8. Similarly, at timing 6, (S1) is output from DL (1)-a and b, and therefore (S11) is output from FAD (1).
is output, and at timing 7, this (S11) is output from R(M). Therefore, S11 is output from ROM (2), and at timing 8, this S11 is DL (2) - a
is output from. At this timing 8
The control signal DBSW3 of SW(3) is at the "1" signal, so SW(3) is in the open state. As a result of the above, at timing 8
S11 to input terminals A and B of EXOR (1), respectively.
S02 is supplied, and then EXOR (1)
From this, S11+S02=S4 is output. Further, at this timing 8, the control signal PLSAL of the switch 30 is at the "1" signal, and the terminals C and A of the switch 30 are connected.
Therefore, at timing 8, DL(3)
S4 is supplied to the input terminal of -a, and at the next timing 9, this S4 is output from DL(3)-a (see FIG. 5). Then the timing
At 10, S4 is output from DL(3)-b. At this time, the signal PLSCAL is at the "0" signal, so S4 is supplied to the input of DL(3)-a. Next, at timing 11, S4 is outputted from DL(3)-a again, and at timing 12, S4 is outputted from DL(3)-b,
At timing 13, it is output again from DL(3)-a. At this timing 13, SW
The control signal DBSW1 in (1) becomes a “1” signal, and S4 output from DL (3)-a becomes SW
(1) to the internal bus INBS (see the INBS column in FIG. 5). The above is the process by which S4 is output to the internal bus INBS at timing 13. Through the same process as above, S5 connects to the internal bus at timing 14.
Output to INBS. By the way, the above equations (5) and (6) can be converted as follows in modulo 2 calculation. S1 ² −S0・S2=S1 ² +S0・S2=S4=0
...(21) S2 ² −S1・S3=S2 ³ +S1・S3=S5=0
...(22) Therefore, in this data error detection/correction circuit, the above equations (7) to (10) and these (21) and (22)
The single error detection unit 25 checks between timings 9 and 15 whether or not both of the equations hold true. That is, first, at timings 9 and 10, the syndrome is detected from the 0 detection circuit 29.
The judgment results as to whether S2 and S1 are "0" are respectively output, and therefore, as shown in Fig. 8,
At timing 11, Ra(2) and Ra(1) output the determination results as to whether S2 and S1 are "0", respectively. As a result, at the same timing 11, the logical sum of the judgment results of S2 and S1 is output from OR(1). Then, this logical sum is output from Ra(3) at timing 12.
Below, as is clear from the same consideration, OR at timings 11, 12, 13, 14, and 15
(1), Ra (3), Ra (4), Ra (5), Ra (6)
The respective outputs are as shown in FIG. 8, and as a result, at timing 15, the result of determining whether syndrome S3 is 0 or not from Ra (4),
The logical sum of the judgment results as to whether the syndrome S0 is 0 or not is output, and the logical sum of the judgment results of the syndromes S1 and S2 is output from Ra (6). Therefore, at timing 15
The output of NOR (1) is the syndrome S0 to S3
It is the logical sum and negation of each judgment result, and only when syndromes S0 to S3 are not all "0", that is, only when the judgment results of whether syndromes S0 to S3 are "0" are all "0", Outputs “1” signal. In other words, the output of NOR (1) at timing 15 is the above (7)
~ “1” only if all equations (10) are satisfied
It becomes a signal. On the other hand, as is clear from FIG. 8, the output of AND(2) at timing 15 is S4,
This is the AND of the results of each determination as to whether S5 is "0" or not, and therefore becomes a "1" signal only when both S4 and S5 are "0". In other words, only if equations (5) and (6) above both hold true,
It becomes a “1” signal. As a result of the above, AND at timing 15
The output of (4) becomes a "1" signal only when all of the above equations (5) to (10) hold true, and becomes a "0" signal when even one of them does not hold true. and,
The output of this AND(4) is read into Ra(E1) by the control signal TLDE1, and outputted to the terminal T5 as the E1 flag. However, this
The presence or absence of a single error can be detected based on the E1 flag. (3) Detection of double weight error (see above section) As explained in the above section, this double error detection involves finding a set of k and l that satisfy equations (14) to (17) above. It is in. Here, if the above equations (14) and (15) are expressed using the abbreviations shown in FIG. 5, α ^k + α ^l = S6/S4 ... (23) α ^k・α ^l = S5/S4 ... …(24) becomes. Let the right sides of equations (23) and (24) be α ^A and α ^B , respectively. α ^k +α ^l =S6/S4=α ^A (25) α ^k・α ^l =S5/S4=α ^B (26) The following equation is obtained from the above equation (25). α ^K +α ^l +α ^A =0 (27) Moreover, the following formula can be obtained from the above formula (26). B=k+l...(28) Therefore, finding k and l that satisfy the above equations (14) to (17) means the above (16),
k and l that satisfy equation (17) and the above equations (27) and (28) are found. In addition, the above values A and B are respectively syndromes.
Of course, it is a value that can be calculated from S0 to S3. Next, the process of double error detection will be explained with reference to the flowchart shown in FIG. First, set B/2+1 as l (step SP1). Next, set m to 0 (step
SP2). Note that this m is a virtual counter. Next, m is incremented (step SP3). Next, based on equation (28), k
Calculate the value of (Step SP4). Next, substitute the values of l and k above into the left-hand side of equation (27), perform the calculation on the left-hand side, and the calculation result is
Ask for CA. (Step SP5). Next, CA=
Judge whether it is 0 or not, and this judgment result is "NO"
If YES, proceed to step SP7; if YES, proceed to step SP8. In step SP7, it is determined whether the l value is greater than or equal to B. If the result of this determination is "NO", proceed to step SP9; if the result is "YES", proceed to step SP9.
Proceed to SP8. At step SP9, it is determined whether l is greater than or equal to the value "31". If the result of this judgment is "NO", proceed to step SP10.
If “YES”, proceed to step SP8. At step SP10, the value of l is incremented. Next, in step SP8, the value of m is
It is judged whether or not it is less than or equal to 16. If the judgment result is "YES", return to step SP3, and if "NO",
Proceed to step SPP11. In step SP11,
It is checked again whether the value of CA is "0". If the result of this check is "NO", "no double error" (step
SP12), and if it is "YES", it is determined that "there is an error in data Wk and Wl". In this way, in the above-mentioned double error detection, first, assuming that l is B/2+1, the value of k in this case is obtained from the above equation (28), and then the obtained set of k and l is calculated. Substitute into equation (27) and check whether equation (27) is satisfied.
By performing this for each value of B/2+3,..., k and l that satisfy both equations (27) and (28) are obtained.
I'm looking for a pair of In this case, the obtained pair of k and l satisfies the above equation (17) because l is l>B/2 and k is k<B/2. Also, in the above check, the value of l is l<B (see step SP7).
and l<31 (see step SP9)
Therefore, the set of k and l that has been found satisfies the above equation (16). Also, since the total of data WO to P3 is 32, if l is changed 16 times, it is always determined whether or not there is a set of k and l, and therefore steps SP3, SP4...SP8
The trial process is repeated 16 times.
(See step SP8). The circuit that detects double errors through the above-described process is the double error detection section 24 in FIG.
Explain the operation. First, as mentioned above, at timings 13 and 14 shown in FIG.
S5 is output respectively. Also, timing 15
At timing 16, S4 is
S6 are each output to the internal bus INBS. In addition, at the above timings 13, 14, 15, and 16
The reason why S4, S5, S4, and S6 are sequentially output to the internal bus INBS is that, as is clear from the above explanation and the timing chart shown in FIG. 5, the control signal DBGW1 becomes "1" from timing 13, and Signal at 15
This is due to PLSCAL rising to “1” once. At timing 13, S4 becomes the internal bus
When output to INBS, (S4) is output from ROM (1), and this (S4) is the timing
14, it is output from DL(1)-a. Also, at timing 14, S5 connects to the internal bus.
When output to INBS, ROM (1) to (S5) is DL (1) - a at timing 15.
is output from. Also, at this timing 15, (S4) is output from DL(1)-b.
At this timing 15, the control signal
TAJKL is at “0” signal and control signal TDIV is at “1” signal, therefore DL(1)-b
(S4) passes through SEL (1) and INV (1)
The signal is inverted and supplied to input terminal B of FAD (1). As a result, the output of FAD (1) at timing 15 is (S5) - (S4), that is, (S5/S4), and this (S5/S4)
is output from R(M) at timing 16. At this timing 16, the control signal
TOUTA is at the “0” signal, so
(S5/S4) in R(M) is supplied to R(B) via SEL(2). At this time, the control signal
TLDB is on the “1” signal, so
(S5/S4) outputted from R(M) at timing 16 is read into R(B) at the same timing 16. Thereafter, this data (S5/S4) is held at R(B) until all processing is completed (until timing 93). Here, data (S5/S4) is data B, as is clear from equation (26) above. Next, the timing is set using the same process as above.
At 18, data (S6/S4) is read into R(A). And this data (S6/S4) is
Thereafter, it is held at R(A) until timing 93.
Here, data (S6/S4) is the above (25)
As is clear from the equation, this refers to data A. In this way, at timing 18, R
Data A and B are prepared for (A) and R(B), respectively.
And from this timing 18 to timing 66
Detection of double errors takes place between (see FIG. 6). That is, first at timing 18
Since data B is supplied to the input terminal of HAD, B/2+1 is output from HAD by control signal TLDLA, and this data B/2+
1 is read into R(L) at the same timing 18. At the next timing 19, R/(L)
Data B/2+1 (hereinafter referred to as l ₀ ) is output from. Also, at this time, the control signal TKCAL
is at the “1” signal, therefore, AND
(5) is in the open state, and INV (2) operates as an inverter. As a result, at timing 19, data B is supplied to input terminal A of FAD (2), data ₀ (negation of l ₀ ) is supplied to input terminal B, and B-l ₀ ,
In other words, k ₀ is output (step 9 in Figure 9).
(See SP4). This data k ₀ is the next timing
Output from R (KL) at 20, ROM
(3). As a result, α ^Ko is output from ROM (3) at timing 20,
It is supplied to input terminal B of EXOR(2). On the other hand, at timing 19, the control signal
TOUTA becomes a “1” signal, data A in R(A) is supplied to the input terminal of ROM(2) via SEL(2), and data α ^A from ROM(2)
is output. This data α ^A is output from DL(2)-a at the next timing 20,
It is supplied to SEL (4) via SW (3).
At this time, the control signal TALPA of SEL (4) is at the “1” signal, so the timing
At 20, data α ^A passes through SEL (4)
It is supplied to input terminal A of EXOR(2). As a result of the above, at timing 20, EXOR
The output of (2) becomes α ^A + α _Kp , and this data α ^A
+α _Kp is DL (4) at the next timing 21
is output from. Also, at timing 20, the control signal
TKCAL is at the “0” signal, so
As ADN (5) becomes closed, INV
(2) operates as a simple through. As a result, at timing 20, data "0" is supplied to input terminal A of FAD (2), data l ₀ is supplied to input terminal B, and data l ₀ is output from FAD (2). This data l ₀ is output from R (KL) at the next timing 21,
Supplied to ROM (3). This results in
α ^l ₀ is output from ROM (3) and EXOR (2)
is supplied to input terminal B of. On the other hand, at this timing 21, the control signal
TARA is at “0” signal, therefore,
The content of DL (4) α ^A + α ^K0 is passed through SEL (4)
It is supplied to input terminal A of EXOR(2). As a result, EXOR (2) at timing 21
The output of is α ^A + α ^K0 + α _l0 (see step SP5 in Figure 9), and this data α ^A + α ^K0
+α ^l0 is supplied to the input terminal of the 0 detection circuit 32.
The 0 detection circuit 32 detects that the output of EXOR (2) is “0”
When it is, it outputs a "0" signal, and when it is other than "0", it outputs a "1" signal (see SP in Figure 9). Here, if the data α ^A + α _K0 + α _l0 is not “0”, the 0 detection circuit 23 at timing 21
A “1” signal is output from the AND(1) input terminal. Also, at timing 21, the control signal
TADL becomes a "" signal, and this "1" signal is supplied to the input terminal of AND (1). Also,
At this timing 21, l ₀ ≦ 31 and l ₀
≦B, so COMP and
A "1" signal is output from each terminal C of FAD (2). As a result, the output of AND(1) becomes a “1” signal at timing 21,
This "1" signal is supplied to R(L). As a result, it is supplied to HAD as a carry signal. As a result, "1" is added to the value of the output of R(L), the output of HAD becomes l ₀ + 1 (hereinafter referred to as l ₁ ), and this data l ₁ is used as the next timing.
It is output from R(L) at 22. Below, timings 22~24, 25~27,...64~
The same operation is repeated at 66, and as a result, α ^A + α ^K1 + α ^l1 , α ^A are obtained from EXOR (2) at timings 24, 27, ... 66, respectively.
+α ^{K2 + α l2} , ^. By the way, each data l ₁ , k _{1 .} . . etc. shown in the above explanation and FIG.
If the output of (2) becomes "0", that is, if there is a pair of k and l that satisfy all of the above equations (16), (17), (27), and (28), then It will look like this. i.e. timing 24 for example
If the data α ^A + α ^K1 + α _l1 output from EXOR (2) is “0” at the same time, the 0 detection circuit 32 outputs “0” at the same timing 24.
A signal is output and fed to the input end of AND(1). As a result, even if the control signal TADL rises to a “1” signal at timing 24,
The output of AND(1) continues to be a "0" signal, so the contents of R(L) are never incremented. As a result, at timing 27, data α ^A + α ^K1 + α ^l1 is transferred again from EXOR (2).
is output, a "0" signal is output from the 0 detection circuit 32, and the same operation is repeated thereafter. That is, at timing 24
Data output from EXOR (2) α ^A + α ^K1
If +α ^l1 is “0”, then R(L)
The contents of are held in l ₁ , and R (KL) outputs k ₁ at timings 26, 29,...65, and l ₁ at timings 27, 30...66, respectively.
From EXOR (2) timing 27, 30,...66
α ^A + α ^K1 + α ^l1 is output at the timing 27, 30, ...66 from the 0 detection circuit 32.
A “0” signal is output at this point. and,
When the “0” signal is output from the 0 detection circuit 32 at timing 60, the inverter 33
The output of ``1'' becomes a ``1'' signal, and this ``1'' signal is read into Ra (E2) by the control signal TLDE2 which becomes ``1'' at timing 66.Then, the contents of this Ra (E2) are sent to the terminal as the E2 flag. It is output to T4.
It is possible to detect whether there is a double error using the E2 flag. In addition, if the content of R(L) reaches 31 before timing 66, or if l≧B, the terminal C of COMP or FAD (2)
A "0" signal is outputted from , and therefore R(L) is not incremented from that point on (see SP7 and SP9 in FIG. 9). (4) Correction of double error (see above) Equation (18) can be converted to Ek = {S1 + α ^l・S0} / α ^A ... (30) El = {S1 + α ^k・S0}/α ^A ...(31) It can be expressed as follows. And these values
Once Ek and El are found, errors in data Wk and Wl can be corrected based on equation (19). This double error is corrected at timings 71 to 88.
(Figure 7). At first,
Correction of data Wl is performed between timings 71 and 80 (see period TM3 shown in FIG. 7). That is, first, when syndrome S0 is output to the internal bus INBS at timing 71, (S0) is output from ROM (1). This (S0) is outputted from DL(1)-a at the next timing 72 and supplied to input terminal A of FAD(1). On the other hand, at this timing 72, the output of R(KL) is data indicating the position of the error data Wk. The reason for this is as follows. The control signal TKCAL becomes a "0" signal at timing 65, and thereafter continues to be a "0" signal until timing 70. When the control signal TKCAL becomes a "0" signal, the output of AND (5) becomes "0", and therefore "0" is supplied to the FAD (2) input terminal A, and the INV
(2) operates as a through, and therefore,
The output of R(L), that is, the data l indicating the position of the error data Wl is supplied to the FAD(2) input terminal B, and as a result, the output of the FAD(2) becomes
It becomes l. Then, this l is output from R (KL) at timing 66. From then on,
The output of FAD (2) continues l until timing 70, so the output of R (KL) is at timing
Continue l until 71. Next, at timing 71, the control signal TKCAL becomes a "1" signal.
As a result, at the same timing 71, FAD
The output of (2) becomes B-l=k, and this data k is output from R(KL) at the next timing 72. The changes in the output of R(KL) after timing 72 are as follows.
First, at timing 72, the control signal
TKCAL becomes "0", and therefore, at the same timing 72, the output of FAD (2) becomes l, and at the next timing 73, l is output again from R (KL). From then on, the timing
Since the control signal TKCL becomes a "1" signal at timings 84 and 87, the output of (KL) becomes k at timings 85 and 88, and becomes l at other timings (see FIG. 7). In this way, at timing 72, R
The output of (KL) is k. Also, at this timing 72, the control signal TAJ supplied to SEL (3) is a "0" signal, the control signal TAJKL supplied to SEL (1) is a "1" signal,
The control signal TDIV supplied to INV(1) is at the "0" signal. As a result, timing 72
, the above-mentioned {S0) is supplied to the input terminal A of FAD (1), k is supplied to the input terminal B, and
From FAD(1) to k+(S0), i.e. (α ^k・
S0) is output. And this (α ^k・S0)
is output from R(M) at the next timing 73. At this timing 73, SEL
(2) is supplied with a "0" signal as the control signal TOUTA. Therefore, R(M)
(α ^k・S0) is read through SEL (2)
ROM(2) is supplied, and from ROM(2),
α ^k・SO is output. This α ^k・S0 is output from D(2)-a at the next timing 74, and then, at timing 76, DL(2)
-c and is supplied to input terminal B of EXOR(1). On the other hand, at timing 76, the internal bus
Syndrome S1 is output to INBS, and
At the same time, the control signal DBSW2 supplied to SW(2) rises to a "1" signal. As a result, the syndrome occurs at timing 76.
S1 is supplied to input terminal A of EXOR (1) via SW (2), and from EXOR (1) α1 ^k・S0
+S1 (hereinafter referred to as: see inside the rectangular frame in Figure 7) is output. Then, at timing 76, the control signal PLSCAL becomes “1”
Because it is at the signal, through switch 30
It is supplied to DL(3), outputted from DL(3)-a at the next timing 77, and outputted to the internal bus INBS via SW(1). Internal bus INBS at timing 77
When output to ROM(1), () is output from ROM(1). This () is output from DL(1)-a at timing 78 and FAD(1)
is supplied to input terminal A of. On the other hand, at this timing 78, the control signal of SEL (2)
TOUTA, SEL (3) control signals TAJ, SEL
The control signal TAJKL of (1) and the control signal TDIV of INV (1) both become “1” signals, and as a result, data A stored in R(A)
Via SEL(2), SEL(3), SEL(1)
Supplied to INV (1), where it is inverted
It is supplied to input terminal B of FAD (1). As a result, at timing 78, FAD(1) outputs ()-A, that is, (/α ^A ). Here, /α ^A = {S1 + α ^k・S0} / α ^A = El
...(32) (see equation (31)), so the output of FAD (1) at timing 78 is (El)
becomes. Then, this (El) is output from R (M) at the next timing 79, and SEL
(2) is supplied to ROM (2),
El is output from ROM (2). This El is output from DL(2)-a at the next timing 80. At this time (timing 80), SW
(3) and SW (2) are both open,
Therefore, El output from DL(2)-a
is the internal bus via SW(3) and SW(2).
It is output to INBS and supplied to input terminal B of EXOR (3) via this internal bus INBS. On the other hand, at timing 77, the control signal TAJ of SEL (3) is at the "0" signal, so at the same timing 77, the output l of R (KL) is sent to the address control circuit 8 via SEL (3) and terminal T3. (Figure 2). The address control circuit 8 inputs this data I at the same timing 77, and outputs the address of the RAM 6 where the data Wl is stored at a timing 80 three timings later. As a result, data Wl is output from RAM6 at the same timing 80, and data bus DABS2
It is supplied to input terminal A of EXOR (3) via. As a result, at timing 80
Wl+El, that is, correct data <Wl> is output from EXOR(3). At this time, SW
The control signal DOSW in (4) is a “1” signal, so the data <Wl> is supplied to DL (5) via SW (4) and is delayed by 3 timings by this DL (5). , timing 83
The signal is output to the data bus DABS1 (FIG. 2). On the other hand, at timing 80, R
The output l of (KL) is supplied to the address control circuit 8 via SEL (3). The address control circuit 8 receives this data l at the same timing 80.
is input, and the address of data Wl is output to the RAM 6 at timing 83 three timings later. As a result, data <Wl> is transferred to RAM6
written to. The above is the process of correcting data Wl.
Using exactly the same process as above, timing 79
~88 (see period TM4), data Wk is corrected. Note that a description of the process of correcting this data Wk will be omitted. Please refer to the timing chart in FIG. (5) Single error correction (see above) This correction is performed between timings 86 and 92. That is, first, at timing 86, syndrome S0 is output to the internal bus INBS, and then at timing 87, syndrome S1 is output to the internal bus INBS. As a result, at timing 87, (S0) becomes
At timing 88, (S1) is each DL (1)
-a, and at the same timing 88
(S1) is output from DL(1)-a, and (S0) is output from DL(1)-b. On the other hand, at this timing 88, the control signal of SEL (1)
TAJKL is a “0” signal, and the control signal TDIV of INV (1) is a “1” signal, therefore,
Data with each bit of (S0) inverted is supplied to input terminal B of FAD (1). As a result,
From FAD (1) to (S1) at timing 88
−(S0), that is, (S1/S0) is output,
This data (S1/S0) is the next timing89
is output from R(M) at here,
Data (S1/S0) is data j indicating the position of error data Wj, as is clear from equation (11). This data j is then applied to the control signal of SEL (2) at timing 89.
Since the control signals TAJ of TOUTA and SEL(3) are "0" and "1", respectively, SEL(2),
It is supplied to the address control circuit 8 via SEL(3). The address control circuit 8 inputs this data j, and at timing 92 after three timings.
At this point, the data Wj is output to the address RAM6. This causes at timing 92
Data Wj is read from RAM6 and supplied to input terminal A of EXVR (3) via data bus DABS2. Also, this timing 92
The syndrome S0 (=Ej) is
It is output to INBS and supplied to input terminal B of EXOR (3) via the same internal bus INBS.
As a result, EXOR at timing 92
From (3), Wj+S0〕<Wj> is output, and SW
(4) to DL (5), and at timing 95 three timings later, the data bus
Output to DABS1. On the other hand, syndromes S0 and S1 are output to the internal bus INBS at timings 90 and 91, respectively, and as a result, data j is output to the address control circuit 8 at timing 92 through the same process as described above. Address control circuit 8 receives this data j, and at timing 95, three timings later, sets the address of data Wjj.
Output to RAM6. This allows data <
Wj> is read into RAM6. The details of the data error detection/correction circuit 1 have been described above. Next, the components 10 to 14 shown in FIG. 2 will be explained. (i) Error flag determination circuit 10 In the above explanation, in order to simplify the explanation, the format of the data recorded on the disk is shown in Fig. 1, and the error correction data and the four data P0 to P3 are used. However, in reality, 1
Error correction data Q0 to Q3 are added to four other pieces of data within the frame Fr, and the data recording order is also varied (cross interleaving). Regarding this point, details can be found in, for example, Japanese Patent Application Laid-Open No. 57-4629. Then, the data error detection/correction circuit 1 first detects the error correction data.
Based on P0 to P3, data errors are detected and corrected through the process described above (referred to as C1 decoding), and at this time flags E0 to E2 are output to the error flag determination circuit 10, respectively. The error flag determination circuit 10 creates a C1 flag based on the flags E0 to E2 supplied at the time of C1 decoding, and writes it into the RAM 6. Here, the C1 flag is a flag indicating whether uncorrected data is included in the data checked in C1 decoding. Next, the data error detection/correction circuit 1 performs error detection and correction again in substantially the same manner as C1 decoding (referred to as C2 decoding) based on the error correction data Q0 to Q3, and flags E0 ~E2 are each output to the error flag determination circuit 10. At this time, C1
The flag is supplied to the error flag determination circuit 10. The error flag determination circuit 10 determines the error flag based on the flags E0 to E2 and the C1 flag during C2 decoding.
Create a C2 flag and write it to RAM6. This C2
The flag indicates whether each data W0 to W23 has been corrected (strictly speaking, it indicates whether the probability of data error is higher than the level being considered), and indicates whether the data W0 to W23 is uncorrected (that is, the probability of error is higher than the level being considered). "1" is written corresponding to the data of "high". In this way, the error flag determination circuit 10
This circuit creates and writes the C1 and C2 flags. Note that during C1 decoding, error correction data Q0 to Q3 used during C2 decoding are also handled in the same way as signal data. That is, during C2 decoding, the total number of data during syndrome calculation is 28 (music signal data = 24, error correction data = 4. (ii) Flag detection circuit 11, etc. The above-mentioned C1 decoding and C2 decoding are completed. Then, the music signal data in the RAM 6 is sequentially read out together with the C2 flag under the control of the control circuit 8, output to the data bus DABS2, and supplied to the parallel/serial conversion circuit 12. At this time, the flag detection circuit 11 checks the C2 flag added to each data, determines whether the data has been corrected or not, and outputs a control signal TEI to the correction circuit 13 if the data has not been corrected.The correction circuit 13 is a parallel/ It is detected based on the control signal TEI whether the data output from the serial conversion circuit 12 is uncorrected data, and if it is not corrected, it is output as is, and if it is uncorrected, linear interpolation or prefixing is performed. Data is corrected using a retention method, and the serial/parallel conversion circuit 14
Output to. Serial/parallel conversion circuit 14
converts the serial data output from the correction circuit 13 into parallel data, and converts the serial data output from the correction circuit 13 into parallel data, and converts it into parallel data.
Output to. The output of this DAC is fed to a speaker to generate music. As explained above, according to the present invention, data on the internal bus including syndromes etc. can be efficiently and quickly transferred through a single circulation system consisting of a numerical conversion means, an addition/subtraction means, an inverse conversion means, and an addition stage. At the same time, after accurately determining the double error situation using the output of the addition/subtraction means of this circulation system, the error data is outputted onto the internal bus using the circulation system again, thereby correcting the data. It is possible to detect double data errors using a Reed-Solomon code, and the effect can be achieved in a short time and with a minimum hardware configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はデイジタルオーデイオデイスクに信号
データW0〜W27および誤り訂正用データP0〜P3
が各々記録されている状態を示す概略図、第２図
はこの発明の一実施例によるデータ誤り検出・訂
正回路１を適用したCDプレーヤの構成を示すブ
ロツク図、第３図は同データ誤り検出・訂正回路
１の構成を示すブロツク図、第４図は第２図に示
したタイミング制御回路のうちデータ誤り検出・
訂正回路に関係するタイミング信号を発生する部
分のみを抜き出したタイミング信号発生回路２７
の構成を示す図、第５図〜第７図は各々同データ
誤り検出・訂正回路１の動作を説明するためのタ
イミングチヤート、第８図は同データ誤り検出・
訂正回路１において、「誤りなし」および「単一
誤り」を各々検出する際のタイミング図、第９図
は同データ誤り検出・訂正回路１において「二重
誤り」を検出する場合の動作フローチヤートであ
る。 １……データ誤り検出・訂正回路、INBS……
内部バス、ROM（１）……数値変換手段（リー
ドオンリメモリ）、FAD（１）……加減算手段
（フルアダー）、ROM（２）……逆変換手段（リ
ードオンリメモリ）、DL（２）……レジスタ（デ
イレイレジスタ）、EXOR（１）……加算手段
（イクスクルーシブオアゲート）、２４……データ
誤り検出手段（二重誤り検出部）、２６……デー
タ訂正部、２７……タイミング信号発生回路。 Figure 1 shows signal data W0 to W27 and error correction data P0 to P3 on the digital audio disk.
FIG. 2 is a block diagram showing the configuration of a CD player to which a data error detection/correction circuit 1 according to an embodiment of the present invention is applied, and FIG.・A block diagram showing the configuration of the correction circuit 1. FIG. 4 is a block diagram showing the configuration of the correction circuit 1.
Timing signal generation circuit 27 from which only the portion that generates timing signals related to the correction circuit is extracted
5 to 7 are timing charts for explaining the operation of the data error detection/correction circuit 1, and FIG. 8 is a timing chart for explaining the operation of the data error detection/correction circuit 1.
A timing diagram when the correction circuit 1 detects "no error" and a "single error," and FIG. 9 is an operation flowchart when the data error detection/correction circuit 1 detects a "double error." It is. 1...Data error detection/correction circuit, INBS...
Internal bus, ROM (1)... Numeric value conversion means (read-only memory), FAD (1)... Addition/subtraction means (full adder), ROM (2)... Inverse conversion means (read-only memory), DL (2)... ...Register (delay register), EXOR (1)...Addition means (exclusive OR gate), 24...Data error detection means (double error detection unit), 26...Data correction unit, 27...Timing signal generation circuit.

Claims (1)

【特許請求の範囲】 １ リードソロモン符号に基づいてデータ誤りを
検出し、検出した誤りデータを自動的に訂正する
データ誤り検出・訂正回路において、 (a) データ誤りを含むデータが出力されるデータ
バスと、 (b) データ誤り検出・訂正のための内部バスと、 (c) データバスに出力されたデータから前記リー
ドソロモン符号のシンドロームを演算し所定タ
イミングで前記内部バスへ出力するシンドロー
ム演算手段と、 (d) 前記内部バスに生じたシンドロームを含むデ
ータを前記リードソロモン符号のガロア体GF
の元α^Xに対応させてα^X→Ｘに数値変換する数
値変換手段と、 (e) この数値変換手段から得られる所定タイミン
グの数値同志を加減算する加減算手段と、 (f) この加減算手段の出力を前記ガロア体GFの
元α^Xに対応させてＸ→α^Xに逆変換し元の形の
データに戻す逆変換手段と、 (g) この逆変換手段から得られる所定タイミング
のデータ同志を加算して前記内部バスに出力す
る加算手段と、 (h) 前記加減算手段の出力に基づいてデータ二重
誤りの有無および二重誤り位置を検出するデー
タ誤り検出手段と、 (i) データの二重誤り位置に基づき前記数値変換
手段、加減算手段、逆変換手段、および加算手
段からなる循環系を介して前記内部バスに誤差
データを出力させこの内部バス上の誤差データ
で前記データバス上の誤りデータを訂正するデ
ータ訂正手段と、 (j) 前記シンドローム演算手段と前記内部バスと
の間、前記数値変換手段と前記加減算数手段と
の間、前記加減算手段と前記逆変換手段との
間、前記逆変換手段と前記加算手段との間、前
記加算手段と前記内部バスとの間、および前記
データ誤り検出手段と前記加減算手段との間を
各々接続する複数の接続手段と、 (k) これら各接続手段を制御するタイミング信号
を発生するタイミング信号発生手段と を具備してなるデータ誤り検出・訂正回路。[Claims] 1. In a data error detection/correction circuit that detects data errors based on a Reed-Solomon code and automatically corrects the detected error data, (a) data including data errors is output; (b) an internal bus for data error detection and correction; and (c) syndrome calculation means for calculating the syndrome of the Reed-Solomon code from the data output to the data bus and outputting it to the internal bus at a predetermined timing. (d) The data including the syndrome occurring on the internal bus is converted into a Galois field GF of the Reed-Solomon code.
(e) an addition ^/ subtraction means for adding ^and subtracting the numerical values at a predetermined timing obtained from this numerical conversion means; (g) an inverse transformation means that corresponds the output to the element α ^X of the Galois field GF and inversely transforms it from X → ^α (h) data error detection means for detecting the presence or absence of a data double error and the location of a double error based on the output of the addition/subtraction means; Based on the location of the heavy error, error data is output to the internal bus through a circulation system consisting of the numerical value conversion means, addition/subtraction means, inverse conversion means, and addition means, and the error data on the internal bus is used to eliminate the error on the data bus. (j) between the syndrome calculation means and the internal bus, between the numerical value conversion means and the addition/subtraction number means, between the addition/subtraction means and the inverse conversion means; (k) a plurality of connection means respectively connecting between the inverse conversion means and the addition means, between the addition means and the internal bus, and between the data error detection means and the addition/subtraction means; A data error detection/correction circuit comprising timing signal generation means for generating a timing signal for controlling the connection means.