JPS63317837A - Data processor - Google Patents
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- JPS63317837A JPS63317837A JP62255782A JP25578287A JPS63317837A JP S63317837 A JPS63317837 A JP S63317837A JP 62255782 A JP62255782 A JP 62255782A JP 25578287 A JP25578287 A JP 25578287A JP S63317837 A JPS63317837 A JP S63317837A
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明にディスク等の記録媒体へのデータの書込み時に
おける、エラー訂正符号ケ付加したデータの読出しに際
してそれに従ってエラー訂正全行なうデータ処理装置に
関する1
(q 従来の技術
ディジタルデータの伝送に際してa、データを送出する
際のエラー訂正符号の付加及びデータ金受取った際のエ
ラー訂正の処理が必須である)このLつな処理にデータ
の通信のみならず、データ全種々の記録媒体、たとえば
光ディスク、光磁気ディスク等に記録し、またそA75
続出丁際にも同様のことが言える。Detailed Description of the Invention (a) Industrial Application Field The present invention relates to a data processing device that performs all error corrections when reading data to which an error correction code has been added when writing data to a recording medium such as a disk. 1 (q) Conventional technology When transmitting digital data, a. It is essential to add an error correction code when transmitting data and to perform error correction when data money is received. In addition, all data can be recorded on various recording media, such as optical discs, magneto-optical discs, etc.
The same thing can be said about the successive editions.
第4図は光デイスク上にデータを記録する際の1七りタ
分のデータ部の標準的なフォーマット全示しており、ま
之第5図はデータ部とアVレス部と’に含む1セクタ全
体のフォーマツ)?示しているり即ち、データ部はデー
タD1〜D1024までの本来のデータ、これに対する
コントロールデータP1.1〜P3.4、巡回冗長検査
(CyClICRedundancy Check
)結果CRCI〜CRC4までのデータ領域と、El、
1〜E10゜16’lでのエラー訂正符号(Ili:C
C)領域とで構成される10行×120列のマトリック
スデ−タとなっており、更にセクタマーク8B1〜SB
3及びR3I〜R859のf(YSYNCとで1259
バイトヲ形成し、これに同期検出用のl/FO(Vol
tage Frequency 0scillator
)及びデータの先頭位置を承す5YNCとで構成されて
いる。Figure 4 shows all the standard formats of the data section for 17 digits when recording data on an optical disc, and Figure 5 shows the data section, the address section, and the 1 data section included in the data section. format of the entire sector)? That is, the data section includes original data D1 to D1024, control data P1.1 to P3.4, and cyclic redundancy check (CyClICRedundancy Check).
) result data area from CRCI to CRC4 and El,
Error correction code (Ili: C
C) The matrix data consists of 10 rows x 120 columns, and further includes sector marks 8B1 to SB.
3 and R3I to R859 f (1259 with YSYNC
A byte is formed, and l/FO (Vol.
stage Frequency 0scillator
) and 5YNC, which accepts the start position of the data.
−f 之アドレス部(1リフオ一マフト部)にそのセク
タ全特定する定めの種々の情報が記録される領域であり
、セクタマークSM、同期検出用のVFOとアドレスマ
ークAMと識別ラベルID及びそのCFtCとが3組に
て構成されている□各ID+CRCにトラックアドレス
゛rRKNO、セクタアドレスSgCT及びこれらのC
RCとで構成されている。このアドレス部と前述のデー
タ部とで1セクタのデータ1360バイトが構成される
。-f This is an area in which various information that specifies all sectors is recorded in the address section (1 refi-1 maft section), including sector mark SM, VFO for synchronization detection, address mark AM, identification label ID, and its CFtC is composed of three sets □Each ID + CRC contains track address ゛rRKNO, sector address SgCT and these C
It is composed of RC. This address section and the data section described above constitute one sector of 1360 bytes of data.
なお両者間には、トラッキング制御用の0DF(Off
set Detection Flag)、ギャッ1
GAP、データ部へのデータの書込みの可否を示すライ
トフフグFLAG及びデータ書込み時のレーザ出力制御
のための自動レーザパワーコントロールALPCが挿入
されている□更に、各セクタの末尾部分にはデータ書込
み時の光ディスクの回転速度の誤差等に対処するための
緩衛領域BUFFが備えら扛ている。Note that there is an 0DF (Off) for tracking control between the two.
set Detection Flag), gap 1
GAP, a light flag FLAG indicating whether or not data can be written to the data section, and an automatic laser power control ALPC for controlling the laser output during data writing are inserted.Furthermore, at the end of each sector, there is a light flag indicating whether data can be written to the data section. A buffer area BUFF is provided for dealing with errors in the rotational speed of the optical disc.
第6図に上述の工うなセクタ溝造全有する光ディスクに
データを書込むためのエンコーダの回路構成を示すブロ
ック図である。FIG. 6 is a block diagram showing the circuit configuration of an encoder for writing data to the optical disk having all the sector grooves described above.
図中1に光ディスクファイル装置等のホストシステム、
2はホストシステム1から送られてくるデータ等の信号
全一時的に記憶するパフファメ七IJ(RAM)、3に
巡回冗長検査全行なうCRC計算回路、4にコントロー
ルデータの付加回路、5はバッファメモリ2、CRC計
算回路3、コントロールデータ付加回路4からの出力デ
ータを一時的に格納して出力の際にインタリープするた
めの第1のインクリーグバッファメモリ、iot’zエ
フ−訂正符号全計算して作成するためのエラー訂正符号
(F:CC)計算回路、9にインタリープバッファメモ
リ5とz fi: CG計算回路10の出力データケイ
ンタリーグするための第2のインタリーグバッフアメそ
す、llはインタリーグバッファメモリ9のバフレル出
力データをシリアルデータに変換するP / S変換回
路、12にP/S変換回K11(1)出力データ金2−
7変調して光ディスクへのデータ書込みのためのドライ
ブ装置(図示せず)へ出力する2−7変調回路である□
”ま1こ、6はこのエンコーダの制御中枢であるマイク
ロ10七ツサ、7rxエンコーダのタイミングパルスヲ
発生するタイミングパルス発生回路、8aデータが書込
ま汎るべき光ディスクのアドレスとドライブ回路が現に
データの書込みを行い得る位置とが一致しているか否か
全検出するアドレス一致検出回路である。1 in the figure shows a host system such as an optical disk file device,
2 is a puff-fame 7 IJ (RAM) that temporarily stores all signals such as data sent from the host system 1, 3 is a CRC calculation circuit that performs all cyclic redundancy checks, 4 is a control data addition circuit, and 5 is a buffer memory. 2. A first incremental buffer memory for temporarily storing the output data from the CRC calculation circuit 3 and the control data addition circuit 4 and interleaving it at the time of output; An error correction code (F:CC) calculation circuit for creating an interleave buffer memory 5 and z fi: a second interleaving buffer for interleaving the output data of the CG calculation circuit 10, ll 12 is a P/S conversion circuit that converts the baffle output data of the interleague buffer memory 9 into serial data, and 12 is a P/S conversion circuit K11 (1) output data 2-
□ This is a 2-7 modulation circuit that modulates the data and outputs it to a drive device (not shown) for writing data to an optical disk.
``Ma1, 6 is the control center of this encoder, 7 is the timing pulse generation circuit that generates the timing pulse of the 7rx encoder, and 8a is the address of the optical disk where the data is to be written, and the drive circuit is the address of the data. This is an address match detection circuit that completely detects whether or not the write location matches the write address.
この工うなエンコーダでは、第7図にそのタイミングチ
ャートを示す如く、以下のようなタイミングでデータの
光ディスクへの書込みが行なわれろう
ホストシステム1からデータD1、D2・・・D102
4(あるいaそれ以上)が順次送出されると、これらホ
/<ラフアメモリ2に一貝格納される。そして、マイク
ロ10セツサ6から書込み命4が与えられると、1セク
タのデータ領域に書込まれ得る1単位のデータ(Di〜
D1024)がバッファメモリ2から順に読出されるり
バッファメモリ2から読出されたデータに、CRC計算
回路3及びコントロールデータ付加回路4に工りCRC
1〜CRC4とコントロールデータP1.1〜P3.4
とが付刃口され、インタリーグバッファメモリ5に格納
される。このインタリーブバッファメモリ5に1セクタ
分のデータ領域のデータD1〜D 1024、CRCI
〜CRC4、コントロールデータP1.1〜P3.4が
取込まれると、インタリープバッフアメ−v=す5rc
D1.Dtx、D21−D1021、D2.012・・
・という:うにインタリーグを施しつつデータを順次出
力するりこnらのデータはインタリーグバッファメモリ
9に直接入力されると共にECC計算回路IOに:リエ
フー訂正符号E 1.1〜EI0.16が作成されてイ
ンタリープバッファメモリ9に取込壕nるり
なお、ECC計算回路10i’!7jとえば1パイトの
ブロック単位でエラー訂正全行い得る第10図に示す如
きリード・ソロモン(R8)符号全作成する回路である
□即ち、パリティ検査行列とデータとの積がエラーシン
ドローム5O−815で69、このエラーシンドローム
SO〜S15がaて0であればエラーが生じていないこ
と全表している□このECCが計算されている時点で次
のセクタのCRCの計算とコントロールデータの付加処
理が行われている□
そして、マイクロ10セツサ6から出力されているデー
タ書込みのセクタを指定するアドレスがドライブ装置の
現位置と一致していることがアドレス一致検出回路8に
工つ検出されると、インタリーブバッファメモリ9から
データがDl、D2、D3・−・D1024・・・El
、1・・・EIO216・・・という工うに再度インタ
リーグされて元の順で順次読出され、データ同期信号5
YNCあるいaRESYNCが付加されてP / S
K換回路11を経て2−7変調回路12にエリ変調され
た後、ドライブ装置へ送られろう
この時点でに次のセクタのECCの計算が行われており
、ま友人の次のセクタのCRCの計算とコントロールデ
ータの付加処理が行われている。In this simple encoder, as shown in the timing chart in FIG. 7, data will be written to the optical disk at the following timings.Data D1, D2...D102 is sent from the host system 1
When 4 (or more than a) are sent out sequentially, one shell is stored in these ho/<rahua memory 2. When a write command 4 is given from the micro 10 setter 6, one unit of data (Di~
D1024) is sequentially read out from the buffer memory 2, or the CRC calculation circuit 3 and control data addition circuit 4 process the data read out from the buffer memory 2.
1 to CRC4 and control data P1.1 to P3.4
and is stored in the interleague buffer memory 5. This interleave buffer memory 5 contains data D1 to D1024 of one sector worth of data area, CRCI
~ When CRC4 and control data P1.1 to P3.4 are taken in, the interleaf buffer ame-v=su5rc
D1. Dtx, D21-D1021, D2.012...
・The data is outputted sequentially while being interleaved. The data is directly input to the interleague buffer memory 9, and also to the ECC calculation circuit IO: Riefu correction codes E 1.1 to EI 0.16 are created. Then, the ECC calculation circuit 10i'! 7j For example, it is a circuit that creates a Reed-Solomon (R8) code as shown in FIG. 10, which can perform all error correction in 1-byte block units □In other words, the product of the parity check matrix and the data is the error syndrome 5O-815 69, if this error syndrome SO~S15 is 0, it completely indicates that no error has occurred □ At the time this ECC is calculated, the CRC calculation of the next sector and the addition process of control data are performed. □ Then, when the address coincidence detection circuit 8 detects that the address specifying the sector for data writing output from the micro 10 setter 6 matches the current position of the drive device, Data from interleave buffer memory 9 is Dl, D2, D3...D1024...El
, 1...EIO216... are interleaved again and read out sequentially in the original order, and the data synchronization signal 5
P/S with YNC or aRESYNC added
After being ECC-modulated by the 2-7 modulation circuit 12 via the K conversion circuit 11, it is sent to the drive device.At this point, the ECC of the next sector is being calculated, and the CRC of the next sector of the friend is being sent. calculations and addition of control data are being performed.
以上にLつ第4図及び第5図に示す如きフォーマットに
てデータの光ディスクへの書込みが行なわれる。As described above, data is written to the optical disk in the format shown in FIGS. 4 and 5.
一方、第8図に上述の工うにして光ディスクに書込tr
t、たデータ全読出下ためのデコーダの回路構成を示す
ブロック図である。On the other hand, as shown in FIG.
FIG. 3 is a block diagram showing a circuit configuration of a decoder for reading out all data.
図中13にドライブ装置にLr)光ディスクから読出さ
れ友信号を2−7復調する2−7復調回路、15は2−
7復調回路13にLり復調された信号全一時的に格納す
るバッフアメそり、17にエラーシンドロームの位置、
長さを計算するためのエラーシンドローム計算回路、1
8はエフ−シンドローム計算回路17にて検出されたエ
ラーシンドローム計算回路するエラー訂正回路、19r
X、CRC計算回路であり、14iこのデコーダ全制御
するマイクロ10セフサ、16にデコーダのタイミング
パルスを発生するタイミングパルス発生回路睦で、hる
。In the figure, 13 is a 2-7 demodulation circuit that demodulates the 2-7 signal read from the optical disk, and 15 is a 2-7 demodulation circuit installed in the drive device.
7 a buffer memory for temporarily storing all demodulated signals in the demodulation circuit 13; 17 a position of the error syndrome;
Error syndrome calculation circuit for calculating length, 1
8 is an error correction circuit that calculates the error syndrome detected by the F-syndrome calculation circuit 17; 19r;
X is a CRC calculation circuit, 14i is a micro 10 safety circuit that controls all of this decoder, and 16 is a timing pulse generation circuit that generates timing pulses for the decoder.
この:つなデコーダでは、第9図にそのタイミングチャ
ートヶ示す如く、以下のようなタイミングでデータの元
ディスクからの読出しが行なわれる。In this :tsuna decoder, data is read from the source disk at the following timings, as shown in the timing chart of FIG.
マイクロ10セツサ14から読出し命令とその対象とな
る元ディスク上のアドレスとが出力され、アドレス一致
検呂回路8(エンコーダと共用ンの検出結果が一致する
と、光デイスク上からデータが読出され、DI、D2・
・・D1024、Pl、1、PL、2・・・El、
1・・・EIO516という二うに順にドライブ装置か
ら2−7復調回路13へ出力され、バ・フッアメそり1
5に一時格納さ1する。このパ・ン7アメモリ15に1
セクタ分のデータが格納されると、これらはバッフアメ
七す15からエラーシンドロームftXrl路17へD
I、Dll・・・D1021、R2,3、El、■・・
・El、16、L)2、Dl2・・・DI 022・・
・という二つにディンタリーグさnつつ読出されてエラ
ーシンドローム計算回路17に与えら汎、エラーシンド
ロームが計算される。The read command and the target address on the original disk are output from the Micro 10 setter 14, and when the detection results of the address match check circuit 8 (shared with the encoder) match, data is read from the optical disk and the DI , D2・
...D1024, Pl, 1, PL, 2...El,
1...EIO516 are output from the drive device to the 2-7 demodulation circuit 13 in order, and the
Temporarily stored in 5 and set to 1. This bread 7 amemory 15 to 1
Once the sector worth of data has been stored, these data are transferred from the buffer memory 715 to the error syndrome ftXrl path 17.
I, Dll...D1021, R2,3, El, ■...
・El, 16, L) 2, Dl2...DI 022...
. . , and is read out and given to the error syndrome calculation circuit 17, where the error syndrome is calculated.
この時点でに次のセクタの読取りが行なわれている。At this point, the next sector is being read.
ここでエラー発生が無い場合、即ちエラーシンドローム
計算の結果が総て0である場合には、バー77アメモリ
15からCRC計算回路19t−介しテテータ金出力す
るり一方、エラーシンドローム計算回路17Vcてエラ
ーシンドローム7%OC無いと判定された場合にに、エ
ラー訂正回路18へデータを送ってエラーシンドローム
の位置及びt(長さ)1−検出し、これを基にCRC計
算金行つt後、データを出力する。If no error occurs here, that is, if the results of the error syndrome calculation are all 0, the bar 77 memory 15 outputs a tetator through the CRC calculation circuit 19t, while the error syndrome calculation circuit 17Vc outputs the error syndrome. When it is determined that there is no 7% OC, data is sent to the error correction circuit 18 to detect the position and t (length) of the error syndrome, and perform CRC calculation based on this. Output.
G=1 発明が解決しょうとする問題点従来に光ディ
スクからのデータの読出しに際してエラーシンドローム
の計xを行なう之めに光ディスクから読出したデータに
−ELパフファメモリに格納してディンタリーブする二
うにしているので、少なくとも1セクタ分のデータ処理
時間孕余分に要している□従うて、従来の装置でに今後
予想されるデータ量の大幅な増大に円滑に対処するにぼ
困難が予想される□
本発明はこの二つな事情に鑑みてなされたものであり、
従来の上述の如き構成の装置に比してLり高速でデータ
勿処理して光ディスクからの読出し全可能とし定データ
処理装置の提供を目的とする0
に)問題点を解決するための手段
本発明に、記録媒体からのデータの読み出し時に、マト
リックスデータをインターリーブして読み出し九−行ま
たに一列についての所定数のエラーシンドロームを夫々
計算する上記所定数の回路からなるエラーシンドローム
計算回路を備えたデータ処理装置において、上記エラー
シンドローム計算回路に、上記所定数の回路の夫々に上
記マトリ9クスデータの行′!友に列の数と等しい記憶
領域全有すると共に、データを配列順VC読み込んで膜
し几各行ま7ti谷列のエラーシンドロームを上記記憶
領域に順次格納するメモリ金偏え之こと?特徴とする□
(1作 用
本発明のデータ処理装置でμ、ディスクからのf’−タ
(7)読出しに際して、エラーシンドローム計算回路に
RAM等のメモIJ 金付加して時間分割的に処理を行
なうことにLって、光ディスクから続出されたデータが
バッファメモリに格納されると同時にエラーシンドロー
ムの計算も行なわれる。G=1 Problem to be Solved by the Invention Conventionally, when reading data from an optical disk, in order to calculate the error syndrome x, the data read from the optical disk is stored in the -EL puffer memory and dynleaved. Therefore, at least one sector's worth of data processing time is required. Therefore, it is expected that it will be difficult for conventional devices to smoothly cope with the large increase in the amount of data expected in the future. The invention was made in view of these two circumstances,
The object of the present invention is to provide a data processing device capable of processing data at a much higher speed than the conventional device having the above-mentioned configuration and capable of completely reading data from an optical disk. The invention is provided with an error syndrome calculation circuit comprising the predetermined number of circuits that interleaves matrix data and calculates a predetermined number of error syndromes for nine read rows or one column when reading data from a recording medium. In the data processing device, the error syndrome calculation circuit is provided with a row of the matrix data in each of the predetermined number of circuits! Is it possible to have a memory area equal to the number of columns, and to read the data in VC in the order of arrangement and store the error syndromes of each row and 7ti valleys sequentially in the above storage area? Features □ (1) In the data processing device of the present invention, when reading μ and f'-data (7) from the disk, a memory IJ such as RAM is added to the error syndrome calculation circuit and processing is performed in a time-divided manner. Specifically, the error syndrome is calculated at the same time as the data successively output from the optical disk is stored in the buffer memory.
(へ)実施例
本発明のデータ処理装置の光ディスクからデータを読出
す定めのデコーダについて、その回路構成を示す第1図
のプロワク図を参照して説明する。(F) Embodiment A predetermined decoder for reading data from an optical disk of a data processing apparatus of the present invention will be described with reference to the program diagram of FIG. 1 showing its circuit configuration.
図中13iドライブ装置にエフ光ディスクから読出され
た信号Tl−2−7復鯛する2−7復調回路、15に2
−7復調回路13にエリ復調された信号全一時的に格納
するバッフアメそ!J、170 Hエラーシンドロー
ムの位置、長さ全計算する之めのエフ−シンドローム計
算回路、180エヲーシン)’0−ム計3E回路170
にて検出され九エラーシンドローム全訂正するエフ−訂
正回路、19にCRC計算回路であり、14にこのデコ
ーダ全制御するマイクロプロセッサ、16はデコーダの
タイミンクパルス全発生するタイミングパルス発生回路
である。In the figure, a 2-7 demodulation circuit that demodulates the signal Tl-2-7 read from the F optical disc into the 13i drive device, and 2-7 demodulation circuit in 15
-7 There is a buffer that temporarily stores all demodulated signals in the demodulation circuit 13! J, 170 F-syndrome calculation circuit for calculating all the positions and lengths of H error syndrome, 180 e-syndrome) '0-me total 3E circuit 170
19 is a CRC calculation circuit; 14 is a microprocessor for controlling the entire decoder; and 16 is a timing pulse generation circuit for generating all timing pulses of the decoder.
このようなデコーダでa5前述の第9図にそのタイミン
グチャート全示す如く、以下の工うにしてデータの光デ
ィスクからの読出しが行なわれる。In such a decoder, data is read from the optical disk in the following manner, as shown in the timing chart in FIG. 9 mentioned above.
マイクロフ゛ロセ・ンサ14から読出し命令とその対象
となる光デイスク上のアドレスとが出力され、アドレス
一致検出回路8(エンコーダと共用)の検出結果が一致
すると、光デイスク上からデータが読出され、DI、D
2・・・D 1024、)’t、t%P1.2・・・E
l、l・・・ElO116といつLうにインタリーブせ
ずに順にドライブ装置から2−7復調回路13へ出力さ
れ、バッファメモリー5に+[次一時格納さnると共に
エラーシンドローム計算回路170にも与えられる^
エラーシンドローム計算回路170に第2図に示す如く
構成さnている。なお、第3図はそのタイミングチャー
トである0
即ち、第10図に示しtリード・ソロモン符号のシンド
ロームSO〜S15それぞれを求めるた^
めの個別の16個の回路171〜186i備えている。A read command and the target address on the optical disk are output from the microprocessor 14, and when the detection result of the address match detection circuit 8 (shared with the encoder) matches, the data is read from the optical disk. D.I., D.
2...D 1024,)'t,t%P1.2...E
1, 1, . The error syndrome calculation circuit 170 is configured as shown in FIG. Incidentally, FIG. 3 is a timing chart thereof. That is, 16 individual circuits 171 to 186i are provided for determining the syndromes SO to S15 of the t Reed-Solomon code shown in FIG. 10, respectively.
各vfJ路171〜186自体にエラーシンドロームを
計算するための公知の回路とほぼ同様の構成であり、ま
ず第1のエラーシンドローム計算回路めるための回路1
71に入力されたデータが加算器A171、ラッチ回路
L171及び係数器C171にて構成されるルーフ゛を
巡回することに工り得らn之結果を順次後段の回路17
2.173・・・へそれぞれのデータ入力として与えて
ゆくが、それぞれのラッチ回路L171−186の出力
?前述のエラー訂正符号計算回路100の場合と同様に
アドレス1〜lO全有するRAMl71−RAM186
の各アドレスへlllil次格納することに;す、RA
M171には第4図のデータの10行分の各行ソ耽ぞれ
のエラーシンドロームSOが、RAM172には同じく
Slが・・・という工うにS15までがそれぞれ格納さ
れる□
そして、エラー訂正が必要な場合は各回路171〜18
6の選択回路5171〜5186にシンドローム読出し
信号5YO−8Y15全、−!た各RAM171−RA
M186にほそれぞ九のアドレXi〜10全指定する信
号?与えることにエラ、xヲ−シン)’1lff l
=結果kW、出し、これ全エラー訂正回路18に与えて
エラー訂正全実行する□以上の工うな操作を実行するこ
とに:す、光ディスクから読出し之データがバッフアメ
化す15に格納されると同時にエラーシンドロームSO
〜S15の計算も同時[実行されるので、第9図の下半
に示す如く、従来に比して少なくともlセクタ分の処理
時間が短縮される。It has almost the same configuration as a known circuit for calculating an error syndrome in each vfJ path 171 to 186 itself, and first a circuit 1 for installing a first error syndrome calculation circuit.
The data input to the circuit 71 is circulated through a roof made up of an adder A171, a latch circuit L171, and a coefficient multiplier C171, and the results are sequentially sent to the subsequent circuit 17.
2.173... are given as respective data inputs, but the outputs of the respective latch circuits L171-186? As in the case of the error correction code calculation circuit 100 described above, RAM171-RAM186 having all addresses 1 to 10
RA
M171 stores the error syndrome SO for each of the 10 rows of data in Figure 4, and RAM 172 stores SL, and so on, up to S15. □ Then, error correction is required. If so, each circuit 171 to 18
Syndrome read signals 5YO-8Y15 all, -! Each RAM171-RA
Is there a signal that specifies all 9 addresses Xi to 10 in M186? I'm glad to give it to you, xwo-shin)'1lff l
= Output the result kW, and give it to the error correction circuit 18 to perform all error correction □ To execute the above complicated operations: The data read from the optical disk is stored in the buffer 15, and at the same time the error is detected. Syndrome SO
Since the calculations in steps S15 to S15 are performed simultaneously, the processing time is reduced by at least one sector compared to the conventional method, as shown in the lower half of FIG.
なお、上記実施例でに記録媒体としての光ディスクから
データで読出す例について説明し友が、他の記録媒体に
対しても不発明が適用可能であることは勿論である□
(ト) 発明の効果
以上の工うに本発明のデータ処理装置でに、記録媒体か
らのデータの読出し時におけるエラー訂正?、従来はそ
れぞれそnのみで単独で行ってい友のを他の処理と同時
に進行させているので、全体の処理時間が短縮されるりAlthough the above embodiment describes an example of reading data from an optical disk as a recording medium, it goes without saying that the invention can be applied to other recording media. Is it possible to correct errors when reading data from a recording medium using the data processing device of the present invention that is more effective than it is effective? , conventionally, each process was performed independently, and the other process was performed simultaneously with other processes, which shortened the overall processing time.
第1図に本発明のデータ処理装置のデコーダの構成奮示
すブロック図、第2図はそのエラーシンドローム計算回
路の構成を示すブロック図、第3図はその動作状態を示
すタイミングチャート、第4図に本発明装置の処理対象
としての光ディスクの1セクタのデータ部の7t−マッ
ト金示す模式図、第5図に同じく1セクタのフォーマッ
トに示す模式図、第6図に一般のデータ処理装置のエン
コーダの構成を示すブロック図、第7図にこのエンコー
ダのデータの光ディスクへの書込みに際してのデータ処
理状態をセクタ単位で示した模式図、第8図に従来のデ
ータ処理装置のデコーダの構成1示すブロック図、第9
図a本発明装置及び従来装置のデータの光ディスクから
の耽出しに際してのデータ処理状態?セクタ単位で示し
た模式図、第10図ニリード・ソロモン符号の説明図で
ある。
FCC・・・エラー訂正符号、Dl、D2・・・:デー
タ、SO〜S15:エラーシンドローム°、L1〜L1
6、L171〜L、186:クフチ回路、RAM1〜R
AMI 6、RAM171〜RAMI 86 :メモ
リ、2:バッフアメそり、170:エラーシンドローム
計算回路□FIG. 1 is a block diagram showing the configuration of the decoder of the data processing device of the present invention, FIG. 2 is a block diagram showing the configuration of the error syndrome calculation circuit, FIG. 3 is a timing chart showing its operating state, and FIG. 4 5 is a schematic diagram showing the 7t-matte data portion of one sector of an optical disk to be processed by the apparatus of the present invention, FIG. 5 is a schematic diagram also showing the format of one sector, and FIG. FIG. 7 is a schematic diagram showing the data processing state of this encoder in sector units when writing data to an optical disk. FIG. 8 is a block diagram showing the configuration 1 of a decoder of a conventional data processing device. Figure, No. 9
Figure a: Data processing status of the present invention device and the conventional device when data is extracted from an optical disk? FIG. 10 is an explanatory diagram of the Nireed-Solomon code, which is a schematic diagram shown in sectors. FCC...Error correction code, Dl, D2...: Data, SO~S15: Error syndrome °, L1~L1
6, L171-L, 186: Kufuchi circuit, RAM1-R
AMI 6, RAM171 to RAMI 86: Memory, 2: Buffer memory, 170: Error syndrome calculation circuit □
Claims (1)
クスデータをインターリーブして読み出した一行または
一列についての所定数のエラーシンドロームを夫々計算
する上記所定数の回路からなるエラーシンドローム計算
回路を備えたデータ処理装置において、上記エラーシン
ドローム計算回路は、上記所定数の回路の夫々に上記マ
トリックスデータの行または列の数と等しい記憶領域を
有すると共に、データを配列順に読み込んで計算した各
行または各列のエラーシンドロームを上記記憶領域に順
次格納するメモリを備えたことを特徴とするデータ処理
装置。(1) Data processing equipped with an error syndrome calculation circuit consisting of the above-mentioned predetermined number of circuits that calculates a predetermined number of error syndromes for each row or column read by interleaving matrix data when reading data from a recording medium. In the apparatus, the error syndrome calculation circuit has a storage area equal to the number of rows or columns of the matrix data in each of the predetermined number of circuits, and calculates the error syndrome of each row or column by reading the data in the order of arrangement. A data processing device comprising: a memory for sequentially storing data in the storage area.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62255782A JPS63317837A (en) | 1987-10-09 | 1987-10-09 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62255782A JPS63317837A (en) | 1987-10-09 | 1987-10-09 | Data processor |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62153951A Division JPS63317989A (en) | 1987-06-19 | 1987-06-19 | Data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63317837A true JPS63317837A (en) | 1988-12-26 |
Family
ID=17283555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62255782A Pending JPS63317837A (en) | 1987-10-09 | 1987-10-09 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63317837A (en) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58123144A (en) * | 1982-01-18 | 1983-07-22 | Nec Home Electronics Ltd | Decoding system of read solomon code |
JPS595759A (en) * | 1982-06-30 | 1984-01-12 | Nec Home Electronics Ltd | Read solomon code decoding system |
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JPS61216044A (en) * | 1985-03-21 | 1986-09-25 | Canon Inc | Signal processor |
-
1987
- 1987-10-09 JP JP62255782A patent/JPS63317837A/en active Pending
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