JPS6094538A - Method for detecting data double error - Google Patents

Abstract

PURPOSE:To detect data double error in a short time by providing a process or the like calculating syndromes S0-S3 in detecting the data double error based on a read Solomon code. CONSTITUTION:A signal INP read from a disc via an optical system is inputted to a reception circuit 2. An address control circuit 8 forms an address signal indicating an address where an erroneous data is stored based on data j, k and lrepresenting the position of erroneous data outputted from a data error detection/correction circuit 1. The circuit 1 has a process or the like calculating the syndromes S0-S3, reads sequentially a data read from an RAM6 under the control of the circuit 8, checks whether or not an error exists by using the read Solomon decoding method, and corrects the error if it is detected.

Description

【発明の詳細な説明】 この発明はディジタルオーディオディスク（ＤＡＤ）プ
レーヤにおいて用いられるデータ二重誤り検出方法に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data double error detection method used in a digital audio disc (DAD) player.

（背切技術〕 ＤＡＤシステムにおいては、ディスクに最初からある欠
陥、取扱い中に生じたディスクの欠陥。(Back cutting technology) In the DAD system, there are defects that are present in the disk from the beginning and defects that occur during handling.

再生メカニズムの変動や乱れ等の原因で、データ誤りが
発生リ−る。このデータ誤りを放置しておくことは、音
楽信号再生上極めて好ましくなく、したがって、ＤΔＤ
ブレー（７においては、このデータ誤りを検出し、訂正
でる回路が不可欠である。Data errors occur due to fluctuations or disturbances in the playback mechanism. Leaving this data error unattended is extremely undesirable for music signal reproduction, and therefore DΔD
In BR (7), a circuit that can detect and correct this data error is essential.

さて、このデータ誤りを検出する方法として、リードソ
ロモン符号による方法が知られている。Now, as a method for detecting this data error, a method using a Reed-Solomon code is known.

以下、この方法について説明する。まず、ディスクには
音楽信号データと共に、予め誤り訂正用データを記録す
る。第１図はディスクに各データが記録されているとこ
ろを示す概略図であり、この図に承り一例においては、
１フレームＦｒ　（誤り訂正のためのデータ単位）が信
号データＷＯ−Ｗ２７（各８ビツト）と、誤り訂正用デ
ータＰ　Ｏ〜Ｐ３（各８ピツｌ−）ど、同期パターン５
ＹＮＣとから構成されている。（なお、実際のディスク
では、これらに加えてコン１〜ロールデータ、前記誤り
訂正用データＩ）　０〜１）３とは更に別の誤り」圧用
データが、記録されでいるが、ここでは説明を簡略化す
るために省略している。また、これら各データはＥ　Ｆ
　Ｍ　（Ｅ　ｉｇｈｔ　ｔｏ　Ｆ　ｏｕｒｔｅｅｎ　Ｍ
　ｏｄｕｌａｔｌｏｎ）方式により変調されてディスク
に記録されている。）そして、誤り■１正川データＰＯ
−Ｐ３の８値は各々次の式を満足するように設定されて
いる。This method will be explained below. First, error correction data is recorded in advance on a disc together with music signal data. FIG. 1 is a schematic diagram showing where each data is recorded on a disk, and in accordance with this diagram, in one example,
One frame Fr (data unit for error correction) consists of signal data WO-W27 (8 bits each), error correction data P0 to P3 (8 bits each), and synchronization pattern 5.
It is composed of YNC. (In addition, on an actual disc, in addition to these, control 1 to roll data and error correction data I) 0 to 1) Error correction data, which is different from 3, are recorded, but they will be explained here. has been omitted for simplicity. Also, each of these data is E F
M (Eight to Fourteen M
The data is modulated using the odulatron method and recorded on the disc. ) and error ■1 Masakawa data PO
The eight values of -P3 are each set to satisfy the following formula.

・・・・・・（１） なお、この（１）式におけるαはＦ（Ｘ）＝Ｘ’十Ｘ＋
Ｘ十Ｘ＋１を法とする原始光である。・・・・・・(1) In addition, α in this formula (1) is F(X)=X'10X+
It is primordial light whose modulus is X0X+1.

次に、再生時においては第１図に示す各データＷＯ−Ｗ
２７およびＰＯ〜Ｐ３を各々読出し、この読出した各デ
ータに基づいて次の演算によってシンドローム５ｏ−８
３をめる。Next, during playback, each data WO-W shown in FIG.
27 and PO to P3, and perform the following calculation based on the read data to determine the syndrome 5o-8.
Get 3.

・・・・・・（２） そして、このシンドロームＳＯ〜Ｓ３の８値に基づいて
、以下のようにしてデータＷＯ〜Ｗ２７゜ＰＯ−Ｐ３の
誤りの有無の判定、検出および訂正を行う。(2) Based on the 8 values of the syndromes SO to S3, the presence or absence of errors in the data WO to W27°PO-P3 is determined, detected, and corrected as follows.

なお、このリードソ１」セン符号法においては信号デー
タＷＯ〜Ｗ２７と、誤り訂正用データＰＯ〜Ｐ３とを全
く区別しない。すなわち、誤り訂正用データＰＯ−Ｐ３
は、実質的には信号データＷＯ〜Ｗ２７に続く仮想的な
信号データＷ２８〜Ｗ３１と見做すことができ、したが
って誤り訂正用データＰＯ−Ｐ３の誤りも検出すること
ができる。It should be noted that in this lead solenoid encoding method, the signal data WO to W27 and the error correction data PO to P3 are not distinguished at all. That is, error correction data PO-P3
can be regarded as virtual signal data W28 to W31 that substantially follow signal data WO to W27, and therefore errors in error correction data PO to P3 can also be detected.

そして、データＰＯ〜Ｐ３の誤り【よ各々、データＷ２
８〜Ｗ３１の誤りとして認識し１尋る。例え番、ｔ′、
３０番目のデータＷ２９が誤りであると検出さ１また場
合は、誤り訂正用データＰ１が誤って（′Ｘることを意
味する。Then, errors in data PO to P3 [respectively, data W2
8-W31 is recognized as an error and asks 1 question. Illustration number, t',
If the 30th data W29 is detected to be erroneous, it means that the error correction data P1 is erroneously ('X).

■　誤りの有無の判定 なる式が成立するか否かを調べる。成立すればデータｗ
ｏ〜Ｗ２７．ＰＯ〜Ｐ３のいずれにも誤りがなく、成立
しな（〕ればデータＷＯ〜Ｗ２７゜ＰＯ−Ｐ３の内の１
つあるいは複数に誤りがある。■ Determine whether there is an error or not. Check whether the formula holds true. If established, data lol
o~W27. If there is no error in any of PO to P3 and it does not hold true, then the data WO to W27゜PO-P3 is
One or more are incorrect.

■　単−誤りの検出 いま仮に第ｊ番目のデータＷｊのみに誤りがあるとする
と、 なる式が成立りる。ただし、この式においてＥｊは正し
いデータＷｊ　（以下、この正しいデータＷｊを＜Ｗｊ
＞と配す）とディスクから読み出されたデータＷｊとの
差（′？１′なわち、データ誤差であり、誤りパターン
ともいう）である。この（４）式から、次の式が１−１
られる。■ Detection of a single error Assuming that there is an error only in the j-th data Wj, the following equation holds true. However, in this formula, Ej is correct data Wj (hereinafter, this correct data Wj is expressed as <Wj
>) and the data Wj read from the disk ('?1', that is, a data error, also called an error pattern). From this equation (4), the following equation becomes 1-1
It will be done.

５１２＝ＳＯ−８２・・・・・・（５）８２２　＝Ｓ１
・Ｓ３　・・・・・・（６）また、データＷｊに誤りか
めれば、 ＳＯ≠０　・・・・・・（７） Ｓ１≠Ｏ・・・・・・（８） Ｓ２≠０　・・・・・・（９） Ｓ３≠０　・・・・・・（１０） なる式が成立する。したがって、上記（５）〜（１０）
式が成立するか否かを調べ、いずれも成立すれば、デー
タＷｊのみに誤りがあることが検出される。この場合、
そのデータ誤差Ｅｊ（まシンドロームＳＯである。512=SO-82...(5)822=S1
・S3...(6) Also, if there is an error in the data Wj, SO≠0...(7) S1≠O...(8) S2≠0... (9) S3≠0 (10) The following formula holds true. Therefore, (5) to (10) above
It is checked whether the formulas hold true or not, and if both of the formulas hold true, it is detected that there is an error only in the data Wj. in this case,
The data error Ej (ma syndrome SO).

■　単−誤りの訂正 前記（４）式から、 Ｓｌ／Ｓｏ　−α３　・・・　・・・　く　１１　）な
る式が導かれる。し１＝かって、この（１１）式左辺の
演算を行い、その演篩結果を数値変換することにより、
誤りデータの位置ｊが検出される。■ Simple error correction From the above equation (4), the following equation is derived: Sl/So -α3 . . . 11). Then, by performing the operation on the left side of equation (11) and converting the sieve result into a numerical value,
The position j of the erroneous data is detected.

そこで、ディスクから読み出されたデータＷｊ４こデー
タ誤差Ｅ’ｊ＝ＳＯを加算し、正しいデータ＜Ｗｊ　＞
を得る。Therefore, the data error E'j=SO is added to the data Wj4 read from the disk, and the correct data <Wj>
get.

Ｗｊ　＋Ｅｊ　−＜Ｗｊ　＞　・・・・・・（１２）■
　二重誤りの検出 いま仮にデータＷｋとＷＪとに誤りがあるとすると、 なる式が成立する。ただし、この（１３）式において、
Ｅｋ、ＥＪは各々テ“−タＷｋ　、ＷＪのデータ誤差で
ある。この（１３）式から次の式が得られる。Wj +Ej −<Wj> ・・・・・・(12)■
Detection of double error Assuming that there is an error in data Wk and WJ, the following equation holds true. However, in this equation (13),
Ek and EJ are data errors of the data Wk and WJ, respectively. From this equation (13), the following equation is obtained.

５１２−Ｉ　５Ｏ−８２・・・・・・（１４）また、こ
の例の場合、 ０≦に、１≦３１　・・・・・・（１６）ｋ≠ｊ　・・
・・・・（１７） なる式が成立りる。なおここで、ｋ、Ｊ＝２８〜３１は
前述したＪ、うに誤りｔ］正圧用−タＰＯ−Ｐ３に誤り
がある場合である。512-I 5O-82...(14) Also, in this example, 0≦, 1≦31...(16) k≠j...
...(17) The following formula holds true. Note that k and J=28 to 31 are cases where there is an error in the positive pressure data PO-P3 described above.

しかして、上記第（１４）式、第（１５）式の右辺の値
をシンドロームＳＯ〜Ｓ３からめ、次いで上記（１４）
〜（１７）式を満足するに、Ｊの組をめる。このに、Ｊ
の組がまれば、データＷｋ　、ＷＪに各々誤りがあるこ
とになり、一方、求まらず、かつ誤りがあり、しかもそ
れカー単−誤りでないならば、データＷＯ−Ｗ２７．Ｐ
Ｏ〜Ｐ３に３個以上の誤りがあることになる。なお、シ
ンドローム５ｏ−３３によっては、三重誤り以上の誤り
データ位置の検出は不可能である。Therefore, the values on the right side of equations (14) and (15) above are combined with syndromes SO to S3, and then the above (14)
Find a set of J to satisfy equation (17). To this, J
If the set of data Wk and WJ are correct, each of the data Wk and WJ has an error.On the other hand, if it cannot be determined and there is an error, and it is not a single error, then the data WO-W27. P
This means that there are three or more errors in O to P3. Note that, depending on the syndrome 5o-33, it is impossible to detect the error data position of triple error or more.

■　二重誤りの訂正 データＷｋ　、ＷＪに各々誤りがある場合、各データ誤
差Ｅｋ、ＥＪを各々次式に基づいてめる。(2) Correction of double error When data Wk and WJ each have an error, each data error Ek and EJ are determined based on the following equations.

・・・・・・　（１８） 次に、上記■の過程によって検出されたに、Ｊの値に対
応するデータＷｋ　、Ｗ、ｆに各々、データ誤差Ｅｋ、
ＥＪを加算し、 Ｗｋ　＋　Ｅｋ　−＜Ｗｋ　＞　・・・・・・　（１９
）ＷＪ＋Ｅノ＝〈ＷＪ〉・・・・・・（２０）これによ
り、正しいデータ＜Ｗｋ　＞　、＜ＷＪ　）を得る。...... (18) Next, data errors Ek,
Add EJ, Wk + Ek −<Wk> ...... (19
)WJ+E=〈WJ〉 (20) As a result, correct data <Wk>, <WJ) are obtained.

以上がリードソロモン符号によるデータ誤りの検出およ
び訂正方法である。The above is the data error detection and correction method using Reed-Solomon codes.

そして、この発明は、特に上記「■二重誤りの検出」の
際に用いられる二重誤り検出方法に関する。The present invention particularly relates to a double error detection method used in the above-mentioned "■ double error detection".

従来、この二重誤りの検出にＣ３いては、まず前記第（
１／Ｉ）、第（１５）式の心変の値（各々Ｄ１、Ｄ２ど
りる）をシンドロームＳＯ〜Ｓ３からめ、次いＣ１ α２＋α’＝Ｄ１　・・・　（１４’　）Ｃ３・Ｃ１−
Ｄ２・・・（１５’） なる２式を解くことににつてＣ５，α久をめ、この♂、
α１から１（、ｊの１１白をめていｌこ。しかしながら
、このような方法にあっては、特に上記（１４’　）、
（１５’　）式を解くため複雑なハードウェアが必要ど
なり、また、プログラムによって解く場合においてはス
テップ数が多くなり、時間ががかり過ぎるという問題が
あった、。Conventionally, in C3 to detect this double error, first the above-mentioned (
1/I), the values of change of heart in equation (15) (D1 and D2, respectively) are combined with the syndromes SO to S3, and then C1 α2+α'=D1... (14') C3・C1-
D2...(15') C5, a long time ago in solving the two equations, this guy,
α1 to 1(, j's 11th white. However, in such a method, especially the above (14'),
In order to solve the equation (15'), complicated hardware is required, and when solving by a program, the number of steps is large and it takes too much time.

〔発明の目的〕[Purpose of the invention]

この発明は上記問題点に鑑み、データ二重誤りの検出を
、短時間で、かつ、最小限のハードウェア構成によって
行うことができるデータ二重誤り検出方法を捉供するこ
とを目的としている。SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a data double error detection method that can detect double data errors in a short time and with a minimum hardware configuration.

〔発明の特徴〕[Features of the invention]

この発明は、 ＜ａ　＞　シンドロームＳＯ〜Ｓ３を算出する第１の過
程と、 （ｂ）　前記シンドロームＳＯ〜Ｓ３に基づいて、８１
２＋５Ｏ−８２ Ｓ１２＋５Ｏ−８２ なるデータα４．♂を各々算出する第２の過程と、（Ｃ
）前記データαをデータＢに変換り−る第３の過程と、 （ｄ　＞　前記データＢから、データＪ　＝　［３／　
２−１−１を算出する第４の過程と、 （ｅ）　前記データＢおよびｊから、データに−Ｂ−１
を算出する第５の過程と、 （ｆ）　前記データα’、Ｊ、ｋから ＣＡ＝α＋α＋α３ なるデータＣＡを算出する第６の過程と、（（］　）　
前記データＣＡが「０」か否かをチェックづる第７の過
程と、 （１））　前記データｊをインクリメントする第８の過
程と、 を右し、前記第５〜第８の過程を繰返し実行することに
より、１）ａ記データＣＡがｒＯＪとなる時のデータＪ
、ｋを検出りることを特徴としている。This invention comprises: <a> a first process of calculating syndromes SO to S3; (b) 81 based on the syndromes SO to S3;
2+5O-82 S12+5O-82 Data α4. A second process of calculating each ♂, and (C
) a third process of converting the data α into data B, and (d > from the data B, data J = [3/
a fourth step of calculating 2-1-1; (e) from the data B and j, -B-1 to the data;
(f) a sixth step of calculating data CA from the data α', J, k such that CA=α+α+α3; ((] )
a seventh step of checking whether the data CA is "0"; (1)) an eighth step of incrementing the data j; and repeating the fifth to eighth steps. By doing so, 1) data J when data CA becomes rOJ
, k.

（実施例の説明） 第２図はこの発明による方法を適用したＣＤ（コンパク
トディスク）プレー１７−要部の構成を示Ｊブロック図
である。なお、以下の説明においては、ディスクに記録
されているデータのフォーマットを第１図に示り°もの
であるどする。第２図において、信号Ｉ　Ｎ　Ｐ　＋、
Ｌディスクから光学系を介して読み出された信号（ＥＦ
Ｍ変調された信号）であり、この信号ＩＮＰは受信回路
２へ入力される。受信回路２は信号Ｉ　Ｎ　＋）に含ま
れるデータビットをＥＦＭ復調回路３へ供給すると共に
、信号ＩＮＦに含まれている同期パターン５ＹＮＣに基
づいてフレーム同期信号ＶＦＳＹＮＣを作成し、アドレ
ス制御回路８へ出力する。ＥＦＭ復調回路３は、ＥＦＭ
変調された１シンボル＝１４ピツ１〜のデータをもとの
１シンボル＝８ピツ１〜のデータに復調し、バッファレ
ジスタ４へ順次直列に供給する。バッファレジスタ４は
ＥＦＭ復調回路３　ｈｌら供給されるデータを一時記憶
するレジスタであり、ＥＦＭ復調回路３から出力される
直列データを並列データに変換する直−並変換回路およ
び複数のレジスタを有して構成され、その出力がゲート
回路７へ供給される。書込み制御回路５は、バッファレ
ジスタ４の書込みおよび読出しを制御する回路であり、
アドレス制御回路８から出ノｊ指令ＥＦＭＤが供給され
た場合に、制ｉｌｌ信号ＷＥをＲＡＭ（ランダムアクセ
スメモリ）６のリード／ライト制御端子Ｒ／Ｗおよびゲ
ート回路７の制御端子へ各々出ツノする。これにより、
ＲＡＭ６が書込み可能状態になると共に、ゲート回路７
が開状態となり、バッファレジスタ４内のデータがゲー
ト回路７およびＲＡＭ６の書込み用データバスＤＡＢＳ
Ｉを介してＲＡＭ６へ供給され、アドレス制御回路８か
ら出力されているアドレスに書込まれる。また、この円
込み制御回路５はバッフ７レジスタ４内のデータがＲＡ
Ｍ６へ出力された時点で制御イム号ＶＳＹＭＢをアドレ
ス制御回路８へ出ツノする。ＲＡＭ６はディスクから読
み出された各データ、ずなわら、信号データＷＯ〜Ｗ２
７．１５よび誤り訂正用データ］）０〜Ｐ３が記憶され
るメモリであり、アドレス制御回路８から端子ＡＤへ供
給されるアドレス信号によって、アドレスが制御され、
また、読み出されたデータは出力用データバスＤＡＢＳ
２へ出力される。アドレス制御回路８は、フレーム同期
信号ＶＦＳＹＮＣ１制御信号■ＳＹＭＢおにび制御信号
ＥＦＭＤに基づいて書込みアドレスを作成したり、書込
まれたデータのうち、誤り処理に要Ｊ゛るデータ（ＷＯ
〜Ｗ２７．ＰＯ〜Ｐ３）を読み出すのに必要なアドレス
を作成したり、また、データ誤り検出・訂正回路１から
出力される、誤りデータの位置を示すデータｊ。(Description of Embodiments) FIG. 2 is a block diagram showing the configuration of the main parts of a CD (compact disc) player 17 to which the method according to the present invention is applied. In the following explanation, the format of data recorded on the disk is as shown in FIG. 1. In FIG. 2, the signal I N P +,
The signal read out from the L disk via the optical system (EF
This signal INP is input to the receiving circuit 2. The receiving circuit 2 supplies the data bits included in the signal I N +) to the EFM demodulation circuit 3, creates a frame synchronization signal VFSYNC based on the synchronization pattern 5YNC included in the signal INF, and sends it to the address control circuit 8. Output. The EFM demodulation circuit 3
The modulated data of 1 symbol = 14 bits 1~ is demodulated into the original data of 1 symbol = 8 bits 1~, and is sequentially supplied to the buffer register 4 in series. The buffer register 4 is a register that temporarily stores data supplied from the EFM demodulation circuit 3 hl, and includes a serial-to-parallel conversion circuit that converts serial data output from the EFM demodulation circuit 3 into parallel data and a plurality of registers. The output is supplied to the gate circuit 7. The write control circuit 5 is a circuit that controls writing and reading of the buffer register 4.
When the output command EFMD is supplied from the address control circuit 8, the control signal WE is output to the read/write control terminal R/W of the RAM (random access memory) 6 and the control terminal of the gate circuit 7, respectively. . This results in
When the RAM 6 becomes writable, the gate circuit 7
becomes open, and the data in the buffer register 4 is transferred to the write data bus DABS of the gate circuit 7 and RAM 6.
It is supplied to the RAM 6 via I and written to the address output from the address control circuit 8. Also, this rounding control circuit 5 is configured so that the data in the buffer 7 register 4 is RA.
At the time it is output to M6, the control time signal VSYMB is output to the address control circuit 8. RAM6 stores each data read from the disk, as well as signal data WO to W2.
7.15 and error correction data]) 0 to P3 are stored, and the address is controlled by an address signal supplied from the address control circuit 8 to the terminal AD,
In addition, the read data is transferred to the output data bus DABS.
Output to 2. The address control circuit 8 creates a write address based on the frame synchronization signal VFSYNC1 control signal SYMB and control signal EFMD, and also generates data (WO) out of the written data that is required for error processing.
~W27. Data j indicating the position of error data output from the data error detection/correction circuit 1 and used to create an address necessary for reading out data (PO to P3).

ｋ、、ｆｋ：Ｊｉｉづいで誤りデータが記憶されている
アドレスを指示するアドレス信号を作成し、ＲＡＭ６へ
人出ツノする等、各種のアドレス制御を行う。k, , fk: Creates an address signal indicating the address where the error data is stored every time Jii is used, and performs various address controls such as transferring data to the RAM 6.

データ誤り検出・訂正回路１はアドレス制御回路８の制
御の下にＲＡＭ６から順次出力されるデータを読込み、
リードソロモン復号法によって誤りがあるか否かのチェ
ックを行い、誤りが検出された場合はその訂正を行う回
路である。The data error detection/correction circuit 1 reads data sequentially output from the RAM 6 under the control of the address control circuit 8.
This circuit uses the Reed-Solomon decoding method to check whether there is an error or not, and if an error is detected, it is corrected.

なお、９はタイミング制御回路であり、これはデータ誤
り検出訂正回路１．アドレス制御回路８等を含む装置全
体を制御するための各種タイミング信号を発生するもの
である。（特に、データ誤り検出、訂正に関係する部分
は第４図にタイミング信号発生回路２７として抜き出し
て示しである。Note that 9 is a timing control circuit, which is a data error detection and correction circuit 1. It generates various timing signals for controlling the entire device including the address control circuit 8 and the like. (In particular, the parts related to data error detection and correction are extracted and shown as the timing signal generation circuit 27 in FIG. 4.

）また、図に示す構成要素１０〜１４については最後に
説明する。) Also, the components 10 to 14 shown in the figure will be explained last.

以下、この発明に係るデータ誤り検出・訂正回路１につ
いて詳述する。The data error detection/correction circuit 1 according to the present invention will be described in detail below.

〔データ誤り検出・訂正回路１の詳細〕〔１〕　各部の
構成および機能 第３図および第４図は共にデータ誤り検出・訂正回路１
の構成を示ずブロック図である。[Details of data error detection/correction circuit 1] [1] Configuration and functions of each part Figures 3 and 4 are both data error detection/correction circuit 1
FIG. 2 is a block diagram showing the configuration of FIG.

最初に、第３図にＪ５りる各記号について説明する。First, each symbol J5 in FIG. 3 will be explained.

ＲＯＭ（ン　：リードＡンリーメモリ ＦＡＤ（）：フルアダー ＩＮＶ（）　：インバータ ５ＥＬ（）：セレクタ Ｒ（）二８ビットレジスタ ＤＬ（）　：デイレイレジスタ（８ビツト）ＥＸＯＲ（
）：イクスクルーシブオアゲートＳＷ（）　：スイッチ
回路 トＩＡＤ（）：ハーファダー ＣＯＭＰ：比較器 Ｒａ（）：１ピントレジスタ ＡＮＤ　：アンドゲート ＯＲ（）　：Ａアゲ−Ｉ− ＮＯＲ（）：ノアゲーＩ〜 以下、これらの記号を用いて説明を行う。ROM (N: Read only memory FAD (): Full adder INV (): Inverter 5EL (): Selector R () 28-bit register DL (): Delay register (8 bit) EXOR (
): Exclusive OR gate SW (): Switch circuit IAD (): Harder COMP: Comparator Ra (): 1 pinto register AND: AND gate OR (): A game-I- NOR (): Nor game I~ The following explanation will be given using these symbols.

次に、第３図および第４図の各部の構成を説明する。Next, the configuration of each part in FIGS. 3 and 4 will be explained.

このデータ誤り検出・訂正回路１（求人きく分Ｃすると
、シンドローム演算部２１と、乗除棹ｅＡＩ２２と、加
減算部２３と、二重誤り検出部２４と、単−誤り検出部
２５と、データ訂正部２６と、これに加えて第２図に示
したタイミング信号ＩＩＩ　ｔｌ１１回路９の一部であ
るタイミング信号発生回路２７（第４図）とから構成さ
れている。This data error detection/correction circuit 1 (required section C) includes a syndrome operation section 21, a multiplication/division section eAI 22, an addition/subtraction section 23, a double error detection section 24, a single error detection section 25, and a data correction section. 26, and in addition to this, a timing signal generation circuit 27 (FIG. 4) which is a part of the timing signal III tl11 circuit 9 shown in FIG.

（１）シンドローム演算部２１ このシンドローム演算部２１は前記第（２）式に示すシ
ンドロームＳＯ〜Ｓ３を算出する回路であり、シンドロ
ーム演算回路２１−１〜２１−４から構成される。シン
ドローム演算回路２１−１はデータバスＤＡＢＳ２　（
第２図参照）を介して供給される、１フレームＦ「内の
各データＷＯ〜Ｗ２７．ＰＯ〜Ｐ３を順次累算するごと
によりシンドローム５Ｏ（８ピツト）を算出し、この算
出結果を記憶すると共に、５Ｗ（５）へ出力する。(1) Syndrome calculation section 21 This syndrome calculation section 21 is a circuit that calculates the syndromes SO to S3 shown in equation (2) above, and is composed of syndrome calculation circuits 21-1 to 21-4. The syndrome calculation circuit 21-1 is connected to the data bus DABS2 (
Syndrome 5O (8 pits) is calculated by sequentially accumulating each data WO to W27.PO to P3 in one frame F', which are supplied via At the same time, it is output to 5W (5).

同様に、シンドローム演算回路２１−２は、各データＷ
Ｏ−Ｗ２７．ＰＯ〜Ｐ３に各々ａ　（ｎ　７０〜３１）
を乗算して累算することにより、シンドロームＳ１を０
出し、こ、の締出結果を記憶すると共に、５Ｗ（６）へ
出ツノする。シンドローム演算回路２”ｌ−３，２１−
４も同様にしてシンドローム８２．８３を各々算出し、
５Ｗ（７）、５Ｗ（８）へ出力する。Similarly, the syndrome calculation circuit 21-2 performs each data W
O-W27. a each for PO~P3 (n 70~31)
By multiplying and accumulating, syndrome S1 can be reduced to 0.
The exit and exit results are memorized, and the process proceeds to 5W (6). Syndrome calculation circuit 2"l-3, 21-
4, calculate the syndrome 82.83 respectively,
Output to 5W (7) and 5W (8).

（２）乗除算部２２ この乗除算部２２は、例えば前記第（５）。(2) Multiplication/division section 22 This multiplication/division unit 22 is, for example, the above-mentioned (5).

（６）式のシンドローム乗算、第（１１）式のシト０−
ム除算、あるいは第（１８）式の乗除算等を行う回路で
あり、主要部の構成および機能は次の通りである。Syndrome multiplication in equation (6), site 0- in equation (11)
This circuit performs multiplication and division according to equation (18), etc., and the configuration and functions of the main parts are as follows.

（２−１＞　ＲＯＭ　（１） このＲＯＭ（１）は、内部バスｌＮＢ５を介してアドレ
ス端子ＡＤへ供給されるデータ（Ｄとする）を数値変換
する回路であり、８ビツトデータＤをＧＦ（２”）の元
ｔに対応させてα７→χの変換を行う。（以下、この変
換をノリ　（Ｄ）と表記する。）そして、ＲＯＭ（１）
に（まアドレスＤ内に予めｆ＋ｆｊＪｇ　（Ｄ）が記録
されている。ここで、このＲＯＭ（１）を設けた理由は
乗除算を加減算によって処理するため、および、前記第
（１１）式の演算結果からｊをめる時にこの数値変換が
必要となるためである。(2-1> ROM (1) This ROM (1) is a circuit that numerically converts the data (denoted as D) supplied to the address terminal AD via the internal bus INB5, and converts the 8-bit data D into GF ( 2”) is converted from α7 to χ. (Hereinafter, this conversion will be referred to as Nori (D).) Then, ROM (1)
(Well, f+fjJg (D) is recorded in advance in address D. Here, the reason for providing this ROM (1) is to process multiplication and division by addition and subtraction, and to process the calculation of equation (11) above. This is because this numerical conversion is necessary when subtracting j from the result.

（２−２）ＤＬ　（１） ８ビツトのレジスタａ、ｂから構成されるディレィレジ
スタであり、クロックパルスφ（第４図参照）に基づい
てパノ〕データが転送される。(2-2) DL (1) This is a delay register consisting of 8-bit registers a and b, and pano data is transferred based on the clock pulse φ (see FIG. 4).

（２−３）ＩＮＶ　（１） 制御信号ＴＤＩＶが゛１″信号の時にインバータとなり
、１１０　Ｉ＋倍信号時にはスルーとなる。二重誤り検
出部２４内のＩＮＶ（２＞も全く同一構成である。(2-3) INV (1) When the control signal TDIV is a "1" signal, it becomes an inverter, and when it is a 110 I+ signal, it becomes a through. INV (2> in the double error detection section 24 also has exactly the same configuration).

（２−４）ＦＡＤ　（１） 数値変換されたデータの加減算を行う。すなわち、ＩＮ
Ｖ（１）がスルーとして動作する場合は加算器として動
作し、ＩＮＶ（１）がインバータとして動作する場合は
減算器として動作する。このＦＡＤ（１）は実質的にデ
ータの乗除算を行う。(2-4) FAD (1) Adds and subtracts numerically converted data. That is, IN
When V(1) operates as a through, it operates as an adder, and when INV(1) operates as an inverter, it operates as a subtracter. This FAD (1) essentially performs multiplication and division of data.

（３）加減算部２３ この加減算部２３は、例えば前記第（５）式が成立する
か否・かを調べる際必要となるｒｓｉ２−８Ｏ−８２Ｊ
の減筒、前記第（１４）式、第（１５）式の各右辺の加
算等を行う回路である。なおここで、シンドロームＳＯ
〜Ｓ３の演算はモジュ０２の演算によっＣ゛行われる。(3) Addition/subtraction section 23 This addition/subtraction section 23 is configured to include rsi2-8O-82J, which is necessary when checking whether or not the above-mentioned formula (5) holds true, for example.
This circuit performs cylinder reduction, addition of the right sides of the equations (14) and (15), etc. In addition, here, syndrome SO
The calculations in ~S3 are performed by the calculations in module 02.

すなわち、加算は各対応ビットのイクスクルーシブオア
をとることによって行われ、したがって桁上げがなく、
また、減算は加算ど同一演算となる。以下、主要部の構
成および機能を説明づる。That is, addition is performed by taking the exclusive OR of each corresponding bit, so there is no carry, and
Furthermore, subtraction is the same operation as addition. The configuration and functions of the main parts will be explained below.

（３−ＩＮでＯＭ（２＞ このＲＯＭ（２）は数値変換されたデータＪＱ（Ｄ）を
逆変換し、データＤに戻すだめのＲＯＭであり、そのア
ドレス端子ＡＤへデータＪＯ（Ｄ）が供給されると、デ
ータＤをＤＩ　（２）へ出力する。(3-IN is OM (2>) This ROM (2) is a ROM that reversely converts numerically converted data JQ (D) and returns it to data D, and data JO (D) is sent to its address terminal AD. When supplied, it outputs data D to DI (2).

（３−２）Ｉ）Ｌ（２） ８ピツ１〜のレジスタａ　、　ｌ）　、　Ｃから構成さ
れるディレィレジスタであり、クロックパルスφに基づ
いて入力データが転送される。(3-2) I)L(2) This is a delay register composed of 8-bit registers a, l), and C, and input data is transferred based on the clock pulse φ.

（３−３）ＥＸＯＲ，（１） モジュロ２の加減算を行うイクスクルーシブオアゲート
である。(3-3) EXOR, (1) This is an exclusive OR gate that performs modulo 2 addition and subtraction.

（３−３）スイッチ３０ このスイッチ３０は制御信号ＰＬＳＣＡＬがＩＩ　Ｉ　
１１信号の時、端子ＣとＡとが接続され、ｉｆ　ＯＩ＋
倍信号時、端子Ｃと８とが接続されるスイッチである。(3-3) Switch 30 This switch 30 has a control signal PLSCAL
11 signal, terminals C and A are connected, if OI+
This is a switch that connects terminals C and 8 when the signal is doubled.

（４）二重誤り検出部２４ データＷＯ〜Ｗ２７．ＰＯ−Ｐ３に二重誤りがあるか否
かを検出する回路である。(4) Double error detection unit 24 data WO to W27. This circuit detects whether there is a double error in PO-P3.

（４−１）ＨＡＤ このＨＡ　Ｄは制御信号ＴＬＤＬＡに基づいて８ビツト
のレジスタＲ（Ｂ）の出力の１／２に「１］を加算して
Ｒ（Ｌ）の初期設定をしたり、Ｒ（Ｌ）からフィードバ
ックされた値に、ＡＮＤ（１）の出力をキャリイとして
入力し、「１」を加算したりする回路である。すなわち
、Ｒ（Ｂ）の下位第２ビツト（ＬＳＢの次のビット）か
ら第６ビツトまで、あるいはＲ（Ｌ）の出力がＨＡ　Ｄ
の入力データとして供給され、ＨＡＤは、制御信号Ｔ　
Ｌ　ＤＬＡが゛１パの時はＲ（１３）の値の１／２に、
また“Ｏ″の時はＲ（Ｌ）の値に「１」を加算して出力
する。なお、Ｒ（Ｂ）の出力の内の５ビツトのみを１１
Ａ　Ｄの入力としている理由は、Ｒ（Ｂ）の上位２ピツ
トが実際上はｌ　Ｑ　、　Ｑ　１１であるからである。(4-1) HAD This HAD initializes R(L) by adding "1" to 1/2 of the output of 8-bit register R(B) based on the control signal TLDLA. This circuit inputs the output of AND (1) as a carry to the value fed back from (L), and adds "1". In other words, the second lower bit (the next bit after LSB) to the sixth bit of R(B) or the output of R(L) is HA D
HAD is supplied as input data of control signal T
When L DLA is 1pa, it becomes 1/2 of the value of R(13),
When the value is "O", "1" is added to the value of R(L) and output. Note that only 5 bits of the output of R(B) are
The reason why it is used as the input for AD is that the top two pits of R(B) are actually lQ and Q11.

（１−２）Ｒ（Ｌ） ＨＡ　Ｄの出力を一時的に保持する５ビツトレジスタで
ある。(1-2) R(L) This is a 5-bit register that temporarily holds the output of HAD.

（４−，３）ＣＯＭＰ レジスタ１１＜　（Ｌ　）の出力と予め内部設定されて
いる定数「３１」とを比較し、Ｒ（Ｌ）の出力が「３１
」以上の場合にｒｔ　Ｏ＋＋倍信号、「３１」未満の場
合に゛１″信号を各々出力する比較器である。Compare the output of (4-, 3) COMP register 11
This is a comparator that outputs an rt O++ multiplied signal when the value is greater than ``31,'' and an ``1'' signal when the value is less than ``31''.

（４−４）ＦＡＤ　（２） 入力端子Ａ、Ｂへ各々入力されるデータを加算し、加算
結果を出力端子Ｓから出力するフルアダであるが、他に
特別の比較機能を有している。すなわち、このＦＡＤ（
２）は入力端子Ｂのデータが入力端子Ａのデータより小
の場合に端子Ｃ力）らＩＩ　１　ＩＴ低信号出力し、ま
た、大また１、１等しく１場合には“Ｏ１１信号を出力
する。(4-4) FAD (2) This is a full adder that adds data input to input terminals A and B, and outputs the addition result from output terminal S, but it also has a special comparison function. That is, this FAD (
2) outputs a II 1 IT low signal from terminal C when the data at input terminal B is smaller than the data at input terminal A, and outputs an "O11 signal" when the data is greater than 1 and 1 is equal to 1. .

（４−５）ＲＯＭ　（３） ＲＯＭ（２）と同様に、数値変換されたデータの逆変換
を行うためのＲＯＭである。(4-5) ROM (3) Similar to ROM (2), this is a ROM for performing inverse conversion of numerically converted data.

（４−６）Ｒａ　（Ｅ２） １ピッ１−のフラグレジスタであり、二重誤りが検出さ
れた場合に１１１１＋信号が書込まれる。このＩＩ　Ｉ
　Ｉ＋倍信号Ｅ２フラグとして、端子Ｔ４を介してエラ
ーフラグ判定回路１０（第２図）へ出力される。(4-6) Ra (E2) This is a 1-pin 1- flag register, and a 1111+ signal is written when a double error is detected. This II I
The I+ signal E2 flag is outputted to the error flag determination circuit 10 (FIG. 2) via the terminal T4.

（５）単−誤り検出部２５ データＷＯ〜Ｗ２７．ＰＯ〜Ｐ３に単−誤りがあるか否
かを検出する回路である。(5) Single error detection unit 25 data WO to W27. This circuit detects whether there is a single error in PO to P3.

（５−１）Ｏ検出回路２９ この回路２９は入力されるデータが「０」であるか否か
を検出する回路であり、「０」であった場合に゛１″信
号を、「０」でなかった場合に１１０１！信号を各々出
力する。(5-1) O detection circuit 29 This circuit 29 is a circuit that detects whether the input data is "0" or not. If it is "0", it outputs a "1" signal and outputs a "0" signal. If not, 1101! Output each signal.

（５−２）Ｒａ　（ＥＯ） １ピッ１−のフラグレジスタであり、前記第（３）式が
成立する場合に“′１″信号が書込まれる。この゛１′
°信弓ｔ、Ｌ　ＥＯフラグとして、端子Ｔ６を介してエ
ラーフラグ判定回路１０へ出力される。(5-2) Ra (EO) This is a 1-pin 1- flag register, and a "'1" signal is written when the above-mentioned formula (3) is satisfied. This ゛1'
°Shinyumi t, L It is output as an EO flag to the error flag determination circuit 10 via the terminal T6.

（５−３）Ｒａ　（Ｅｌ） １ピツ］〜のフラグレジスタであり、単−誤りが検出さ
れた場合に゛１″信号が書込まれる。このＩＩ　Ｉ　１
１信号はＥ１フラグとして、端子Ｔ５を介し−てエラー
フラグ判定回路１０へ供給される。(5-3) Ra (El) This is a flag register for 1 bit] to which a ``1'' signal is written when a single error is detected.
The 1 signal is supplied as the E1 flag to the error flag determination circuit 10 via the terminal T5.

（６）データ訂正部２６ データｆｆＪ正部２６は、前記第（１２）式、第（１９
）式、第（２０）式の各演算を行うもので、データバス
１）Δ１３Ｓ２を介して供給されるデータｗ、＊　、ｗ
ｂ　、ｗ、ｉに各々内部バスｌＮＢ５を介して供給され
る誤差データ１三ｊ　、Ｅｋ　、ＦＪ’＃ＥＸＯＲ（’
３）において加算し、この加算結果＜Ｗｊ＞、＜Ｗｋ　
＞、＜ＷＪ＞を各々ＤＬ（５）および端子Ｔ２を介して
ＲＡＭ６（第２図）へ出力する。(6) Data correction section 26 The data ffJ regular section 26 includes the above-mentioned equation (12), equation (19)
) and (20), and the data w, *, w supplied via the data bus 1) Δ13S2.
Error data 13j, Ek, FJ'#EXOR('
3), and the addition results <Wj>, <Wk
>, <WJ> are output to the RAM 6 (FIG. 2) via DL (5) and terminal T2, respectively.

（７）タイミング信号発生回路２７ このタイミング信号発生回路２７は、実際には第１図に
示したタイミング制御回路９の一部であり、これは水晶
振動子２７ａの固有振動数に対応するクロックパルスφ
を発生すると共に、さらに、このクロックパルスφをタ
イムベースとした各制御信号ＳＯＥ、ＳＩＥ・・・（第
５図〜第７図参照）を各々発生する回路であり、クロッ
クパルスφおよび各制御信号ＳＯＥ、ＳＩＥ・・・は各
々第３図の回路各部へ出力される。(7) Timing signal generation circuit 27 This timing signal generation circuit 27 is actually a part of the timing control circuit 9 shown in FIG. φ
This is a circuit that generates the clock pulse φ and each control signal SOE, SIE, etc. (see FIGS. 5 to 7) using the clock pulse φ as a time base. SOE, SIE, . . . are outputted to respective parts of the circuit shown in FIG. 3, respectively.

〔２〕動作 次に、上述したデータ誤り検出・訂正回路１の動作を第
５図〜第７図に示すタイミングチャートを参照して説明
する。[2] Operation Next, the operation of the data error detection/correction circuit 1 described above will be explained with reference to the timing charts shown in FIGS. 5 to 7.

最初に、第５図〜第７図について説明する。まず、この
データ誤り検出・訂正回路１は１フレームＦｒ内の各デ
ータＷＯ−Ｗ２７．ＰＯ〜Ｐ３の誤りのチェックおよび
訂正を第５図〜第７図に示すタイミング１〜９３の間に
おいて行う。ここで、タイミング１の立上がり（左端）
はシンドローム演算部２１の各演算回路２１−１〜２１
−４においてシンドローム５Ｏ−８３の算出が終了した
時刻である。また、各タイミング１〜９３はクロックパ
ルスφをベースとしている。すなわち、クロックパルス
φは各タイミング１〜９３の境界において立上る。また
、波形図は第４図の各制御信号ＳＯＥ、ＳＩＥ・・・の
波形であり、Ｈレベルが″゛１″１″信号レベルが“Ｏ
″信号表わしている。First, FIGS. 5 to 7 will be explained. First, this data error detection/correction circuit 1 detects each data WO-W27. in one frame Fr. Error checking and correction of PO to P3 is performed between timings 1 to 93 shown in FIGS. 5 to 7. Here, the rising edge of timing 1 (left end)
are each arithmetic circuit 21-1 to 21 of the syndrome arithmetic unit 21
This is the time when the calculation of syndrome 5O-83 was completed at -4. Further, each timing 1 to 93 is based on the clock pulse φ. That is, the clock pulse φ rises at each boundary between timings 1 to 93. In addition, the waveform diagram is the waveform of each control signal SOE, SIE, etc. in Fig. 4, where the H level is "1" 1 and the signal level is "O
” indicates a signal.

ここで、この波形図の見方を一例を挙げて説明する。例
えば、第５図において制御信号ＳＯＥはタイミング２お
Ｊ：び１１において“１″信号となる。Here, how to view this waveform diagram will be explained using an example. For example, in FIG. 5, the control signal SOE becomes a "1" signal at timings 2 and 11.

したがって、第３図における５Ｗ（５）（第３図左上部
）はタイミング２および１１において開状態となり、シ
ンドロームＳＱが内部バスｌＮＢ５へ出力される。また
、例えば信号ＰＬＳＣＡＬはタイミング８，１１．１５
において“１″信号となる。したがって、スイッチ３０
（第３図中央部）はタイミングｓ、ｉｉ、１５において
その端子Ｃと端子△どが接続され、その他のタイミング
１〜２１（除８，１１．１５）においては端子Ｃと端子
Ｂとが接続される。Therefore, 5W(5) in FIG. 3 (upper left in FIG. 3) becomes open at timings 2 and 11, and syndrome SQ is output to internal bus INB5. Also, for example, the signal PLSCAL is at timing 8, 11.15.
becomes a “1” signal. Therefore, switch 30
(center part in Figure 3), terminal C and terminal △ are connected at timings s, ii, and 15, and terminal C and terminal B are connected at other timings 1 to 21 (8, 11.15). be done.

また、第５図〜第７図の各波形図の下には第３区名部の
入力端のデータ、出力端のデータある０はパスライン上
のデータをタイミング１〜９３に対応して示している。In addition, below each waveform diagram in Figures 5 to 7, data at the input end and data at the output end of the third section are shown. 0 indicates data on the pass line corresponding to timings 1 to 93. ing.

例えば、第５図においてｌＮＢ５の欄は、内部バスｌＮ
Ｂ５上のデータを示し、ＦＡＤ（１）−Ｂの欄はフルア
ダＦＡＤ（１）（第３図）の入力端子Ｂのデータを示し
、また、Ｒ＜Ｍ）の欄はレジスタＲ＜Ｍ）の出力データ
を示している。また、第５図および第６図においては、
タイミング１８〜２１が重複して示されている。For example, in FIG. 5, the column lNB5 indicates the internal bus lN
The column FAD(1)-B indicates the data on input terminal B of the full adder FAD(1) (Figure 3), and the column R<M) indicates the data on register R<M). Shows output data. In addition, in Figures 5 and 6,
Timings 18-21 are shown overlapping.

また、第５図〜第７図には各種の省略記号が用いられて
おり、以下、これらについて説明する。Further, various abbreviations are used in FIGS. 5 to 7, and these will be explained below.

まず、（）は数値変換されたデータを示す。例えば（Ｓ
ｌ〉はシンドローム＄１の値をＲＯＭ（１）（第３図）
によって数値変換した値Ｊｇ（Ｓ１〕を示している。ま
た、３０１，３０２゜Ｓｌ　１．８１２，８２２の意味
は各々第５図の四角の枠内に示す。なお、ここに示さて
いないもの（３０３，３３４等）も同様の法則で略記さ
れたものである。また、８４．８５．８６の意味につい
ても第５図の四角の枠内に示す。First, () indicates numerically converted data. For example, (S
l〉 is the value of syndrome $1 in ROM (1) (Figure 3)
It shows the value Jg (S1) which has been numerically converted by 303, 334, etc.) are also abbreviated according to the same rule.The meaning of 84.85.86 is also shown within the square frame in FIG.

次に、誤り検出・訂正の過程を順次説明する。Next, the process of error detection and correction will be sequentially explained.

（１）誤りの有無の判定（前記０項参照）この判定はタ
イミング９〜１３の間（第５図に示す期間−Ｉ　Ｍ　ｉ
　参照）において行われる。すなわち、まず、タイミン
グ９においては、内部バスｌＮＢ５にシンドロームＳ２
が出力され、したがって、単−誤り検出器ｖＢ２５のＯ
検出回路２９から、シンドロームＳ２がｒＯＪであるか
否かの判別結果が出力される。この判別結果は次のタイ
ミング１０において、第８図に示すようにＲａ（１）か
ら出力される。次に、タイミング１０においては内部バ
スｌＮＢ５にシンドロームＳ１が出力され、したがって
０検出回路２９からシンドロームＳ１が「０」であるか
否かの判別結果が出力される。(1) Determination of the presence or absence of an error (see item 0 above) This determination is performed between timings 9 and 13 (period shown in FIG. 5 - IM i
(Reference). That is, first, at timing 9, the syndrome S2 is applied to the internal bus INB5.
is output, and therefore O of the single-error detector vB25
The detection circuit 29 outputs a determination result as to whether the syndrome S2 is rOJ. This determination result is output from Ra(1) at the next timing 10, as shown in FIG. Next, at timing 10, the syndrome S1 is output to the internal bus INB5, and therefore the 0 detection circuit 29 outputs the determination result as to whether the syndrome S1 is "0".

この判別結果は次のタイミング１１においてＲａ（１）
から出力され、また、この時同時にＲａ（１）内のシン
ドロームＳ２の判別結果がＲａ（２）から出力される。This determination result becomes Ra(1) at the next timing 11.
At the same time, the determination result of syndrome S2 in Ra(1) is output from Ra(2).

これにより、ＡＮＤ　（２）からシンドロームＳ２，３
１の各判別結果の論理積が出力される（第８図参照）。As a result, from AND (2), syndrome S2,3
The logical product of each determination result of 1 is output (see FIG. 8).

以下、同１の動作により、タイミング１３においてＧよ
、ＡＮＤ（２）の出力が、第８図に承りようにシンドロ
ームＳｏ、８３の各判別結果の論理積となり、また、Ｒ
ａ　（８）の出力がシンドロームＳ１．Ｂ２の各判別結
果の論理積となり、したがって、ＡＮＤ（３）の出力が
シンドローム８０−８３の各判別結果の論理積となる。Thereafter, by the same operation 1, at timing 13, the output of G, AND(2) becomes the logical product of the discrimination results of syndrome So, 83, as shown in FIG.
The output of a (8) is the syndrome S1. This is the logical product of the determination results of B2, and therefore, the output of AND(3) is the logical product of the determination results of syndromes 80-83.

この結果、シンドローム５Ｏ−８３が全てｒＯＪの場合
（データ誤りがない場合）は、タイミング１３において
ＡＮＤ　（３）の出力が°゛１１パ信号り、一方、シン
ドロームＳＯ〜Ｓ３の中にｒＯＪ以外の値が含まれてい
る場合（誤りがある場合）は、ΔＮ１）（３）の出力が
゛°０パ信号となる。このＡＮＤ　（３）の出力はタイ
ミング１３において゛′１″信号となる制御信号ＴＬＤ
ＥＯによってＲａ　（ＥＯ）に読込まれ、ＥＯフラグと
して端子Ｔ６へ出力される。しかして、このＥＯフラグ
によって誤りの有無の判別が可能となる。As a result, if syndromes 5O-83 are all rOJ (if there is no data error), the output of AND (3) will be the °゛11pa signal at timing 13; If the value is included (if there is an error), the output of ΔN1) (3) becomes the ゛°0 signal. The output of this AND (3) is the control signal TLD which becomes the "'1" signal at timing 13.
It is read into Ra (EO) by EO and output to terminal T6 as an EO flag. Therefore, it is possible to determine whether there is an error or not based on this EO flag.

（２）単−誤りの検出（前記０項参照）この検出はタイ
ミング２〜１５の間において行われる（第５図の期間１
−Ｍ２参照）。まず、タイミング２において内部バスｌ
ＮＢ５にシンドロームＳＯが出力されると、同タイミン
グ２においてＲＯＭ（１）から（８０）が出力される。(2) Single error detection (see item 0 above) This detection is performed between timings 2 and 15 (period 1 in Figure 5).
- see M2). First, at timing 2, the internal bus
When syndrome SO is output to NB5, (80) is output from ROM (1) at the same timing 2.

この（Ｓｏ）は次のタイミング３においてＤＬ（１）−
ａから出力される（第５図におけるＤＬ（１）−ａの欄
参照）。また、タイミング３において内部バスｌＮＢ５
にシンドロームｓ２が出力されると、同タイミング３に
おいてＲＯＭ　（１）から（Ｓ２）が出力される。した
がって、次のタイミング４においてハ、ＤＬ　（１）　
−ａ　、ＤＬ　（１）−すに各々（８２）、（Ｓｏ）が
出力される。このタイミング４にＪ３いて、ＳＥＬ　（
１）へ供給される制御信号ＴＡＪＫＬ、Ｉ　ＮＶ　（１
）へ供給される制御信号ＴＡＩＶは共に“ｌ　０１”信
号にある。This (So) is DL(1)- at the next timing 3
a (see column DL(1)-a in FIG. 5). Also, at timing 3, internal bus lNB5
When syndrome s2 is output at timing 3, (S2) is output from ROM (1) at the same timing 3. Therefore, at the next timing 4, DL (1)
-a, DL (1) - (82) and (So) are output, respectively. At this timing 4, I was in J3 and SEL (
1) Control signals TAJKL and I NV (1
) are both at the "l 01" signal.

Ｌ　タｌｆｉ　ッＴ、ＤＬ（１）−１ｚｙ）出力が５Ｅ
Ｌ（１）を介してＩＮＶ＜１）へ供給され、また、ＩＮ
Ｖ（１）は単なるスルーとして動作し、この結果、タイ
ミング４においてＤＬ（１）−ａの出力がＦＡＤ（１）
の入力端子Ａへ、ＤＬ（１）−ｂの出力がＦＡＤ（１）
の入力端子日へ各々供給され、ＦＡＤ（１）から（８２
）＋　（Ｓｏ）　、づなわら、（ＳＯ２）が出力される
。そして、この（ＳＯ２＞が次のタイミング５において
Ｒ（Ｍ）から出力される（第５図Ｒ（Ｍ）の欄参照）。DL(1)-1zy) Output is 5E
is supplied to INV<1) via L(1), and is also supplied to IN
V(1) operates as a simple through, and as a result, at timing 4, the output of DL(1)-a becomes FAD(1).
The output of DL(1)-b is input to the input terminal A of FAD(1).
are supplied to the input terminals of FAD(1) to (82
)+ (So), Zunawara, (SO2) are output. Then, this (SO2>) is output from R(M) at the next timing 5 (see the column R(M) in FIG. 5).

このタイミング５において、ＳＥＬ　＜２）の制御信号
ＴＯＬＩＴＡは゛Ｏ″信号にあり、したがって、同タイ
ミング５においてＲ（Ｍ）の出力（３０２）が５ＥＬ（
２）を介してＲＯＭ（２）のアドレス端子ＡＤへ供給さ
れ、ＲＯＭ（２＞から８０２が出力される。このＳＯ２
は次のタイミング６において０Ｌ（２）−ａから、タイ
ミング７においてＤＬ　（２）−すから、タイミング８
においてＤＬ（２）−ｃから順次出力され、このタイミ
ング８においてＥＸＯＲ（１）の入力端子Ｂへ供給され
る。同様に、タイミング６においてＤＬ（１＞−ａ、ｂ
から各々（Ｓｌ）が出力され、したがってＦＡＤ（１）
から（Ｓ１１）が出力され、タイミング７において、こ
の（Ｓ１１）がＲ（Ｍ）から出力され、したがって、Ｒ
ＯＭ（２）から３１１が出力され、タイミング８におい
て、このＳ１１がＤＬ　（２）−ａから’ＩＩ力される
。このタイミング８において５Ｗ（３）の制御信号Ｄ　
Ｉ’３　Ｓ　Ｗ　３は゛１′°信号にあり、したがって
５Ｗ（３）が開状態にある。以上の結果、タイミング８
においてＥＸＯＲ（’１）の入ノＪ端子Ａ、Ｂに各々Ｓ
１１．ＳＯ２が供給され、したがって、ＥＸＯＲ（１）
からＳ１１＋５０２−８４が出力される。また、このタ
イミング８においてスイッチ３０の制御信号ＰＬＳＣＡ
Ｌが“１′′信号にあり、スイッチ３ｏの端子Ｃと端子
Ａとが接続されている。したがって、タイミング８にＪ
ｊイ’（’ｌ）　ｔ−（３）−ａの入力端子へ８４が供
給され、次のタイミング９においてこの８４がＤＬ（３
ｍ−ａから出力される（第５図参照）。At this timing 5, the control signal TOLITA of SEL < 2) is at the "O" signal, so at the same timing 5, the output (302) of R(M) is 5EL(
2) to the address terminal AD of ROM (2), and 802 is output from ROM (2>. This SO2
from 0L(2)-a at the next timing 6, DL(2)-su at timing 7, timing 8
The signals are sequentially outputted from DL(2)-c at timing 8, and are supplied to input terminal B of EXOR(1). Similarly, at timing 6, DL (1>-a, b
(Sl) are output from each, and therefore FAD(1)
(S11) is output from R(M), and at timing 7, this (S11) is output from R(M).
311 is output from OM(2), and at timing 8, this S11 is output from DL(2)-a. At this timing 8, the control signal D of 5W (3)
I'3 SW 3 is at the '1'° signal, so 5W(3) is in the open state. As a result of the above, timing 8
, connect S to input terminals A and B of EXOR ('1) respectively.
11. SO2 is supplied and therefore EXOR(1)
, S11+502-84 is output. Also, at this timing 8, the control signal PLSCA of the switch 30
L is at "1'' signal, and terminal C and terminal A of switch 3o are connected. Therefore, at timing 8, J
84 is supplied to the input terminal of j i'('l) t-(3)-a, and at the next timing 9, this 84 becomes DL(3
It is output from m-a (see Fig. 5).

次にタイミング１０において８４がＤＬ（３）−ｂから
出力される。この時信号１）　Ｌ　Ｓ　ＣＡ　ＬはＩＩ
　ＯＴｌ信Ｊ＝ニアリ、Ｌ、　タｆｆｉ　ｚ　テ、Ｓ４
がＯＬ　（３）−ａの入力端へ供給される。次に、タイ
ミング１１において８４が再びＤＬ（３）−ａから出力
され、タイミング１２においてＤＬ（３）−ｂから出力
され、タイミング１３において再びＤＬ（３）−ａから
出力される。このタイミング１３において５Ｗ（１）の
制御信号ＤＢＳＷ１が１１１１１信号となり、ＤＬ（３
）−ａから出力されたＳ４が５Ｗ（１）を介して内部バ
スｌＮＢ５へ出力される（第５図のＩ　ＮＢＳの欄参照
）。以上が、タイミング１３において８４が内部バスｌ
ＮＢ５へ出力される過程である。上記と同様の過程によ
って、タイミング１４において８５が内部バスＩ　ＮＢ
Ｓへ出力される。Next, at timing 10, 84 is output from DL(3)-b. At this time, signal 1) L S CA L is II
OTl Shin J = Neary, L, Taffiz Te, S4
is supplied to the input terminal of OL (3)-a. Next, at timing 11, 84 is again output from DL(3)-a, at timing 12, it is output from DL(3)-b, and at timing 13, it is again output from DL(3)-a. At this timing 13, the control signal DBSW1 of 5W(1) becomes the 11111 signal, and DL(3
)-a is output to the internal bus INB5 via 5W(1) (see the INBS column in FIG. 5). As described above, at timing 13, 84 is connected to the internal bus l.
This is the process of outputting to NB5. Through the same process as above, at timing 14, 85 is connected to the internal bus INB.
Output to S.

ところで、前記第（５）式、第（６）式は、モジュロ２
の演算においては次の様に変形することが出来る。By the way, the above equations (5) and (6) are expressed as modulo 2
The calculation can be modified as follows.

５１２−３ｏ−３２＝Ｓ１２＋５Ｏ−３２＝８４＝Ｏ・
・・（２１） Ｓ２２−８１−８３＝Ｓ２２＋Ｓ１−３３＝３５＝Ｏ・
・・（２２） そこで、このデータ誤り検出・訂正回路においては、前
記（７）〜（１０）式とこの（２１）。512-3o-32=S12+5O-32=84=O・
...(21) S22-81-83=S22+S1-33=35=O・
(22) Therefore, in this data error detection/correction circuit, equations (7) to (10) and this (21) are used.

（２２）式とが共に成立１゛るか否かを単−誤り検出部
２５がタイミング９〜１５の間においてチェックする。The single-error detection unit 25 checks between timings 9 and 15 whether both equation (22) holds true (1).

プなわら、まずタイミング９，１０においてはＯ検出回
路２９からシンドロームＳ２゜ＳｌがｒＯＪか否かの判
断結果が各々出力され、したがって、第８図に示りよう
に、タイミング１１においてＲａ　（２＞、Ｒａ　（１
）から各々Ｓ２゜Ｓｌが［０］か否かの判断結果が出力
される。この結果、同タイミング１１において０Ｒ（１
）から８２．Ｓｌの判断結果の論理和が出力される。First, at timings 9 and 10, the O detection circuit 29 outputs the judgment result as to whether the syndrome S2゜Sl is rOJ, and therefore, as shown in FIG. 8, at timing 11, Ra (2 >, Ra (1
) outputs a determination result as to whether S2°Sl is [0] or not. As a result, at the same timing 11, 0R(1
) to 82. The logical sum of the judgment results of Sl is output.

そして、この論理和はタイミング１２においてＲａ　（
３）から出力される。以下、同様に考察ずれば明らかな
ように、タイミング１１，１２，１３゜１４、　、１５
にＪ３りるＯＲ（１）　、　Ｒａ　（３Ｌ、　Ｒａ（４
）、１でａ　（５）、Ｒａ　（６）の各出力は各々第８
図に示す通りとなり、この結果、タイミング１５におい
て、Ｒａｉ、）からシンドロームＳ３がＯか否かの判断
結果と、シンドロームＳＯがＯ否かの判断結果の論理和
が出力され、また、Ｒａ　（６）からシンドロームＳ１
．Ｓ２の各判断結果の論理和が出ツノされる。したがっ
て、タイミング１５におけるＮ０Ｒ（１）の出力は、シ
ンドロームＳＯ〜Ｓ３の各判断結果の論理和の否定とな
り、シンドロームＳｏ”−８３が全てｒＯＪでない場合
、すなわち、シンドロームＳＯ〜Ｓ３がｒＯＪであるか
否かの判断結果が全て１１０１１の場合のみ、１１１　
Ｉ＋倍信号出力する。すなわち、タイミング１５におけ
るＮ０Ｒ（１’）の出力は前記（７）〜（１０）式をい
ずれも満足する場合にのみ“１゛信号となる。Then, this logical sum is calculated at timing 12 as Ra (
3) is output. Below, as is clear from the same consideration, the timings 11, 12, 13°14, , 15
niJ3RirOR(1), Ra(3L, Ra(4)
), 1, each output of a (5) and Ra (6) is the 8th
As shown in the figure, as a result, at timing 15, the logical sum of the judgment result of whether the syndrome S3 is O or not from Rai, ) and the judgment result of the judgment result of whether the syndrome SO is O or not is output. ) to syndrome S1
．． The logical sum of each judgment result in S2 is calculated. Therefore, the output of N0R(1) at timing 15 is the negation of the logical sum of the judgment results of the syndromes SO to S3, and if all of the syndromes So''-83 are not rOJ, that is, whether the syndromes SO to S3 are rOJ or not. Only when all judgment results are 11011, 111
Outputs I+ times signal. That is, the output of N0R(1') at timing 15 becomes a "1" signal only when all of the above equations (7) to (10) are satisfied.

他方、タイミング１５におけるＡＮＤ　（２＞の出力は
、第８図から明らかなように、８４．８５が「０」か否
かの各判断結果の論理積であり、したがって、８４．３
５が共に「０」の場合にのみ゛１′″信号となる。１゛
なわち、前記（５）、（６）式が共に成立する場合にの
み“１パ信号となる。On the other hand, the output of AND (2> at timing 15 is, as is clear from FIG.
It becomes a ``1'' signal only when both of 5 are ``0''. In other words, it becomes a ``1'' signal only when the above-mentioned equations (5) and (6) are both satisfied.

以上の結果、タイミング１５におけるＡＮＤ（４）の出
力は前記（５）〜（１０）式がいずれも成立する場合に
のみ゛１″信号どなり、１つでも成立しない場合は“０
゛信号となる。そして、この八Ｎ１１）（／ｌ）の出力
が制御信号ＴＬＤＥ　１によってＲａ（Ｅｌ）に読込ま
れ、Ｅ１フラグとして端子Ｔ５へ出力される。しかして
、このＥ１フラグに塁づい（ｑｉ−誤りの有無を検出す
ることができる。As a result of the above, the output of AND (4) at timing 15 will be a "1" signal only when all of the above equations (5) to (10) are true, and will be a "0" signal if even one of them is not true.
It becomes a signal. Then, the output of this 8N11) (/l) is read into Ra (El) by the control signal TLDE1 and outputted to the terminal T5 as the E1 flag. Based on this E1 flag, it is possible to detect the presence or absence of a qi error.

（３）二重誤りの検出（前記０項参照）この二重誤りの
検出は、前記０項において説明したように、前記（１４
）〜（１７）式を満足するｋ　、　Ｊの組をめることに
ある。ここで、前記（１４）、’（１５）式を各々第５
図に示１省略記号を用いて表Ｕば、 α１＋♂−８６／Ｓ／Ｉ・・・・・・（２３）α３・α
’＝Ｓ５／８４・・・・・・（２４〉となる。これら（
２３）、（２４＞式の各右辺を各々α６．α６と置く。(3) Double error detection (see item 0 above) This double error detection is performed as described in item 0 above (14).
) to (17) to find a pair of k and J that satisfy the equations. Here, the above equations (14) and '(15) are converted into the fifth
Using the 1 abbreviation shown in the figure, Table U is α1+♂-86/S/I...(23)α3・α
'=S5/84...(24>.These (
23), (24>) Let the right sides of equations be α6 and α6, respectively.

α２＋α’＝Ｓ６／Ｓ４＝α４・・・・・・（２５）α
８・α’＝Ｓ５／８４−α８・・・・・・（２６）上記
（２５）式から次の式が得られる。α2+α'=S6/S4=α4...(25)α
8.α'=S5/84−α8 (26) The following equation is obtained from the above equation (25).

α２＋αＬ＋♂＝Ｏ・・・・・・（２７）また、上記（
２６）式から次の式が得られる。α2+αL+♂=O (27) Also, the above (
26) The following equation is obtained from equation 26).

Ｂ＝ｋ　＋Ｊ・・・・・・（２８） しかして、前記（１４）〜（１７）式を満足するに、Ｊ
をめるということは、前記（１６）。B=k +J (28) Therefore, in order to satisfy the above formulas (14) to (17), J
(16) above.

（１７）式および上記（２７）式、（２８＞式を満足す
るに、Ｊをめることになる。In order to satisfy the equation (17) and the above equations (27) and (28>), J is determined.

なお、上記値Ａ、Ｂが各々シンドロームＳＯ〜Ｓ３から
算出し得る値であることは勿論である。It goes without saying that the above values A and B are values that can be calculated from the syndromes SO to S3, respectively.

次に、二重誤り検出の過程を第９図に示す７０−ヂヤー
トを参照して説明する。Next, the process of double error detection will be explained with reference to the 70-diameter shown in FIG.

まず、）としてＢ／２＋１と置く（ステップ５Ｐ１）。First, set B/2+1 as ) (step 5P1).

次に、ｍをＯとする（ステップ５Ｐ２）。Next, m is set to O (step 5P2).

なお、このｍは仮想上のカウンタである。次に、ｍをイ
ンクリメントする（ステップ５Ｐ３）。次に、第（２８
）式に基づいてｋの値を算出する（ステップ５Ｐ４）。Note that this m is a virtual counter. Next, m is incremented (step 5P3). Next, the 28th
) The value of k is calculated based on the formula (Step 5P4).

次に、上記ｊおよびｋの値を各々第（２７）式の左辺に
代入して同左辺の演算を行い、その演算結果ＣＡをめる
。（ステップ５Ｐ５）。次に、ＣＡ＝Ｏか否かを判断し
、この判断結果がｒＮＯＪの場合はステップＳＰ７へ、
ｒＹＬｓＪの揚台はステップＳＰ８へ進む。ステップＳ
　Ｐ　７ではｊ値がＢより大あるいはイコールであるか
否かが判断され、この判断結果がｒＮＯＪの場合はステ
ップＳ　Ｐ　９へ、ｒＹＥｓＪの場合はステップＳ１〕
８へ進む。ステップＳＰ９では、Ｊが値ｒ３１ＪＪ：り
大あるいはイコールであるか否かが判断される。そして
、この判断結果がｒＮＯＪの場合はステップＳＰ１０へ
、また、ｒＹＥｓＪの場合はステップＳ１〕８へ進む。Next, the above values of j and k are each substituted into the left side of equation (27), the left side is operated, and the operation result CA is obtained. (Step 5P5). Next, it is determined whether CA=O or not, and if the determination result is rNOJ, go to step SP7;
The lifting platform of rYLsJ proceeds to step SP8. Step S
At P7, it is determined whether the j value is greater than or equal to B. If the result of this determination is rNOJ, proceed to step SP9; if rYEsJ, proceed to step S1]
Proceed to step 8. In step SP9, it is determined whether J is greater than or equal to the value r31JJ:. If the judgment result is rNOJ, the process proceeds to step SP10, and if the result is rYEsJ, the process proceeds to step S1]8.

ステップ５Ｐ１０では、Ｊの１１０がインクリメントさ
れる。次いで、ステップＳ１〕８では、川の値が１６よ
り小あるいはイコールであるか否かが判断され、この判
断結果がｒＹＥｓＪの場合はステップｓ１〕３へ戻り、
またｒＮＯＪの場合は、ステップ５Ｐ１１へ進む。In step 5P10, J is incremented by 110. Next, in step S1]8, it is determined whether the value of the river is less than or equal to 16, and if the result of this determination is rYEsJ, the process returns to step s1]3.
Further, in the case of rNOJ, the process advances to step 5P11.

ステップＳＰ１１では、再びＣＡの値がｒＯＪであるか
否かがチェックされる。そして、このチェック結果が１
°ＮＯＪの場合は「二重誤りなし」（ステップＳＰ１．
２）と判断され、まｉこ、「ＹＥＳ」の場合は「データ
Ｗｋ　、ＷＪに誤りあり」と判断される。In step SP11, it is checked again whether the value of CA is rOJ. And this check result is 1
°If NOJ, "no double error" (step SP1.
2), and if the answer is "YES", it is determined that "there is an error in the data Wk and WJ".

このように、上述した二重誤り検出においては、まず、
ＪをＢ／２＋１と仮定してこの場合のｋの値を前記（２
８）式からめ、次いで得られたｋ。In this way, in the double error detection described above, first,
Assuming that J is B/2+1, the value of k in this case is expressed as (2
8) From the equation, then the obtained k.

ｊの組を（２７）式に代入して同（２７）式を満足する
か否かをチェックし、以下、同様のことをＪ＝Ｂ／２＋
２．８／２＋３．・・・の６値について行うことにより
、（２７）式、（２８）式を共に満足するに、Ｊの組を
めている。この場合、求められたに、Ｊの組は、ｊがＪ
＞Ｂ／２であり、一方、１くがｋ　＜Ｂ／２であるとこ
ろから、前記（１７）式を満足している。また、上述し
たチェックはＪの値がＪＯＢ（ステップＳＰ７参照）で
あり、かつ、ｆ＜３１（ステップＳＰ９参照）の場合の
み行うようになっており、したがって請求められたｋ　
、ノの組は前記（１６）式を満足している。また、デー
タＷＯ−Ｐ３の合語が３２であるところから、Ｊを１６
回変化させれば必ず、ｋ。Substitute the set of j into equation (27) and check whether the equation (27) is satisfied.
2.8/2+3. By performing the calculation for the six values of . In this case, the set of J is determined such that j is J
>B/2, and on the other hand, since k<B/2, the above formula (17) is satisfied. Furthermore, the above-mentioned check is performed only when the value of J is JOB (see step SP7) and f<31 (see step SP9).
, and satisfy the above equation (16). Also, since the codeword of data WO-P3 is 32, J is 16.
If you change it twice, it will always be k.

Ｊの組があるか否かが判定され、したがって、ステップ
ＳＰ３．ＳＰ４・・・ＳＰ８なる試行過程を１６回繰返
すようになっている。（ステップＳＰ８参照）。It is determined whether there is a set J, and therefore step SP3. The trial process SP4...SP8 is repeated 16 times. (See step SP8).

しかして、上述した過程によって二重誤りの検出を行う
回路が第３図におＣノる二重誤り検出部２４ぐあり、以
ト、この検出部２４の動作を説明する。A circuit for detecting double errors through the above-described process is a double error detecting section 24 shown in FIG. 3, and the operation of this detecting section 24 will be described below.

まず、前述したように、第５図に示すタイミング１３．
１’ｌにＪ３いて内部バスｌＮＢ５に３４゜Ｓ５が各々
出力される。また、タイミング１５においてはＳ４が、
タイミング１６においてはＳ６が各々内部バスＩ　Ｎ　
Ｂ　Ｓに出力される。なお、上記タイミング１３，１４
．１５．１６において８４、Ｓ５．８４．８６が順次内
部バスｌＮＢ５へ出力される理由は、前述した説明およ
び第５図に承りタイミングヂ＋ｔ　−ｈから明らかなよ
うに、タイミング′１３から制御信号ＤＢＳＷ１が“１
″となり、かつタイミング１５で信号ＰＬＳＣＡＬが１
度ＩＩ　Ｉ　Ｉ＋に立ら上がることによる。タイミング
１３において８４が内部バスｌＮＢ５へ出力されると、
ＲＯＭ（１）から（Ｓ４）が出力され、この（Ｓ４）が
タイミング１４においてＤＬ（１）−ａから出力される
。また、タイミング１４において８５が内部バスｌＮＢ
５へ出力されると、ＲＯＭ（１）から（Ｓ５）がタイミ
ング１５においてＤＬ（１）−ａから出ツノされる。ま
たこのタイミング１５において、（Ｓ４）がＤＬ（１）
−すから出力される。このタイミング１５において、制
御信号ＴＡＪＫＬは“０″信号に、制御信号ＴＤＩＶは
゛′１″信号にあり、したがって、ＤＬ（１）　＝ｂ内
のくＳ４）は５ＥＬ（１）を通過し、ＩＮＶ（１）によ
って反転されで、ＦＡＤ（１）の入力端子Ｂへ供給され
る。この結果、タイミング１５においてＦＡＤ（１’）
の出力は（Ｓ５）−（Ｓ４）、すなわち、（Ｓ５／Ｓ４
）となり、この（Ｓ’５／Ｓ４）がタイミング１６にお
いてＲ（Ｍ）から出力される。このタイミング１６にお
いて、制御信号ＴＯＵＴＡは゛０″信号にあり、したが
って、Ｒ（Ｍ）内の（Ｓ５／Ｓ４）が５ＥＬ（２）を介
してＲ（Ｂ）へ供給される。この時、制御信号ＴＬＤＢ
は゛″１″１″信号、したがって、タイミング１６にお
いてＲ（Ｍ）から出力された（　Ｓ　５　／　Ｓ　４’
、　）は、同タイミング１６においてＲ（Ｂ）に読込ま
れる。以後、このデータ（Ｓ５／８４）は全処理が終了
するまで（タイミング９３まで）Ｒ（１３）に保持され
る。ここで、データ（Ｓ５／８４）は、前記（２６）式
から明らかなようにデータ１３のことである。First, as mentioned above, timing 13. shown in FIG.
J3 is output to 1'l, and 34°S5 is output to internal bus lNB5. Also, at timing 15, S4
At timing 16, S6 is connected to each internal bus I N
Output to BS. In addition, the above timings 13 and 14
．． The reason why 84 and S5. is “1”
'', and the signal PLSCAL becomes 1 at timing 15.
By standing up to degree II I I+. When 84 is output to internal bus INB5 at timing 13,
(S4) is output from ROM (1), and this (S4) is output from DL (1)-a at timing 14. Also, at timing 14, 85 is the internal bus lNB.
5, the ROM(1) to (S5) is output from the DL(1)-a at timing 15. Also, at this timing 15, (S4) is DL (1)
− is output from At this timing 15, the control signal TAJKL is at the "0" signal, and the control signal TDIV is at the "'1" signal. Therefore, S4) in DL(1) = b passes through 5EL(1), and INV( 1) and is supplied to the input terminal B of FAD(1).As a result, at timing 15, FAD(1')
The output of is (S5)-(S4), that is, (S5/S4
), and this (S'5/S4) is output from R(M) at timing 16. At this timing 16, the control signal TOUTA is at the "0" signal, so (S5/S4) in R(M) is supplied to R(B) via 5EL(2). At this time, the control signal T.L.D.B.
is the ``1''1'' signal, therefore output from R(M) at timing 16 (S 5 / S 4'
, ) are read into R(B) at the same timing 16. Thereafter, this data (S5/84) is held in R(13) until all processing is completed (until timing 93). Here, data (S5/84) is data 13, as is clear from equation (26) above.

次に、上記と同様の過程によりタイミング１８において
データ（Ｓ６／８４）がＲ（Ａ）に読込まれる。ぞして
、このデータ（５６／３４）は、以後、タイミング９３
までＲ（Ａ）に保持される。Next, data (S6/84) is read into R(A) at timing 18 through the same process as above. Therefore, this data (56/34) will be used at timing 93 from now on.
It is held at R(A) until.

ここで、データ（Ｓ６．／Ｓ＝１．）は、前記（２５）
式から明らかなようにデータＡのことである。Here, the data (S6./S=1.) is the above (25)
As is clear from the equation, this refers to data A.

このようにして、タイミング１８においてＲ（Ａ）、１
で（Ｂ）に各々データＡ、Ｂが用意される。そして、こ
のタイミング１８からタイミング６６の間において二重
誤りの検出が行われる（第６図参照）。In this way, at timing 18, R(A), 1
Then, data A and B are prepared in (B). Then, double error detection is performed between timing 18 and timing 66 (see FIG. 6).

すなわち、まずタイミング１８においてＨＡＤの入力端
へデータＢが供給されることから、制御信号ＴＬＤＬＡ
によりｌ−Ｉ　Ａ　Ｄから８　／　２−１−１が出力さ
れ、このデータＢ／２＋１が同タイミング１８において
、Ｒ（Ｌ）に読込まれる。次のタイミング１９において
は、Ｒ（Ｌ）からデータＢ／２＋１（以下、Ｊｏとする
）が出力される。また、この時制御信号Ｔ　Ｋ　ＣＡ　
Ｌが１１１　Ｉ＋倍信号あり、したがって、ＡＮＤ　（
５）が開状態になると共に、ｊＮＶ（２）がインバータ
として動作する。この結果、タイミング１９においてＦ
ＡＤ　（２）の入力端子ＡにデータＢが、入力端子Ｂに
データＪ。That is, since data B is first supplied to the input terminal of HAD at timing 18, the control signal TLDLA is
Therefore, 8/2-1-1 is output from l-IAD, and this data B/2+1 is read into R(L) at the same timing 18. At the next timing 19, data B/2+1 (hereinafter referred to as Jo) is output from R(L). Also, at this time, the control signal TK CA
L is 111 I+ times the signal, therefore, AND (
5) becomes open, and jNV(2) operates as an inverter. As a result, at timing 19, F
Data B is input to input terminal A of AD (2), and data J is input to input terminal B.

ｉｏの否定）が各々供給され、ＦＡＤ（２）からＢ　Ｊ
ｏ、すなわち、ｋｏが出力される（第９図ステップＳＰ
４参照）。このデータｋｏは次のタイミング２０におい
てＲ（ＫＬ）から出力され、ＲＯＭ（３）へ供給される
。これにより、タイミング２０においてＲＯＭ（３）か
らαが出力され、ＥＸＯＲ（２）の入力端子Ｂへ供給さ
れる。negation of io) are supplied respectively, and B J
o, that is, ko is output (step SP in FIG. 9).
(see 4). This data ko is output from R (KL) at the next timing 20 and supplied to ROM (3). As a result, α is output from the ROM (3) at timing 20, and is supplied to the input terminal B of EXOR (2).

一方、タイミング１９に、ｌ１３いて、制御信号ＴＯＵ
ＴＡが゛１″信号となり、Ｒ（Ａ）内のデータＡｌｆｉ
ＳＥＬ（２）を介してＲＯＭ（２＞の入力端へ供給され
、ＲＯＭ（２＞からデータ♂が出力される。このデータ
♂は次のタイミング２０においてＤＬ（２＞−ａから出
力され、５Ｗ（３）を介して５ＥＬ（４）へ供給される
。この時、５ＥＬ（４）の制御Ｉ　（ｉ号ＴＡＩ−Ｐ　
Ａは゛′１′′信号にあり、したがって、タイミング２
０においてデータ♂が５ＥＬ（４）を介してＥＸＯＲ（
２）の入力端子Ａへ供給される。以上の結果、タイミン
グ２０において、ＥＸＯＲ（２）の出力がα＋αとなり
、このデータα＋αが次のタイミング２１においてＤＬ
（４）から出力される。On the other hand, at timing 19, l13 is present, and the control signal TOU
TA becomes “1” signal, data Alfi in R(A)
It is supplied to the input terminal of ROM (2> through SEL (2), and data ♂ is output from ROM (2>. This data ♂ is output from DL (2>-a at the next timing 20, and the 5W (3) to the 5EL (4). At this time, the control I of the 5EL (4) (No. i TAI-P
A is at the ``'1'' signal, so at timing 2
At 0, data ♂ is EXOR(
2) is supplied to input terminal A. As a result of the above, at timing 20, the output of EXOR (2) becomes α+α, and this data α+α becomes DL at the next timing 21.
Output from (4).

また、タイミング２０において、制御信号ＴＫＣＡＬは
“Ｏ゛′′信号り、したがって、ＡＮＤ（５）が開状態
になると共に、ＩＮＶ　（２）が単なるスルーとして動
作する。この結果、タイミング２０においてＦＡＤ　（
２）の入力端子Ａへデータ「０」が、入力端子Ｂヘデー
タＪｏが各々供給され、ＦＡＩ）（２−）からデータＪ
ｏが出力される。Also, at timing 20, the control signal TKCAL becomes the "O'''' signal, so AND (5) becomes open and INV (2) operates as a simple through. As a result, at timing 20, FAD (
Data "0" is supplied to input terminal A of 2), data Jo is supplied to input terminal B, and data J is supplied from FAI) (2-).
o is output.

このデータＪｏは次のタイミング２１においてＲ（ＫＬ
）から出力され、ＲＯＭ（３）へ供給されム る。これににす、ＲＯＭ（３）からαが出力され、ＥＸ
ＯＲ（２）の入力端子Ｂへ供給される。This data Jo is R(KL
) and is supplied to the ROM (3). In this case, α is output from ROM (3) and EX
It is supplied to input terminal B of OR(2).

一方、このタイミング２１において、制御信号ＴΔＬＰ
Ａは“０′′信号にあり、したがって、ＤＬ（４）の内
容α＋αが５ＥＬ（４，）を介してＥＸＯＲ（２）の入
力端子Ａへ供給される。この結果、タイミング２１にお
いてＥＸＯＲ（２）の出力は♂十α１＋αム（第９図に
お番）るステップＳＰ５参照）となり、このデータ♂＋
αゝ°十ｔがＯ検出回路３２の入力端へ供給される。Ｏ
検出回路３２はＥＸＯＲ（２＞の出力がｒＯＪの時“０
″信号を出力し、「０」以外の時は゛１″信号を出力す
る八　嶋 （第９図ＳＰ６参照）。ここで、データα＋α＋α６が
「０」でないとすると、タイミング２１においてＯ検出
回路３２から“１″信号が出力され、ＡＮＤ（１）の入
力端へ供給される。On the other hand, at this timing 21, the control signal TΔLP
A is at the "0'' signal, so the content α+α of DL(4) is supplied to the input terminal A of EXOR(2) via 5EL(4,). As a result, at timing 21, EXOR(2) ) is ♂α1+αm (see step SP5 in Figure 9), and this data ♂+
αゝ°10t is supplied to the input terminal of the O detection circuit 32. O
The detection circuit 32 outputs “0” when the output of EXOR(2> is rOJ).
'' signal, and outputs a ``1'' signal when the signal is other than ``0'' (see Figure 9 SP6).Here, if data α+α+α6 is not ``0'', the O detection circuit 32 outputs a ``1'' signal at timing 21. A "1" signal is output and supplied to the input end of AND(1).

また、タイミング２１においては、制御信号ＴＡＤＬが
゛１″信号となり、この＋＋　１　＋＋倍信号ＡＮＤ（
１）の入力端へ供給される。また、このタイミング２１
においては、Ｊ　ｏ　＜　３１かつＪ。≦Ｂであり、し
たがって、ＧＯＭＰおよびＦＡＤ（２）の端子Ｃから各
々１１１　ＩＩ倍信号出力されている。この結果、タイ
ミング２１においてＡＮＤ（１）の出力が“１′°信号
となり、この“１″信号が１−ＩＡＤヘキｒリイ信号と
して供給される。これによりＲ（Ｌ　）の出力の値に「
１」が加算され、ＨＡＤの出力がｔｏ＋１（以下、Ｊｌ
とする）となり、このデータＪ＋が次のタイミング２２
においてＲ（＋−）から出力される。Also, at timing 21, the control signal TADL becomes a "1" signal, and this ++1++ times signal AND(
1) is supplied to the input terminal. Also, this timing 21
In , J o < 31 and J. ≦B, therefore, signals of 111 II times are output from the terminals C of GOMP and FAD (2), respectively. As a result, at timing 21, the output of AND(1) becomes a "1'° signal," and this "1" signal is supplied as the 1-IAD signal.This causes the value of the output of R(L) to change to "
1" is added, and the output of HAD is to+1 (hereinafter, Jl
), and this data J+ is the next timing 22
It is output from R(+-) at.

以下、タイミング２２〜２４．２５〜２７．・・・６４
〜６Ｇにおいて同様の動作が繰り返され、これにより、
タイミング２／Ｉ、２７．・・・６６において各々、Ｅ
ＸＯＲ（２’）から、α０＋αゞ′十ノ゛、♂＋♂”＋
　涜・−、（Ｘ　−１−＋２”−１−ｃｊ”ｌｆｉ各々
出力され、また、Ｏ検出回路３２からこれらの各データ
が「０」か否かの判断結果が出力される。Below, timings 22-24, 25-27. ...64
Similar operations are repeated at ~6G, which results in
Timing 2/I, 27. ...66, respectively, E
From XOR (2'), α0+αゞ'10, ♂+♂''+
-, (X -1-+2"-1-cj"lfi are respectively outputted, and the O detection circuit 32 outputs a judgment result as to whether each of these data is "0" or not.

ところぐ、上記説明および第６図に示す各データｊ＋、
に＋・・・等はいずれもタイミング６６までＥＸＯＲ（
２）の出力が「０」にならなかった場合であり、途中の
過程においてＥＸＯＲ（２）の出力が１０」となった場
合、すなわち、前記（１６）、、（ＩＬ）、＜２７）、
（２Ｂ）式をいずれも満足するに、Ｊの組があった場合
には次の様になる。すなわち、例えばタイミング２４に
おいてＥＸＯＲ（２）　から出力されたデー１）♂＋ａ
”°＋　α（’１が「０」であった場合は、同タイミン
グ２４において０検出回路３２から１１０　＋１信号が
出力され、ＡＮＤ（１）の入力端へ供給される。この結
果、タイミング２４において制御信号Ｔ　Ａ、Ｄ　Ｌが
“１″信号に立上ってもＡＮＤ（１’）の出力は“０”
′信号を続け、したがって、Ｒ（Ｌ）の内容がインクリ
メントされることはない。この結果、タイミング２７に
おいて再びＥＸＯＲ（２）からデータα１＋♂’＋　１
’が出力され、Ｏ検出回路３２から“Ｏ°′信号が出力
され、以下、同じ動作が繰り返される。Tokorogu, each data j+ shown in the above explanation and FIG. 6,
+... etc. are all EXOR until timing 66 (
This is a case where the output of 2) does not become ``0'', and the output of EXOR (2) becomes 10'' in the middle of the process, that is, the above (16), , (IL) < 27),
If there is a set of J that satisfies both equations (2B), then the following is true. That is, for example, data 1)♂+a output from EXOR(2) at timing 24
``°+α('If 1 is 0, the 110+1 signal is output from the 0 detection circuit 32 at the same timing 24 and is supplied to the input terminal of AND (1). As a result, at timing 24 Even if the control signals T A and D L rise to a “1” signal, the output of AND (1') is “0”
' signal, so the contents of R(L) are never incremented. As a result, at timing 27, data α1+♂'+1 is again sent from EXOR(2).
' is output, an "O°' signal is output from the O detection circuit 32, and the same operation is repeated thereafter.

すなわち、タイミング２４においてＥＸＯＲ（２）から
出力されたデータα８＋♂°＋Ｊ“がｒＯＪであった場
合は、以後、Ｒ（Ｌ）の内容はＪｌに保持され、Ｒ’（
Ｋ　Ｌ　）からはタイミング２６，２９．・・・６５に
おいてに１が、タイミング２７．３０・・・６６におい
てＪｌが各々出力され、ＥＸＯＲ（２）からはタイミン
グ２７，３０．・・・、６６においてαＡ−１♂“十ｃ
／’が出力され、また、０検出回路３２からは、タイミ
ング２７．３０．・・・、６６において゛０゛′信号が
出力される。そして、タイミング６０において０検出回
路３２から“０′″信号が出力されると、インバータ３
３の出ツノが″′１″信号となり、この゛１″信号がタ
イミング６６において１１１　Ｉ＋となる制御信号ＴＬ
ＤＥ２によりＲａ　（Ｅ２＞に読込まれる。そして、こ
のＲａ（Ｅ２）の内容がＥ２フラグとして端子Ｔ４へ出
力される。しかして、このＥ２フラグにより二重誤りが
あるか否かを検出することができる。That is, if the data α8+♂°+J" output from EXOR(2) at timing 24 is rOJ, the content of R(L) is held in Jl and R'(
K L ) from timing 26, 29 . . . . 65, Jl is output at timing 27.30 . . . 66, and EXOR (2) outputs timing 27, 30 . ..., αA-1♂“10c” in 66
/' is output, and the 0 detection circuit 32 outputs timing 27.30. . . , a ``0'' signal is output at 66. Then, when the 0' signal is output from the 0 detection circuit 32 at timing 60, the inverter 3
The output of 3 becomes the "'1" signal, and this "1" signal becomes the control signal TL which becomes 111 I+ at timing 66.
It is read into Ra (E2>) by DE2.Then, the contents of this Ra (E2) are outputted to terminal T4 as an E2 flag.Therefore, it is possible to detect whether or not there is a double error using this E2 flag. I can do it.

なお、タイミング６６までの間にＲ（Ｌ）の内容が３１
に達した場合、あるいは、Ｊ≧Ｂとなった場合はＧＯＭ
ＰあるいはＦＡＤ　（２）の端子Ｃから゛′０″信号が
出力され、したがって、その時点以降Ｒ（Ｌ）がインク
リメントされることはない（第９図の８１）７，５ｔ）
９参照）。Note that the content of R(L) is 31 until timing 66.
If , or if J≧B, GOM
A ``'0'' signal is output from terminal C of P or FAD (2), and therefore R(L) will not be incremented from that point on (81 in Figure 9)7.5t)
9).

（４）二重誤りの訂正（前記０項参照）前記（１８）式
は、前記（２５）式を用いれば、Ｅｈ　＝　（８，１＋
ａ’−３ｏ）／♂す３０）ＥＪ＝（Ｓ１＋α・ＳＯ）／
α・・・（３１）と表すことができる。そして、これら
の値Ｅｋ。(4) Correction of double error (see item 0 above) The above equation (18) can be changed by using the above equation (25), Eh = (8,1+
a'-3o)/♂su30) EJ=(S1+α・SO)/
It can be expressed as α...(31). And these values Ek.

ＥＪがまれば、前記（１９）式に基づいてデータＷｋ　
、ＷＪの誤りを訂正することができる。If EJ is equal to EJ, data Wk is calculated based on equation (19) above.
, WJ errors can be corrected.

この二重誤りの訂正はタイミング７１〜８８（第７図）
の間において行われる。最初に、データＷＪの訂正がタ
イミング７１〜８０の間（第７図に示す期間７Ｍ３参照
）において行われる。すなわち、まず、タイミング７１
においてシンドロームＳＯが内部バスｌＮＢ５へ出力さ
れると、ＲＯＭ（１）から（ＳＯ）が出力される。この
（ＳＯ）は次のタイミング７２においてＤＬ（１）−ａ
から出力され、ＦＡＤ（１）の入力端子Ａへ供給される
。一方、このタイミング７２において、Ｒ（ＫＬ）の出
力は誤りデータＷｋの位置を示すデータとなっている。This double error is corrected at timings 71 to 88 (Figure 7).
It is carried out between. First, data WJ is corrected between timings 71 and 80 (see period 7M3 shown in FIG. 7). That is, first, timing 71
When the syndrome SO is output to the internal bus INB5, (SO) is output from the ROM (1). This (SO) is DL(1)-a at the next timing 72
The signal is output from the FAD (1) and supplied to the input terminal A of the FAD (1). On the other hand, at this timing 72, the output of R(KL) is data indicating the position of the error data Wk.

この理由は次の通りである。The reason for this is as follows.

１１１１ｉ１１信号ＴＫＣＡしはタイミン／６５ｋｌあ
イーＣＬｄ　Ｏ＋１信号となり、以後、タイミング７０
まで１１０１ｔ信号を続ける。ｉ制御信号ＴＫＣＡＬが
“ｌ　Ｏｌ”信号になると、ＡＮＤ（！５）の出力が「
０」となり、したがって、］二Δ１）（２）の入力端子
ＡへｒＯＪが供給され、また、ＩＮＶ（２＞がスルーと
して動作し、したがって、ＦＡＤ　（２）の入ツノ端子
ＢへＲ（Ｌ）の出力、リーなわら、誤りデータＷＪの位
置を示Ｊデータノが供給され、この結果、ＦＡＤ　（２
）の出ツノが、ｊとなる。そして、このノがタイミング
６ＧにおいてＲ（ＫＬ）から出力される。以後、ｌ＝’
ＡＤ（２）の出力はタイミング７０まで１を続番ノ、し
たがってＲ（ＫＬ＞の出力がタイミング７１まで天を続
ける。次に、タイミング７１において制９１１信号Ｔ　
Ｋ　ＣＡ　Ｌが゛１″信号となる。これにより、同タイ
ミング７１においてＦＡＤ　（２）の出力がＢ　−Ｊ　
＝　ｋとなり、このデータ１（が次のターｆミング７２
においてＲ（ＫＬ）から出力される。なＪ）　ｚこのＲ
（＋＜Ｌ）の出ツノのタイミング７２以降の変化は次の
通りである。まず、タイミング７２にＪｊいて制御信号
ＴＫＣＡＬが“Ｏ＋＋になり、したがって、同タイミン
グ７２においてＦＡＤ（２）の出力が１となり、次のタ
イミング７３においでＲ（ＫＬ）力翫ら再びｊが出力さ
れる。以後、タイミング８４．．８７にお０て制御信号
ＴＫＣＡＬが゛１″信号となること力）ら、タイミング
８５．８８においてＲ（ＫＬ）の出力がｋどなり、他の
タイミングにおいてｊとなる（第７図参照）。The 1111i11 signal TKCA becomes the timing/65kl CLd O+1 signal, and thereafter the timing 70
The 1101t signal continues until When the i control signal TKCAL becomes the “l Ol” signal, the output of AND (!5) becomes “
0'', therefore, rOJ is supplied to the input terminal A of ]2Δ1)(2), and INV(2> operates as a through), so R(L) is supplied to the input terminal B of FAD (2). ), the data indicating the position of the error data WJ is supplied, and as a result, FAD
) becomes j. Then, this signal is output from R (KL) at timing 6G. Hereafter, l='
The output of AD(2) continues to be 1 until timing 70, so the output of R(KL> continues to be 1 until timing 71.Next, at timing 71, the control 911 signal T
K CA L becomes the "1" signal. As a result, the output of FAD (2) becomes B - J at the same timing 71.
= k, and this data 1 (is the next timing f72
It is output from R(KL) at. Na J) z this R
The changes after the timing 72 of the output of (+<L) are as follows. First, at timing 72, the control signal TKCAL becomes "O++" at Jj, and therefore, at the same timing 72, the output of FAD (2) becomes 1, and at the next timing 73, j is output again from the R (KL) power line. After that, since the control signal TKCAL becomes a ``1'' signal at timings 84..87), the output of R (KL) becomes k at timing 85.88, and becomes j at other timings. (See Figure 7).

このように、タイミング７２においてＲ（ＫＬ＞の出力
はｋとなっている。また、このタイミング７２において
５ＥＬ（３）へ供給される制御信号ＴＡＪが“０″信号
、５ＥＬ（１）へ供給される制御信号ＴＡＪＫＬが゛１
″信号、ＩＮＶ（１）へ供給される制御信号ＴＤＩＶが
゛０″信号にある。この結果、タイミング７２において
ＦＡＤ（１）の入力端子Ａに前述した（Ｓｏ）が、入力
端子Ｂにｋが各々供給され、ＦＡＤ（１）からに＋（Ｓ
Ｏ）、すなわち（α・Ｓｏ）が出力される。In this way, at timing 72, the output of R(KL> is k. Also, at this timing 72, the control signal TAJ supplied to 5EL(3) is a "0" signal, and the output is supplied to 5EL(1). The control signal TAJKL is 1
The control signal TDIV supplied to the ``0'' signal and INV(1) is present in the ``0'' signal. As a result, at timing 72, the above-mentioned (So) is supplied to input terminal A of FAD (1), k is supplied to input terminal B, and +(S
O), that is, (α·So) is output.

そして、この（α・Ｓｏ）が次のタイミング７３におい
てＲ（’Ｍ）から出力される。このタイミング７３にお
いてＳＥＬ　（２）へは制御信号ＴＯＵＴＡとして゛０
″信号が供給されている。しだがって、Ｒ（Ｍ）に読込
Ｊ：れた（αゝ・ＳＯ）はＳＥ［〈２）を介して］マＯ
Ｍ（２＞へ供給され、ＲＯＭ〈２）から、α・ＳＯが出
力される。このα・ＳＯは次のタイミング７４において
ＤＬ（２＞−ａから出力され、次いで、タイミング７６
においてＤＬ（２＞−ｃから出力され、ＥＸＯＲ（１）
の入力端子Ｂへ供給される。Then, this (α·So) is output from R('M) at the next timing 73. At this timing 73, the control signal TOUTA is sent to SEL (2) as "0".
'' signal is supplied. Therefore, the (αゝ・SO) read into R(M) is sent to SE [via <2)]
It is supplied to M(2>), and α·SO is output from ROM<2). This α・SO is output from DL(2>-a at the next timing 74, and then at timing 76
is output from DL(2>-c, EXOR(1)
is supplied to input terminal B of.

使方、タイミング７６において内部バスｌＮＢ５にシン
ドロームＳ１が出力され、また、この時同時に５Ｗ（２
）へ供給されている制御信号ＤＢＳＷ２が“１“′信号
に立上る。この結果、タイミング７６にＪｊ　イてシン
ドロームＳ１が５Ｗ（２）を介し”（ｌＥＸＯＩ−（（
１）の入力端子Ａへ供給され、ＥＸＯＲ（１）からα８
・５ｏ−１−８ｌ（以下、■と記１；第７図四角枠内参
照）が出力される。そして、この■はタイミング７Ｇに
おいて制御信号ＰＬＳＣＡＬが’　１　”信号にあるこ
とから、スイッチ３０を介してＤＬ（３）へ供給され、
次のタイミング７７においてＤＬ（３）−ａから出力さ
れ、５Ｗ（１）を介して内部バスｌＮＢ５へ出力される
。How to use, at timing 76, syndrome S1 is output to internal bus lNB5, and at the same time, 5W (2
) rises to a "1" signal. As a result, at timing 76, syndrome S1 is transmitted via 5W(2) "(lEXOI-((
1) is supplied to the input terminal A of
・5o-1-8l (hereinafter referred to as 1; see inside the rectangular frame in FIG. 7) is output. Since the control signal PLSCAL is at the '1' signal at timing 7G, this ■ is supplied to the DL (3) via the switch 30,
At the next timing 77, the signal is output from DL(3)-a, and is output to the internal bus INB5 via 5W(1).

タイミング７７において■が内部バスＩ　ＮＢＳへ出力
されると、ＲＯＭ（１）から（■）が出ツノされる。こ
の（■）は、タイミング７８においてＤＬ（１）−ａか
ら出力されＦＡＤ（１）の入力端子Ａへ供給される。一
方、このタイミング７８において、ＳＥＬ　（２）の制
御信号ＴＯＵＴＡ。At timing 77, when ■ is output to the internal bus INBS, (■) is output from ROM (1). This (■) is output from DL(1)-a at timing 78 and supplied to input terminal A of FAD(1). On the other hand, at this timing 78, the control signal TOUTA of SEL (2).

ＳＥ、Ｌ（３）の制御信号ＴＡＪ、　Ｓ　Ｅ　Ｌ　（１
）の制御信号ＴＡＪＫＬ、ＩＮＶ（１）の制御信号ＴＤ
ＩＶがいずれも゛１″信号となり１、この結果、Ｒ（Ａ
）に記憶されているデータＡｈ′Ｘ５ＥＬ（２＞、ＳＥ
Ｌ　（３）、ＳＥＬ　（１）を介してＩＮＶ（１）へ供
給され、ここで反転されてＦＡＤ（１）の入力端子Ｂへ
供給される。これにより、タイミング７８においてＦＡ
Ｄ（１）から（■）−Ａ、＾ 寸なわら、（■／α）が出力される。ここで、■／α’
＝（Ｓ１＋α５・Ｓｏ）／α４＝ＥＪ・・・（３２） であり（第（３１）式参照）、シたがってタイミング７
８におけるＦＡＤ　（１）の出力は（ＥＪ）となる。イ
して、この（ＥＪ）が次のタイミング７９においてＲ（
Ｍ）から出ツノされ、ＳＥＬ　（２）を介してＲＯＭ（
２＞へ供給され、ＲＯＭ（２）からＥｌが出力される。SE, L (3) control signal TAJ, S E L (1
) control signal TAJKL, control signal TD of INV(1)
Both IV become "1" signal 1, and as a result, R(A
) Data Ah′X5EL(2>, SE
It is supplied to INV (1) via L (3) and SEL (1), where it is inverted and supplied to input terminal B of FAD (1). As a result, at timing 78, the FA
From D(1), (■)-A, ^, (■/α) is output. Here, ■/α'
=(S1+α5・So)/α4=EJ...(32) (see equation (31)), therefore timing 7
The output of FAD (1) at 8 is (EJ). Then, this (EJ) becomes R(
M) and is transferred to the ROM (
2>, and El is output from ROM (2).

このＥＪは次のタイミング８０においてＩ）Ｌ（２）−
ａから出力される。This EJ is I)L(2)- at the next timing 80
Output from a.

この時（タイミング８０）、ＳＷ　（３）、５Ｗ（２）
はいずれも開状態であり、したがって、ＤＬ（２）−ａ
から出力されたＥＪは、５Ｗ（３）。At this time (timing 80), SW (3), 5W (2)
are both open, therefore DL(2)-a
The EJ output from is 5W (3).

５Ｗ（２＞を介して内部バスｌＮＢ５へ出力され、この
内部バスＩ　ＮＢＳを介してＥＸＯＲ（３）の入ツノ端
子１３へ供給される。5W(2>) to the internal bus INBS, and is supplied to the input terminal 13 of EXOR(3) via this internal bus INBS.

他方、タイミング７７において５ＥＬ（３）の制御信号
１ΔＪがｌ　Ｑ　１１４ｇ号にあり、したがって同タイ
ミング７７においてＲ（ＫＬ）の出ノＩＪが５ＥＬ（３
）おＪ、び端子］°３を介してアドレス制御回路８（第
２図）へ供給される。アドレス制御回路８は、同タイミ
ング７７においてこのデータＪを入ツノし、３タイミン
グ後のタイミング８０においてデータＷＪが記憶されて
いるＲＡＭ６のアドレスを出力する。これにより、同り
Ｃミンク８ＯにおいてＲＡＭ６からデータＷＪが出力さ
れ、データバスＤＡＢＳ２を介してＬＸＯＲ（３）の入
力端Ａへ供給される。この結果、タイミング８０におい
てＥＸＯＲ（３）からＷ　Ｊ　−１−Ｅ　Ｊ　、ずなわ
ら、正しいデータ＜ＷＪ　＞が出力される。この時、５
Ｗ（４）の制御信号ＤＯ８Ｗは゛′１゛′信号にあり、
したがってデータ＜　Ｗ　Ｊ　’＞は５Ｗ（４）を介し
てＤＬ　（５）へ供給され、このＤＬ（５）によって３
タイミング遅延され、タイミング８３においてデータバ
スＤＡＢＳ１　（第２図）へ出力される。一方、タイミ
ング８０において、Ｒ（Ｋし）の出カッが５ＥＬ（３）
を介してアドレス制御回路８へ供給される。アドレス制
御回路８は同タイミング８０においてこのデータｊを入
力し、３タイミング後のタイミング８３においてデータ
ＷＪのアドレスをＲＡＭ６へ出力する。これにより、デ
ータ＜Ｗ、、ｆ　＞がＲＡＭ６に書込まれる。On the other hand, at timing 77, the control signal 1ΔJ of 5EL(3) is at lQ 114g, so at the same timing 77, the output IJ of R(KL) is 5EL(3).
) and terminals ]°3 to the address control circuit 8 (FIG. 2). The address control circuit 8 inputs this data J at the same timing 77, and outputs the address of the RAM 6 where the data WJ is stored at a timing 80 three timings later. As a result, data WJ is output from the RAM 6 in the same C mink 8O and is supplied to the input terminal A of LXOR (3) via the data bus DABS2. As a result, at timing 80, EXOR(3) outputs W J -1-E J , which is exactly the correct data <WJ >. At this time, 5
The control signal DO8W of W(4) is in the '1' signal,
Therefore, data <W J '> is supplied to DL (5) via 5W (4), and this DL (5)
The timing is delayed and outputted to the data bus DABS1 (FIG. 2) at timing 83. On the other hand, at timing 80, the output of R (K) is 5EL (3)
The signal is supplied to the address control circuit 8 via the address control circuit 8. The address control circuit 8 inputs this data j at the same timing 80, and outputs the address of the data WJ to the RAM 6 at a timing 83 three timings later. As a result, data <W,,f> is written into the RAM6.

以上がデータＷＪの訂正の過程である。以上の過程と全
く同様にして、タイミング７９〜８８（期間７Ｍ４参照
）においてデータＷｋの訂正が行われる。なお、このデ
ータＷｋの訂正過程の説明は省略する。第７図のタイミ
ングチャートを参照されたい。The above is the process of correcting the data WJ. In exactly the same manner as the above process, data Wk is corrected at timings 79 to 88 (see period 7M4). Note that a description of the process of correcting the data Wk will be omitted. Please refer to the timing chart in FIG.

（５）単−誤りのａ’Ｊ正（前記０項参照）この訂正は
タイミング８６〜９２の間において行われる。Ｊ”ｃｌ
わち、まず、タイミング８６において内部バスＩ　Ｎ　
１３５へシンドロームＳＯが出力され、次いでタイミン
グ８７において内部バスｌＮＢ５ヘシンド［ｌ−ムＳ１
が出力される。この結果、タイミング８７に（１３いて
（Ｓｏ）が、タイミング８８にＪｊいＴ（Ｓ′ｌ）が各
々ＤＬ（１）−ａから出力され、同タイミング８８にお
いてＤＬ（１）−ａから（Ｓｌ）が、ＤＬ（１）−ｂか
ら（Ｓｏ）が各々出力される。一方、このタイミング８
８にＪｊいて、５ＥＬ（１）の制御信号ＴＡＪＫＬが’
　０　”信号、ＩＮＶ（１）の制御信号−ｒ　ＤＩＶが
’　ｉ　”　（８号にあり、したがって、ＦＡＤ（１）
の入力端子（３へ（Ｓｏ）の各ビットを反転したデータ
が供給される。この結果、タイミング、すなわち、（Ｓ
ｌ／Ｓｏ）が出力され、このデータ（Ｓ１／Ｓｏ’）が
次のタイミング８９においてＲ（Ｍ）から出力される。(5) Single error a'J correct (see item 0 above) This correction is performed between timings 86-92. J”cl
That is, first, at timing 86, the internal bus I N
The syndrome SO is output to the internal bus lNB5 at timing 87.
is output. As a result, (13 (So) is output from DL(1)-a at timing 87, Jj T(S'l) is output from DL(1)-a at timing 88, and (Sl) is output from DL(1)-a at timing 88. ) and (So) are output from DL(1)-b.On the other hand, this timing 8
8, the control signal TAJKL of 5EL(1) is '
0" signal, the control signal of INV(1) - r DIV is in 'i" (No. 8, therefore FAD(1)
Data with each bit of (So) inverted is supplied to the input terminal (3 of
l/So) is output, and this data (S1/So') is output from R(M) at the next timing 89.

ここで、データ（Ｓ１／Ｓｏ）は、前記（１１）式から
明らかなように誤りデータＷｊの位置を示すデータｊで
ある。Here, data (S1/So) is data j indicating the position of error data Wj, as is clear from equation (11).

そして、このデータｊは、タイミング８９においてＳＥ
Ｌ　（２）の制御信号−ｒＯＵＴＡ、５ＥＬ（３）の制
御信号ＴＡＪが各々“Ｏ”　、”　１　”であることか
ら、ＳＥＬ　（２）、ＳＥＬ　（３）を介してアドレス
制御回路８へ供給される。アドレス制御回路８はこのデ
ータｊを入力し、３タイミング後のタイミング９２にお
いて、データＷｊのアドレスをＲＡＭ６へ出力する。こ
れにより、タイミング９２においてＲＡＭ６からデータ
Ｗｊが読み出され、データバスＤＡＢＳ２を介してＥＸ
ＯＲ（３）の入力端子Ａへ供給される。また、このタイ
ミング９２においてシンドロームＳｏ　（＝Ｆｊ）が内
部バスＩ　ＮＢＳへ出力され、同内部バスＩ　ＮＢＳを
介してＥＸＯＲ（３）の入力端子１３へＥＸＯＲ（３）
　からＷｊ　＋ＳＯ＝　＜Ｗｊ　＞が出力され、５Ｗ（
４）を介してＤＬ（５）へ供給され、３タイミング後の
タイミング９５においてデータバスＤＡＢＳ１へ出力さ
れる。Then, this data j is SE at timing 89.
Since the control signal - rOUTA of L (2) and the control signal TAJ of 5EL (3) are "O" and "1", respectively, they are supplied to the address control circuit 8 via SEL (2) and SEL (3). be done. Address control circuit 8 inputs this data j, and outputs the address of data Wj to RAM 6 at timing 92 three timings later. As a result, data Wj is read from RAM6 at timing 92, and EX is read out via data bus DABS2.
It is supplied to input terminal A of OR(3). Also, at this timing 92, syndrome So (=Fj) is output to the internal bus INBS, and EXOR(3) is sent to the input terminal 13 of EXOR(3) via the internal bus INBS.
Wj +SO= <Wj > is output from 5W (
4) to DL(5), and is output to data bus DABS1 at timing 95 three timings later.

他方、タイミング９０．９１において、内部バスｌＮＢ
５へシンドロームＳｏ、Ｓ１が各々出力され、この結果
、上記と同様の過程により、タイミング９２においてデ
ータｊがアドレス制御回路８へ出力される。アドレス制
御回路８はこのデータｊを受１ノ、３タイミング後のタ
イミング９５においてデータＷｊのアドレスをＲＡＭ６
へ出力する。これににす、データ＜Ｗｊ＞がＲＡＭ６に
読込まれる。On the other hand, at timing 90.91, internal bus lNB
As a result, data j is output to the address control circuit 8 at timing 92 through the same process as described above. The address control circuit 8 receives this data j and stores the address of the data Wj in the RAM 6 at timing 95 one and three timings later.
Output to. At this point, data <Wj> is read into the RAM 6.

以上がデータ誤り検出弓Ｊ正回路１の詳細である。The details of the data error detection bow J positive circuit 1 have been described above.

次に、第２図に示す構成要素１０〜１４について説明づ
る。Next, the components 10 to 14 shown in FIG. 2 will be explained.

（１）１ラ一フラグ判定回路１゜ 上述した説明にＪ３いては、説明を簡略化するため、デ
ィスクに配録されるデータのフォーマットを第１図に示
すものとし、誤り訂正用データをＰＯ−Ｐ３の４データ
としたが、実際には、１フレームＦｒ内に更に別の４つ
の誤り訂正用データＱＯ〜Ｑ３が付加され、また、デー
タの記録順序もバラバラにされている（クロスインタリ
ーブ）。(1) 1-R-Flag Judgment Circuit 1 In the above explanation, in order to simplify the explanation, the format of the data recorded on the disk is shown in FIG. 1, and the error correction data is - P3 is 4 data, but in reality, 4 other error correction data QO to Q3 are added within one frame Fr, and the data recording order is also different (cross interleaving) .

なお、この点に関しては、例えば特開昭５７−４６２９
号公報に詳しい。そして、データ誤り検出・訂正回路１
は、まず誤り訂正用データＰＯ−Ｐ３に基づいて、前述
した過程によりデータ誤りの検出・訂正を行い（Ｃ１デ
コードと称される）、また、この際フラグＥＯ〜Ｅ２を
各々エラーフラグ判定回路１０へ出力する。エラーフラ
グ判定回路１０はＣ１デ］−ド時に供給されるフラグＥ
Ｏ〜Ｅ２に基づいてＣ１フラグを作成し、ＲＡＭ６に書
込む。ここで、０１フラグとは、Ｃ１デコードにおいて
チェックされたデータに未訂正のデータが含まれてい”
るか否かを示すフラグである。次に、データ誤り検出・
訂正回路１は誤り訂正用データＱＯ〜Ｑ３に基づいて、
再びＣ１デコードと略同様にして誤りの検出およびΔ１
正を行う（Ｃ２デコードと称される）と共に、フラグＥ
Ｏ−Ｅ２を各々エラーフラグ判定回路１０へ出力する。Regarding this point, for example, Japanese Patent Application Laid-Open No. 57-4629
I am familiar with the issue bulletin. And data error detection/correction circuit 1
First, based on the error correction data PO-P3, data errors are detected and corrected by the process described above (referred to as C1 decoding). Output to. The error flag determination circuit 10 uses the flag E supplied at the time of C1 de].
A C1 flag is created based on O to E2 and written to RAM6. Here, the 01 flag means that the data checked in C1 decoding includes uncorrected data.
This is a flag indicating whether or not the Next, data error detection and
The correction circuit 1, based on the error correction data QO to Q3,
Error detection and Δ1 are performed again in substantially the same manner as C1 decoding.
(referred to as C2 decoding) and flag E
Each of O-E2 is output to the error flag determination circuit 10.

またこの時、Ｃ１フラグがエラーフラグ判定回路１０へ
供給される。エラーフラグ判定回路１０はＣ２デコード
時の７ラグＥＯ〜Ｅ２およびＣ１フラグに基づい゛ＵＣ
２フラグを作成し、ＲＡＭ６に書込む。この０２フラグ
は各データＷＯ−Ｗ２３が訂正済か否かを示′？ｌ（厳
密には、データ誤りの確率が考慮しているレベルより高
いか否かを示す）フラグであり、未訂正（ずなわち誤り
の確率が高い）のデータに対応して１″が書込まれる。Also, at this time, the C1 flag is supplied to the error flag determination circuit 10. The error flag determination circuit 10 determines ``UC'' based on the 7 lags EO to E2 during C2 decoding and the C1 flag.
2 flag is created and written to RAM6. This 02 flag indicates whether each data WO-W23 has been corrected or not. l flag (strictly speaking, it indicates whether the probability of data error is higher than the level being considered), and 1'' is written corresponding to uncorrected data (that is, the probability of error is high). be included.

このように、エラーフラグ判定回路１０は、Ｃ１、Ｃ２
フラグの作成および書込みを行う回路である。In this way, the error flag determination circuit 10 has C1, C2
This is a circuit that creates and writes flags.

なお、Ｃ１デコード時には、Ｃ２デコード時に用いられ
る誤り８］正用データＱＯ−Ｃ３も信号データと同様に
扱われる。すなわち、Ｃ２デコード時におい゛（は、シ
ンドローム演算時の全データ数が２８となる（盲楽ｉｔ
号データ＝２４．誤り訂正田￥−々工Ａ） Ｑ）　フラグ検出回路１１等 上述したＣ１デコード、Ｃ２デコードが終了すると、Ｒ
ＡＭ６内の音楽信号データが、０２フラグと共に制御回
路８の制御の下に順次読み出され、データバスＤＡＢＳ
２に出力され、パラレル／シリアル変換回路１２へ供給
される。この時、フラグ検出回路１１は、データに各々
付加された０２フラグをチェックし、そのデータが訂正
済か否かの判断を行い、未訂正の場合に制御信号ＴＥＩ
を補正回路１３へ出力する。補正回路１３はパラレル／
シリアル変換回路１２から出力されるデータが未訂正デ
ータであるか否かを制御信号ＴＥＩに基づいて検知し、
未訂正でなければそのまま出力し、未訂正であった場合
は、直線補間あるいは前置保持の手法でデータ補正を行
い、シリアル／パラレル変換回路１４へ出力する。シリ
アル／パラレル変換回路１４は、補正回路１３から出力
されるシリアルデータをパラレルデータに変換し、ＤＡ
Ｃ（図示略）へ出力する。このＤＡＣの出力がスピーカ
へ供給されて、音楽が発生ずる。Note that during C1 decoding, error 8] normal data QO-C3 used during C2 decoding is also handled in the same way as signal data. In other words, at the time of C2 decoding, the total number of data at the time of syndrome calculation is 28.
No. data = 24. Error correction field A) Q) When the above-mentioned C1 decoding and C2 decoding such as the flag detection circuit 11 are completed, R
The music signal data in AM6 is sequentially read out together with the 02 flag under the control of the control circuit 8, and is transferred to the data bus DABS.
2 and is supplied to the parallel/serial conversion circuit 12. At this time, the flag detection circuit 11 checks the 02 flag added to each data, determines whether the data has been corrected, and if the data has not been corrected, the control signal TEI
is output to the correction circuit 13. The correction circuit 13 is parallel/
detecting whether the data output from the serial conversion circuit 12 is uncorrected data based on the control signal TEI;
If the data is not corrected, it is output as is; if it is not corrected, the data is corrected by linear interpolation or pre-holding and is output to the serial/parallel conversion circuit 14. The serial/parallel conversion circuit 14 converts the serial data output from the correction circuit 13 into parallel data, and converts the serial data output from the correction circuit 13 into parallel data.
C (not shown). The output of this DAC is fed to a speaker to generate music.

以上説明したように、この発明によれば、まずデータＪ
をＢ／２＋１としてデータｋ　＝Ｂ−Ｊを算出し、次い
でデータＪ、ｋが、 ♂＋ａｋ＋　ａＬ＝　Ｏ−（Δ） なる式を満Ｈ，するか否かをチェックし、次いでデータ
Ｊをインクリメン１−シて、このデータＪに対応Ｊるデ
ータｋをｎ出し、次いでデータＪ、ｋが上記（Ａ）式を
満足するか否かをチェックし、以下、この繰返しにＪ：
り前記（１４）、（１５）式を共に満足するデータＪ、
にの組を検出するようにしたので、二重誤りの検出を短
時間で、かつ、最小限のハードウェア構成によって行い
得る利点が得られる。As explained above, according to the present invention, data J
Calculate data k = B-J by setting B/2 + 1, then check whether data J and k satisfy the formula H, + ak + aL = O- (Δ), and then increment data J. 1-1, output n data k corresponding to this data J, then check whether data J and k satisfy the above formula (A), and repeat this process J:
Data J that satisfies both equations (14) and (15) above,
Since the double error detection is performed in a short time and with a minimum hardware configuration, it is possible to detect double errors in a short time and with a minimum hardware configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はディジタルオーディオディスクに信号データＷ
Ｏ−Ｗ２７Ｌ３よび誤り訂正用データＰＯ〜Ｐ３が各々
記録されている状態を示す概略図、第２図はこの発明の
一実施例によるＣＤプレーヤの構成を示すブロック図、
第３図は同ＣＤプレーヤにおけるデータ誤り検出・訂正
回路１の構成を示すブロック図、第４図は第２図に示し
たタイミング制御回路のうちデータ誤り検出・ａ］正開
回路１関係するタイミング信号を発生する部分のみを抜
き出したタイミング信号発生回路２７の構成を示す図、
第５図〜第７図は各々同データ誤り検出・訂正回路１の
動作を説明するためのタイミングチャート、第８図は同
データ誤り検出・訂正回路１において、「誤りなし」お
よび「単−誤り」を各々検出する際のタイミング図、第
９図は同データ誤り検出・訂正回路１において「二重誤
り」を検出する場合の動作フローチャートである。 ２１・・・・・・シンドローム演算部、２２・旧・・乗
除枠部、２３・・・・・・加減算部、２４・・・・・・
二重誤り検出部、Ｒ（Ｂ）、Ｒ（Ｌ）、Ｒ（ＫＬ）・・
・・・・レジスタ、ＨＡＤ・・・・・・ハーフアダー、
ＩＮＶ（２）・・・・・・インバータ、ＦＡＤ　（２）
　・旧・−７／Ｌ、７’／−１ＲＯＭ（３）・・・・・
・リードオンメモリ、ＥＸＯＲ（２）・・・・・・イク
スクルーシブＡアゲート、ＤＬ（４）・・・・・・ディ
レィレジスタ、５ＥＬ（４）・・・・・・セレクタ、３
２・・・・・・０検出回路。 出願人　日本奈′ａ製造株式会社Figure 1 shows signal data W on a digital audio disk.
A schematic diagram showing a state in which O-W27L3 and error correction data PO to P3 are respectively recorded, FIG. 2 is a block diagram showing the configuration of a CD player according to an embodiment of the present invention,
FIG. 3 is a block diagram showing the configuration of the data error detection/correction circuit 1 in the same CD player, and FIG. 4 is the timing related to the data error detection/a] normal open circuit 1 of the timing control circuit shown in FIG. A diagram showing the configuration of the timing signal generation circuit 27 in which only the part that generates the signal is extracted,
5 to 7 are timing charts for explaining the operation of the data error detection/correction circuit 1, and FIG. 8 is a timing chart for explaining the operation of the data error detection/correction circuit 1. 9 is an operation flowchart when the data error detection/correction circuit 1 detects a "double error". 21...Syndrome calculation section, 22.Old...Multiplication/division frame section, 23...Addition/subtraction section, 24...
Double error detection unit, R(B), R(L), R(KL)...
...Register, HAD...Half adder,
INV (2)...Inverter, FAD (2)
・Old・-7/L, 7'/-1ROM (3)...
・Read-on memory, EXOR (2)...Exclusive A agate, DL (4)...Delay register, 5EL (4)...Selector, 3
2...0 detection circuit. Applicant Nippon Na'a Manufacturing Co., Ltd.

Claims (1)

【特許請求の範囲】 リードソロ七ン符号に基づいてデータ二重誤りを検出（
るデータ二重誤り検出方法において、＜ａ　＞　シンド
ロームＳＯ〜Ｓ３を算出する第１の過程と、 （ｂ）　前記シンドローム５ｏ−８３に基づいて、Ｓ１
２＋５Ｏ−８２ Ｓ１２＋５Ｏ−３２ なるデータｔｌ’、α８を各々算出する第２の過程と、
（Ｃ）　前記データαをデータＢに変換する第３の過程
と、 （（１）　前記データＢから、データＪ＝８／２＋１を
算出する第４の過程と、 （ｅ）　前記データＢおよびｊから、データに−Ｂ−１
を算出する第５の過程と、 ＜１）　前記データαＡ、　Ｊ　、　ｋから、ＣＡ＝♂
＋（ｚＬ＋（ｘｋ なるデータＣＡを算出する第６の過程と、（ａ　）　前
記デーＯＡが「０」が否かをチェックする第７の過程と
、 （１１）　前記データノをインクリメントする第８の過
程と、 を有し、前記第５〜第８の過程を繰返し実行することに
より、前記データＯＡが「０」となる時のデータＪ、１
（を検出することを特徴とするデータ二重誤り検出方法
。[Claims] Data double error detection based on lead solo seven code (
In the data double error detection method, <a> a first step of calculating syndromes SO to S3; (b) based on the syndrome 5o-83;
2+5O-82 S12+5O-32 A second process of calculating data tl' and α8, respectively;
(C) a third step of converting the data α into data B; ((1) a fourth step of calculating data J=8/2+1 from the data B; (e) the data B and j From, to the data-B-1
<1) From the data αA, J, k, CA=♂
+(zL+(xk) A sixth step of calculating the data CA; (a) a seventh step of checking whether the data OA is "0"; (11) an eighth step of incrementing the data CA; By repeatedly performing the fifth to eighth steps, the data J, 1 when the data OA becomes "0" is obtained.
(A data double error detection method characterized by detecting.