JPS6094538A - Method for detecting data double error - Google Patents
Method for detecting data double errorInfo
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- JPS6094538A JPS6094538A JP22178983A JP22178983A JPS6094538A JP S6094538 A JPS6094538 A JP S6094538A JP 22178983 A JP22178983 A JP 22178983A JP 22178983 A JP22178983 A JP 22178983A JP S6094538 A JPS6094538 A JP S6094538A
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Abstract
Description
【発明の詳細な説明】
この発明はディジタルオーディオディスク(DAD)プ
レーヤにおいて用いられるデータ二重誤り検出方法に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data double error detection method used in a digital audio disc (DAD) player.
(背切技術〕
DADシステムにおいては、ディスクに最初からある欠
陥、取扱い中に生じたディスクの欠陥。(Back cutting technology) In the DAD system, there are defects that are present in the disk from the beginning and defects that occur during handling.
再生メカニズムの変動や乱れ等の原因で、データ誤りが
発生リ−る。このデータ誤りを放置しておくことは、音
楽信号再生上極めて好ましくなく、したがって、DΔD
ブレー(7においては、このデータ誤りを検出し、訂正
でる回路が不可欠である。Data errors occur due to fluctuations or disturbances in the playback mechanism. Leaving this data error unattended is extremely undesirable for music signal reproduction, and therefore DΔD
In BR (7), a circuit that can detect and correct this data error is essential.
さて、このデータ誤りを検出する方法として、リードソ
ロモン符号による方法が知られている。Now, as a method for detecting this data error, a method using a Reed-Solomon code is known.
以下、この方法について説明する。まず、ディスクには
音楽信号データと共に、予め誤り訂正用データを記録す
る。第1図はディスクに各データが記録されているとこ
ろを示す概略図であり、この図に承り一例においては、
1フレームFr (誤り訂正のためのデータ単位)が信
号データWO−W27(各8ビツト)と、誤り訂正用デ
ータP O〜P3(各8ピツl−)ど、同期パターン5
YNCとから構成されている。(なお、実際のディスク
では、これらに加えてコン1〜ロールデータ、前記誤り
訂正用データI) 0〜1)3とは更に別の誤り」圧用
データが、記録されでいるが、ここでは説明を簡略化す
るために省略している。また、これら各データはE F
M (E ight to F ourteen M
odulatlon)方式により変調されてディスク
に記録されている。)そして、誤り■1正川データPO
−P3の8値は各々次の式を満足するように設定されて
いる。This method will be explained below. First, error correction data is recorded in advance on a disc together with music signal data. FIG. 1 is a schematic diagram showing where each data is recorded on a disk, and in accordance with this diagram, in one example,
One frame Fr (data unit for error correction) consists of signal data WO-W27 (8 bits each), error correction data P0 to P3 (8 bits each), and synchronization pattern 5.
It is composed of YNC. (In addition, on an actual disc, in addition to these, control 1 to roll data and error correction data I) 0 to 1) Error correction data, which is different from 3, are recorded, but they will be explained here. has been omitted for simplicity. Also, each of these data is E F
M (Eight to Fourteen M
The data is modulated using the odulatron method and recorded on the disc. ) and error ■1 Masakawa data PO
The eight values of -P3 are each set to satisfy the following formula.
・・・・・・(1)
なお、この(1)式におけるαはF(X)=X’十X+
X十X+1を法とする原始光である。・・・・・・(1) In addition, α in this formula (1) is F(X)=X'10X+
It is primordial light whose modulus is X0X+1.
次に、再生時においては第1図に示す各データWO−W
27およびPO〜P3を各々読出し、この読出した各デ
ータに基づいて次の演算によってシンドローム5o−8
3をめる。Next, during playback, each data WO-W shown in FIG.
27 and PO to P3, and perform the following calculation based on the read data to determine the syndrome 5o-8.
Get 3.
・・・・・・(2)
そして、このシンドロームSO〜S3の8値に基づいて
、以下のようにしてデータWO〜W27゜PO−P3の
誤りの有無の判定、検出および訂正を行う。(2) Based on the 8 values of the syndromes SO to S3, the presence or absence of errors in the data WO to W27°PO-P3 is determined, detected, and corrected as follows.
なお、このリードソ1」セン符号法においては信号デー
タWO〜W27と、誤り訂正用データPO〜P3とを全
く区別しない。すなわち、誤り訂正用データPO−P3
は、実質的には信号データWO〜W27に続く仮想的な
信号データW28〜W31と見做すことができ、したが
って誤り訂正用データPO−P3の誤りも検出すること
ができる。It should be noted that in this lead solenoid encoding method, the signal data WO to W27 and the error correction data PO to P3 are not distinguished at all. That is, error correction data PO-P3
can be regarded as virtual signal data W28 to W31 that substantially follow signal data WO to W27, and therefore errors in error correction data PO to P3 can also be detected.
そして、データPO〜P3の誤り【よ各々、データW2
8〜W31の誤りとして認識し1尋る。例え番、t′、
30番目のデータW29が誤りであると検出さ1また場
合は、誤り訂正用データP1が誤って(′Xることを意
味する。Then, errors in data PO to P3 [respectively, data W2
8-W31 is recognized as an error and asks 1 question. Illustration number, t',
If the 30th data W29 is detected to be erroneous, it means that the error correction data P1 is erroneously ('X).
■ 誤りの有無の判定
なる式が成立するか否かを調べる。成立すればデータw
o〜W27.PO〜P3のいずれにも誤りがなく、成立
しな(〕ればデータWO〜W27゜PO−P3の内の1
つあるいは複数に誤りがある。■ Determine whether there is an error or not. Check whether the formula holds true. If established, data lol
o~W27. If there is no error in any of PO to P3 and it does not hold true, then the data WO to W27゜PO-P3 is
One or more are incorrect.
■ 単−誤りの検出
いま仮に第j番目のデータWjのみに誤りがあるとする
と、
なる式が成立りる。ただし、この式においてEjは正し
いデータWj (以下、この正しいデータWjを<Wj
>と配す)とディスクから読み出されたデータWjとの
差(′?1′なわち、データ誤差であり、誤りパターン
ともいう)である。この(4)式から、次の式が1−1
られる。■ Detection of a single error Assuming that there is an error only in the j-th data Wj, the following equation holds true. However, in this formula, Ej is correct data Wj (hereinafter, this correct data Wj is expressed as <Wj
>) and the data Wj read from the disk ('?1', that is, a data error, also called an error pattern). From this equation (4), the following equation becomes 1-1
It will be done.
512=SO−82・・・・・・(5)822 =S1
・S3 ・・・・・・(6)また、データWjに誤りか
めれば、
SO≠0 ・・・・・・(7)
S1≠O・・・・・・(8)
S2≠0 ・・・・・・(9)
S3≠0 ・・・・・・(10)
なる式が成立する。したがって、上記(5)〜(10)
式が成立するか否かを調べ、いずれも成立すれば、デー
タWjのみに誤りがあることが検出される。この場合、
そのデータ誤差Ej(まシンドロームSOである。512=SO-82...(5)822=S1
・S3...(6) Also, if there is an error in the data Wj, SO≠0...(7) S1≠O...(8) S2≠0... (9) S3≠0 (10) The following formula holds true. Therefore, (5) to (10) above
It is checked whether the formulas hold true or not, and if both of the formulas hold true, it is detected that there is an error only in the data Wj. in this case,
The data error Ej (ma syndrome SO).
■ 単−誤りの訂正
前記(4)式から、
Sl/So −α3 ・・・ ・・・ く 11 )な
る式が導かれる。し1=かって、この(11)式左辺の
演算を行い、その演篩結果を数値変換することにより、
誤りデータの位置jが検出される。■ Simple error correction From the above equation (4), the following equation is derived: Sl/So -α3 . . . 11). Then, by performing the operation on the left side of equation (11) and converting the sieve result into a numerical value,
The position j of the erroneous data is detected.
そこで、ディスクから読み出されたデータWj4こデー
タ誤差E’j=SOを加算し、正しいデータ<Wj >
を得る。Therefore, the data error E'j=SO is added to the data Wj4 read from the disk, and the correct data <Wj>
get.
Wj +Ej −<Wj > ・・・・・・(12)■
二重誤りの検出
いま仮にデータWkとWJとに誤りがあるとすると、
なる式が成立する。ただし、この(13)式において、
Ek、EJは各々テ“−タWk 、WJのデータ誤差で
ある。この(13)式から次の式が得られる。Wj +Ej −<Wj> ・・・・・・(12)■
Detection of double error Assuming that there is an error in data Wk and WJ, the following equation holds true. However, in this equation (13),
Ek and EJ are data errors of the data Wk and WJ, respectively. From this equation (13), the following equation is obtained.
512−I 5O−82・・・・・・(14)また、こ
の例の場合、
0≦に、1≦31 ・・・・・・(16)k≠j ・・
・・・・(17)
なる式が成立りる。なおここで、k、J=28〜31は
前述したJ、うに誤りt]正圧用−タPO−P3に誤り
がある場合である。512-I 5O-82...(14) Also, in this example, 0≦, 1≦31...(16) k≠j...
...(17) The following formula holds true. Note that k and J=28 to 31 are cases where there is an error in the positive pressure data PO-P3 described above.
しかして、上記第(14)式、第(15)式の右辺の値
をシンドロームSO〜S3からめ、次いで上記(14)
〜(17)式を満足するに、Jの組をめる。このに、J
の組がまれば、データWk 、WJに各々誤りがあるこ
とになり、一方、求まらず、かつ誤りがあり、しかもそ
れカー単−誤りでないならば、データWO−W27.P
O〜P3に3個以上の誤りがあることになる。なお、シ
ンドローム5o−33によっては、三重誤り以上の誤り
データ位置の検出は不可能である。Therefore, the values on the right side of equations (14) and (15) above are combined with syndromes SO to S3, and then the above (14)
Find a set of J to satisfy equation (17). To this, J
If the set of data Wk and WJ are correct, each of the data Wk and WJ has an error.On the other hand, if it cannot be determined and there is an error, and it is not a single error, then the data WO-W27. P
This means that there are three or more errors in O to P3. Note that, depending on the syndrome 5o-33, it is impossible to detect the error data position of triple error or more.
■ 二重誤りの訂正
データWk 、WJに各々誤りがある場合、各データ誤
差Ek、EJを各々次式に基づいてめる。(2) Correction of double error When data Wk and WJ each have an error, each data error Ek and EJ are determined based on the following equations.
・・・・・・ (18)
次に、上記■の過程によって検出されたに、Jの値に対
応するデータWk 、W、fに各々、データ誤差Ek、
EJを加算し、
Wk + Ek −<Wk > ・・・・・・ (19
)WJ+Eノ=〈WJ〉・・・・・・(20)これによ
り、正しいデータ<Wk > 、<WJ )を得る。...... (18) Next, data errors Ek,
Add EJ, Wk + Ek −<Wk> ...... (19
)WJ+E=〈WJ〉 (20) As a result, correct data <Wk>, <WJ) are obtained.
以上がリードソロモン符号によるデータ誤りの検出およ
び訂正方法である。The above is the data error detection and correction method using Reed-Solomon codes.
そして、この発明は、特に上記「■二重誤りの検出」の
際に用いられる二重誤り検出方法に関する。The present invention particularly relates to a double error detection method used in the above-mentioned "■ double error detection".
従来、この二重誤りの検出にC3いては、まず前記第(
1/I)、第(15)式の心変の値(各々D1、D2ど
りる)をシンドロームSO〜S3からめ、次いC1
α2+α’=D1 ・・・ (14’ )C3・C1−
D2・・・(15’)
なる2式を解くことににつてC5,α久をめ、この♂、
α1から1(、jの11白をめていlこ。しかしながら
、このような方法にあっては、特に上記(14’ )、
(15’ )式を解くため複雑なハードウェアが必要ど
なり、また、プログラムによって解く場合においてはス
テップ数が多くなり、時間ががかり過ぎるという問題が
あった、。Conventionally, in C3 to detect this double error, first the above-mentioned (
1/I), the values of change of heart in equation (15) (D1 and D2, respectively) are combined with the syndromes SO to S3, and then C1 α2+α'=D1... (14') C3・C1-
D2...(15') C5, a long time ago in solving the two equations, this guy,
α1 to 1(, j's 11th white. However, in such a method, especially the above (14'),
In order to solve the equation (15'), complicated hardware is required, and when solving by a program, the number of steps is large and it takes too much time.
この発明は上記問題点に鑑み、データ二重誤りの検出を
、短時間で、かつ、最小限のハードウェア構成によって
行うことができるデータ二重誤り検出方法を捉供するこ
とを目的としている。SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a data double error detection method that can detect double data errors in a short time and with a minimum hardware configuration.
この発明は、
<a > シンドロームSO〜S3を算出する第1の過
程と、
(b) 前記シンドロームSO〜S3に基づいて、81
2+5O−82
S12+5O−82
なるデータα4.♂を各々算出する第2の過程と、(C
)前記データαをデータBに変換り−る第3の過程と、
(d > 前記データBから、データJ = [3/
2−1−1を算出する第4の過程と、
(e) 前記データBおよびjから、データに−B−1
を算出する第5の過程と、
(f) 前記データα’、J、kから
CA=α+α+α3
なるデータCAを算出する第6の過程と、((] )
前記データCAが「0」か否かをチェックづる第7の過
程と、
(1)) 前記データjをインクリメントする第8の過
程と、
を右し、前記第5〜第8の過程を繰返し実行することに
より、1)a記データCAがrOJとなる時のデータJ
、kを検出りることを特徴としている。This invention comprises: <a> a first process of calculating syndromes SO to S3; (b) 81 based on the syndromes SO to S3;
2+5O-82 S12+5O-82 Data α4. A second process of calculating each ♂, and (C
) a third process of converting the data α into data B, and (d > from the data B, data J = [3/
a fourth step of calculating 2-1-1; (e) from the data B and j, -B-1 to the data;
(f) a sixth step of calculating data CA from the data α', J, k such that CA=α+α+α3; ((] )
a seventh step of checking whether the data CA is "0"; (1)) an eighth step of incrementing the data j; and repeating the fifth to eighth steps. By doing so, 1) data J when data CA becomes rOJ
, k.
(実施例の説明)
第2図はこの発明による方法を適用したCD(コンパク
トディスク)プレー17−要部の構成を示Jブロック図
である。なお、以下の説明においては、ディスクに記録
されているデータのフォーマットを第1図に示り°もの
であるどする。第2図において、信号I N P +、
Lディスクから光学系を介して読み出された信号(EF
M変調された信号)であり、この信号INPは受信回路
2へ入力される。受信回路2は信号I N +)に含ま
れるデータビットをEFM復調回路3へ供給すると共に
、信号INFに含まれている同期パターン5YNCに基
づいてフレーム同期信号VFSYNCを作成し、アドレ
ス制御回路8へ出力する。EFM復調回路3は、EFM
変調された1シンボル=14ピツ1〜のデータをもとの
1シンボル=8ピツ1〜のデータに復調し、バッファレ
ジスタ4へ順次直列に供給する。バッファレジスタ4は
EFM復調回路3 hlら供給されるデータを一時記憶
するレジスタであり、EFM復調回路3から出力される
直列データを並列データに変換する直−並変換回路およ
び複数のレジスタを有して構成され、その出力がゲート
回路7へ供給される。書込み制御回路5は、バッファレ
ジスタ4の書込みおよび読出しを制御する回路であり、
アドレス制御回路8から出ノj指令EFMDが供給され
た場合に、制ill信号WEをRAM(ランダムアクセ
スメモリ)6のリード/ライト制御端子R/Wおよびゲ
ート回路7の制御端子へ各々出ツノする。これにより、
RAM6が書込み可能状態になると共に、ゲート回路7
が開状態となり、バッファレジスタ4内のデータがゲー
ト回路7およびRAM6の書込み用データバスDABS
Iを介してRAM6へ供給され、アドレス制御回路8か
ら出力されているアドレスに書込まれる。また、この円
込み制御回路5はバッフ7レジスタ4内のデータがRA
M6へ出力された時点で制御イム号VSYMBをアドレ
ス制御回路8へ出ツノする。RAM6はディスクから読
み出された各データ、ずなわら、信号データWO〜W2
7.15よび誤り訂正用データ])0〜P3が記憶され
るメモリであり、アドレス制御回路8から端子ADへ供
給されるアドレス信号によって、アドレスが制御され、
また、読み出されたデータは出力用データバスDABS
2へ出力される。アドレス制御回路8は、フレーム同期
信号VFSYNC1制御信号■SYMBおにび制御信号
EFMDに基づいて書込みアドレスを作成したり、書込
まれたデータのうち、誤り処理に要J゛るデータ(WO
〜W27.PO〜P3)を読み出すのに必要なアドレス
を作成したり、また、データ誤り検出・訂正回路1から
出力される、誤りデータの位置を示すデータj。(Description of Embodiments) FIG. 2 is a block diagram showing the configuration of the main parts of a CD (compact disc) player 17 to which the method according to the present invention is applied. In the following explanation, the format of data recorded on the disk is as shown in FIG. 1. In FIG. 2, the signal I N P +,
The signal read out from the L disk via the optical system (EF
This signal INP is input to the receiving circuit 2. The receiving circuit 2 supplies the data bits included in the signal I N +) to the EFM demodulation circuit 3, creates a frame synchronization signal VFSYNC based on the synchronization pattern 5YNC included in the signal INF, and sends it to the address control circuit 8. Output. The EFM demodulation circuit 3
The modulated data of 1 symbol = 14 bits 1~ is demodulated into the original data of 1 symbol = 8 bits 1~, and is sequentially supplied to the buffer register 4 in series. The buffer register 4 is a register that temporarily stores data supplied from the EFM demodulation circuit 3 hl, and includes a serial-to-parallel conversion circuit that converts serial data output from the EFM demodulation circuit 3 into parallel data and a plurality of registers. The output is supplied to the gate circuit 7. The write control circuit 5 is a circuit that controls writing and reading of the buffer register 4.
When the output command EFMD is supplied from the address control circuit 8, the control signal WE is output to the read/write control terminal R/W of the RAM (random access memory) 6 and the control terminal of the gate circuit 7, respectively. . This results in
When the RAM 6 becomes writable, the gate circuit 7
becomes open, and the data in the buffer register 4 is transferred to the write data bus DABS of the gate circuit 7 and RAM 6.
It is supplied to the RAM 6 via I and written to the address output from the address control circuit 8. Also, this rounding control circuit 5 is configured so that the data in the buffer 7 register 4 is RA.
At the time it is output to M6, the control time signal VSYMB is output to the address control circuit 8. RAM6 stores each data read from the disk, as well as signal data WO to W2.
7.15 and error correction data]) 0 to P3 are stored, and the address is controlled by an address signal supplied from the address control circuit 8 to the terminal AD,
In addition, the read data is transferred to the output data bus DABS.
Output to 2. The address control circuit 8 creates a write address based on the frame synchronization signal VFSYNC1 control signal SYMB and control signal EFMD, and also generates data (WO) out of the written data that is required for error processing.
~W27. Data j indicating the position of error data output from the data error detection/correction circuit 1 and used to create an address necessary for reading out data (PO to P3).
k、、fk:Jiiづいで誤りデータが記憶されている
アドレスを指示するアドレス信号を作成し、RAM6へ
人出ツノする等、各種のアドレス制御を行う。k, , fk: Creates an address signal indicating the address where the error data is stored every time Jii is used, and performs various address controls such as transferring data to the RAM 6.
データ誤り検出・訂正回路1はアドレス制御回路8の制
御の下にRAM6から順次出力されるデータを読込み、
リードソロモン復号法によって誤りがあるか否かのチェ
ックを行い、誤りが検出された場合はその訂正を行う回
路である。The data error detection/correction circuit 1 reads data sequentially output from the RAM 6 under the control of the address control circuit 8.
This circuit uses the Reed-Solomon decoding method to check whether there is an error or not, and if an error is detected, it is corrected.
なお、9はタイミング制御回路であり、これはデータ誤
り検出訂正回路1.アドレス制御回路8等を含む装置全
体を制御するための各種タイミング信号を発生するもの
である。(特に、データ誤り検出、訂正に関係する部分
は第4図にタイミング信号発生回路27として抜き出し
て示しである。Note that 9 is a timing control circuit, which is a data error detection and correction circuit 1. It generates various timing signals for controlling the entire device including the address control circuit 8 and the like. (In particular, the parts related to data error detection and correction are extracted and shown as the timing signal generation circuit 27 in FIG. 4.
)また、図に示す構成要素10〜14については最後に
説明する。) Also, the components 10 to 14 shown in the figure will be explained last.
以下、この発明に係るデータ誤り検出・訂正回路1につ
いて詳述する。The data error detection/correction circuit 1 according to the present invention will be described in detail below.
〔データ誤り検出・訂正回路1の詳細〕〔1〕 各部の
構成および機能
第3図および第4図は共にデータ誤り検出・訂正回路1
の構成を示ずブロック図である。[Details of data error detection/correction circuit 1] [1] Configuration and functions of each part Figures 3 and 4 are both data error detection/correction circuit 1
FIG. 2 is a block diagram showing the configuration of FIG.
最初に、第3図にJ5りる各記号について説明する。First, each symbol J5 in FIG. 3 will be explained.
ROM(ン :リードAンリーメモリ
FAD():フルアダー
INV() :インバータ
5EL():セレクタ
R()二8ビットレジスタ
DL() :デイレイレジスタ(8ビツト)EXOR(
):イクスクルーシブオアゲートSW() :スイッチ
回路
トIAD():ハーファダー
COMP:比較器
Ra():1ピントレジスタ
AND :アンドゲート
OR() :Aアゲ−I−
NOR():ノアゲーI〜
以下、これらの記号を用いて説明を行う。ROM (N: Read only memory FAD (): Full adder INV (): Inverter 5EL (): Selector R () 28-bit register DL (): Delay register (8 bit) EXOR (
): Exclusive OR gate SW (): Switch circuit IAD (): Harder COMP: Comparator Ra (): 1 pinto register AND: AND gate OR (): A game-I- NOR (): Nor game I~ The following explanation will be given using these symbols.
次に、第3図および第4図の各部の構成を説明する。Next, the configuration of each part in FIGS. 3 and 4 will be explained.
このデータ誤り検出・訂正回路1(求人きく分Cすると
、シンドローム演算部21と、乗除棹eAI22と、加
減算部23と、二重誤り検出部24と、単−誤り検出部
25と、データ訂正部26と、これに加えて第2図に示
したタイミング信号III tl11回路9の一部であ
るタイミング信号発生回路27(第4図)とから構成さ
れている。This data error detection/correction circuit 1 (required section C) includes a syndrome operation section 21, a multiplication/division section eAI 22, an addition/subtraction section 23, a double error detection section 24, a single error detection section 25, and a data correction section. 26, and in addition to this, a timing signal generation circuit 27 (FIG. 4) which is a part of the timing signal III tl11 circuit 9 shown in FIG.
(1)シンドローム演算部21
このシンドローム演算部21は前記第(2)式に示すシ
ンドロームSO〜S3を算出する回路であり、シンドロ
ーム演算回路21−1〜21−4から構成される。シン
ドローム演算回路21−1はデータバスDABS2 (
第2図参照)を介して供給される、1フレームF「内の
各データWO〜W27.PO〜P3を順次累算するごと
によりシンドローム5O(8ピツト)を算出し、この算
出結果を記憶すると共に、5W(5)へ出力する。(1) Syndrome calculation section 21 This syndrome calculation section 21 is a circuit that calculates the syndromes SO to S3 shown in equation (2) above, and is composed of syndrome calculation circuits 21-1 to 21-4. The syndrome calculation circuit 21-1 is connected to the data bus DABS2 (
Syndrome 5O (8 pits) is calculated by sequentially accumulating each data WO to W27.PO to P3 in one frame F', which are supplied via At the same time, it is output to 5W (5).
同様に、シンドローム演算回路21−2は、各データW
O−W27.PO〜P3に各々a (n 70〜31)
を乗算して累算することにより、シンドロームS1を0
出し、こ、の締出結果を記憶すると共に、5W(6)へ
出ツノする。シンドローム演算回路2”l−3,21−
4も同様にしてシンドローム82.83を各々算出し、
5W(7)、5W(8)へ出力する。Similarly, the syndrome calculation circuit 21-2 performs each data W
O-W27. a each for PO~P3 (n 70~31)
By multiplying and accumulating, syndrome S1 can be reduced to 0.
The exit and exit results are memorized, and the process proceeds to 5W (6). Syndrome calculation circuit 2"l-3, 21-
4, calculate the syndrome 82.83 respectively,
Output to 5W (7) and 5W (8).
(2)乗除算部22 この乗除算部22は、例えば前記第(5)。(2) Multiplication/division section 22 This multiplication/division unit 22 is, for example, the above-mentioned (5).
(6)式のシンドローム乗算、第(11)式のシト0−
ム除算、あるいは第(18)式の乗除算等を行う回路で
あり、主要部の構成および機能は次の通りである。Syndrome multiplication in equation (6), site 0- in equation (11)
This circuit performs multiplication and division according to equation (18), etc., and the configuration and functions of the main parts are as follows.
(2−1> ROM (1)
このROM(1)は、内部バスlNB5を介してアドレ
ス端子ADへ供給されるデータ(Dとする)を数値変換
する回路であり、8ビツトデータDをGF(2”)の元
tに対応させてα7→χの変換を行う。(以下、この変
換をノリ (D)と表記する。)そして、ROM(1)
に(まアドレスD内に予めf+fjJg (D)が記録
されている。ここで、このROM(1)を設けた理由は
乗除算を加減算によって処理するため、および、前記第
(11)式の演算結果からjをめる時にこの数値変換が
必要となるためである。(2-1> ROM (1) This ROM (1) is a circuit that numerically converts the data (denoted as D) supplied to the address terminal AD via the internal bus INB5, and converts the 8-bit data D into GF ( 2”) is converted from α7 to χ. (Hereinafter, this conversion will be referred to as Nori (D).) Then, ROM (1)
(Well, f+fjJg (D) is recorded in advance in address D. Here, the reason for providing this ROM (1) is to process multiplication and division by addition and subtraction, and to process the calculation of equation (11) above. This is because this numerical conversion is necessary when subtracting j from the result.
(2−2)DL (1)
8ビツトのレジスタa、bから構成されるディレィレジ
スタであり、クロックパルスφ(第4図参照)に基づい
てパノ〕データが転送される。(2-2) DL (1) This is a delay register consisting of 8-bit registers a and b, and pano data is transferred based on the clock pulse φ (see FIG. 4).
(2−3)INV (1)
制御信号TDIVが゛1″信号の時にインバータとなり
、110 I+倍信号時にはスルーとなる。二重誤り検
出部24内のINV(2>も全く同一構成である。(2-3) INV (1) When the control signal TDIV is a "1" signal, it becomes an inverter, and when it is a 110 I+ signal, it becomes a through. INV (2> in the double error detection section 24 also has exactly the same configuration).
(2−4)FAD (1)
数値変換されたデータの加減算を行う。すなわち、IN
V(1)がスルーとして動作する場合は加算器として動
作し、INV(1)がインバータとして動作する場合は
減算器として動作する。このFAD(1)は実質的にデ
ータの乗除算を行う。(2-4) FAD (1) Adds and subtracts numerically converted data. That is, IN
When V(1) operates as a through, it operates as an adder, and when INV(1) operates as an inverter, it operates as a subtracter. This FAD (1) essentially performs multiplication and division of data.
(3)加減算部23
この加減算部23は、例えば前記第(5)式が成立する
か否・かを調べる際必要となるrsi2−8O−82J
の減筒、前記第(14)式、第(15)式の各右辺の加
算等を行う回路である。なおここで、シンドロームSO
〜S3の演算はモジュ02の演算によっC゛行われる。(3) Addition/subtraction section 23 This addition/subtraction section 23 is configured to include rsi2-8O-82J, which is necessary when checking whether or not the above-mentioned formula (5) holds true, for example.
This circuit performs cylinder reduction, addition of the right sides of the equations (14) and (15), etc. In addition, here, syndrome SO
The calculations in ~S3 are performed by the calculations in module 02.
すなわち、加算は各対応ビットのイクスクルーシブオア
をとることによって行われ、したがって桁上げがなく、
また、減算は加算ど同一演算となる。以下、主要部の構
成および機能を説明づる。That is, addition is performed by taking the exclusive OR of each corresponding bit, so there is no carry, and
Furthermore, subtraction is the same operation as addition. The configuration and functions of the main parts will be explained below.
(3−INでOM(2>
このROM(2)は数値変換されたデータJQ(D)を
逆変換し、データDに戻すだめのROMであり、そのア
ドレス端子ADへデータJO(D)が供給されると、デ
ータDをDI (2)へ出力する。(3-IN is OM (2>) This ROM (2) is a ROM that reversely converts numerically converted data JQ (D) and returns it to data D, and data JO (D) is sent to its address terminal AD. When supplied, it outputs data D to DI (2).
(3−2)I)L(2)
8ピツ1〜のレジスタa 、 l) 、 Cから構成さ
れるディレィレジスタであり、クロックパルスφに基づ
いて入力データが転送される。(3-2) I)L(2) This is a delay register composed of 8-bit registers a, l), and C, and input data is transferred based on the clock pulse φ.
(3−3)EXOR,(1)
モジュロ2の加減算を行うイクスクルーシブオアゲート
である。(3-3) EXOR, (1) This is an exclusive OR gate that performs modulo 2 addition and subtraction.
(3−3)スイッチ30
このスイッチ30は制御信号PLSCALがII I
11信号の時、端子CとAとが接続され、if OI+
倍信号時、端子Cと8とが接続されるスイッチである。(3-3) Switch 30 This switch 30 has a control signal PLSCAL
11 signal, terminals C and A are connected, if OI+
This is a switch that connects terminals C and 8 when the signal is doubled.
(4)二重誤り検出部24
データWO〜W27.PO−P3に二重誤りがあるか否
かを検出する回路である。(4) Double error detection unit 24 data WO to W27. This circuit detects whether there is a double error in PO-P3.
(4−1)HAD
このHA Dは制御信号TLDLAに基づいて8ビツト
のレジスタR(B)の出力の1/2に「1]を加算して
R(L)の初期設定をしたり、R(L)からフィードバ
ックされた値に、AND(1)の出力をキャリイとして
入力し、「1」を加算したりする回路である。すなわち
、R(B)の下位第2ビツト(LSBの次のビット)か
ら第6ビツトまで、あるいはR(L)の出力がHA D
の入力データとして供給され、HADは、制御信号T
L DLAが゛1パの時はR(13)の値の1/2に、
また“O″の時はR(L)の値に「1」を加算して出力
する。なお、R(B)の出力の内の5ビツトのみを11
A Dの入力としている理由は、R(B)の上位2ピツ
トが実際上はl Q 、 Q 11であるからである。(4-1) HAD This HAD initializes R(L) by adding "1" to 1/2 of the output of 8-bit register R(B) based on the control signal TLDLA. This circuit inputs the output of AND (1) as a carry to the value fed back from (L), and adds "1". In other words, the second lower bit (the next bit after LSB) to the sixth bit of R(B) or the output of R(L) is HA D
HAD is supplied as input data of control signal T
When L DLA is 1pa, it becomes 1/2 of the value of R(13),
When the value is "O", "1" is added to the value of R(L) and output. Note that only 5 bits of the output of R(B) are
The reason why it is used as the input for AD is that the top two pits of R(B) are actually lQ and Q11.
(1−2)R(L)
HA Dの出力を一時的に保持する5ビツトレジスタで
ある。(1-2) R(L) This is a 5-bit register that temporarily holds the output of HAD.
(4−,3)COMP
レジスタ11< (L )の出力と予め内部設定されて
いる定数「31」とを比較し、R(L)の出力が「31
」以上の場合にrt O++倍信号、「31」未満の場
合に゛1″信号を各々出力する比較器である。Compare the output of (4-, 3) COMP register 11
This is a comparator that outputs an rt O++ multiplied signal when the value is greater than ``31,'' and an ``1'' signal when the value is less than ``31''.
(4−4)FAD (2)
入力端子A、Bへ各々入力されるデータを加算し、加算
結果を出力端子Sから出力するフルアダであるが、他に
特別の比較機能を有している。すなわち、このFAD(
2)は入力端子Bのデータが入力端子Aのデータより小
の場合に端子C力)らII 1 IT低信号出力し、ま
た、大また1、1等しく1場合には“O11信号を出力
する。(4-4) FAD (2) This is a full adder that adds data input to input terminals A and B, and outputs the addition result from output terminal S, but it also has a special comparison function. That is, this FAD (
2) outputs a II 1 IT low signal from terminal C when the data at input terminal B is smaller than the data at input terminal A, and outputs an "O11 signal" when the data is greater than 1 and 1 is equal to 1. .
(4−5)ROM (3)
ROM(2)と同様に、数値変換されたデータの逆変換
を行うためのROMである。(4-5) ROM (3) Similar to ROM (2), this is a ROM for performing inverse conversion of numerically converted data.
(4−6)Ra (E2)
1ピッ1−のフラグレジスタであり、二重誤りが検出さ
れた場合に1111+信号が書込まれる。このII I
I+倍信号E2フラグとして、端子T4を介してエラ
ーフラグ判定回路10(第2図)へ出力される。(4-6) Ra (E2) This is a 1-pin 1- flag register, and a 1111+ signal is written when a double error is detected. This II I
The I+ signal E2 flag is outputted to the error flag determination circuit 10 (FIG. 2) via the terminal T4.
(5)単−誤り検出部25
データWO〜W27.PO〜P3に単−誤りがあるか否
かを検出する回路である。(5) Single error detection unit 25 data WO to W27. This circuit detects whether there is a single error in PO to P3.
(5−1)O検出回路29
この回路29は入力されるデータが「0」であるか否か
を検出する回路であり、「0」であった場合に゛1″信
号を、「0」でなかった場合に1101!信号を各々出
力する。(5-1) O detection circuit 29 This circuit 29 is a circuit that detects whether the input data is "0" or not. If it is "0", it outputs a "1" signal and outputs a "0" signal. If not, 1101! Output each signal.
(5−2)Ra (EO)
1ピッ1−のフラグレジスタであり、前記第(3)式が
成立する場合に“′1″信号が書込まれる。この゛1′
°信弓t、L EOフラグとして、端子T6を介してエ
ラーフラグ判定回路10へ出力される。(5-2) Ra (EO) This is a 1-pin 1- flag register, and a "'1" signal is written when the above-mentioned formula (3) is satisfied. This ゛1'
°Shinyumi t, L It is output as an EO flag to the error flag determination circuit 10 via the terminal T6.
(5−3)Ra (El)
1ピツ]〜のフラグレジスタであり、単−誤りが検出さ
れた場合に゛1″信号が書込まれる。このII I 1
1信号はE1フラグとして、端子T5を介し−てエラー
フラグ判定回路10へ供給される。(5-3) Ra (El) This is a flag register for 1 bit] to which a ``1'' signal is written when a single error is detected.
The 1 signal is supplied as the E1 flag to the error flag determination circuit 10 via the terminal T5.
(6)データ訂正部26
データffJ正部26は、前記第(12)式、第(19
)式、第(20)式の各演算を行うもので、データバス
1)Δ13S2を介して供給されるデータw、* 、w
b 、w、iに各々内部バスlNB5を介して供給され
る誤差データ1三j 、Ek 、FJ’#EXOR(’
3)において加算し、この加算結果<Wj>、<Wk
>、<WJ>を各々DL(5)および端子T2を介して
RAM6(第2図)へ出力する。(6) Data correction section 26 The data ffJ regular section 26 includes the above-mentioned equation (12), equation (19)
) and (20), and the data w, *, w supplied via the data bus 1) Δ13S2.
Error data 13j, Ek, FJ'#EXOR('
3), and the addition results <Wj>, <Wk
>, <WJ> are output to the RAM 6 (FIG. 2) via DL (5) and terminal T2, respectively.
(7)タイミング信号発生回路27
このタイミング信号発生回路27は、実際には第1図に
示したタイミング制御回路9の一部であり、これは水晶
振動子27aの固有振動数に対応するクロックパルスφ
を発生すると共に、さらに、このクロックパルスφをタ
イムベースとした各制御信号SOE、SIE・・・(第
5図〜第7図参照)を各々発生する回路であり、クロッ
クパルスφおよび各制御信号SOE、SIE・・・は各
々第3図の回路各部へ出力される。(7) Timing signal generation circuit 27 This timing signal generation circuit 27 is actually a part of the timing control circuit 9 shown in FIG. φ
This is a circuit that generates the clock pulse φ and each control signal SOE, SIE, etc. (see FIGS. 5 to 7) using the clock pulse φ as a time base. SOE, SIE, . . . are outputted to respective parts of the circuit shown in FIG. 3, respectively.
〔2〕動作
次に、上述したデータ誤り検出・訂正回路1の動作を第
5図〜第7図に示すタイミングチャートを参照して説明
する。[2] Operation Next, the operation of the data error detection/correction circuit 1 described above will be explained with reference to the timing charts shown in FIGS. 5 to 7.
最初に、第5図〜第7図について説明する。まず、この
データ誤り検出・訂正回路1は1フレームFr内の各デ
ータWO−W27.PO〜P3の誤りのチェックおよび
訂正を第5図〜第7図に示すタイミング1〜93の間に
おいて行う。ここで、タイミング1の立上がり(左端)
はシンドローム演算部21の各演算回路21−1〜21
−4においてシンドローム5O−83の算出が終了した
時刻である。また、各タイミング1〜93はクロックパ
ルスφをベースとしている。すなわち、クロックパルス
φは各タイミング1〜93の境界において立上る。また
、波形図は第4図の各制御信号SOE、SIE・・・の
波形であり、Hレベルが″゛1″1″信号レベルが“O
″信号表わしている。First, FIGS. 5 to 7 will be explained. First, this data error detection/correction circuit 1 detects each data WO-W27. in one frame Fr. Error checking and correction of PO to P3 is performed between timings 1 to 93 shown in FIGS. 5 to 7. Here, the rising edge of timing 1 (left end)
are each arithmetic circuit 21-1 to 21 of the syndrome arithmetic unit 21
This is the time when the calculation of syndrome 5O-83 was completed at -4. Further, each timing 1 to 93 is based on the clock pulse φ. That is, the clock pulse φ rises at each boundary between timings 1 to 93. In addition, the waveform diagram is the waveform of each control signal SOE, SIE, etc. in Fig. 4, where the H level is "1" 1 and the signal level is "O
” indicates a signal.
ここで、この波形図の見方を一例を挙げて説明する。例
えば、第5図において制御信号SOEはタイミング2お
J:び11において“1″信号となる。Here, how to view this waveform diagram will be explained using an example. For example, in FIG. 5, the control signal SOE becomes a "1" signal at timings 2 and 11.
したがって、第3図における5W(5)(第3図左上部
)はタイミング2および11において開状態となり、シ
ンドロームSQが内部バスlNB5へ出力される。また
、例えば信号PLSCALはタイミング8,11.15
において“1″信号となる。したがって、スイッチ30
(第3図中央部)はタイミングs、ii、15において
その端子Cと端子△どが接続され、その他のタイミング
1〜21(除8,11.15)においては端子Cと端子
Bとが接続される。Therefore, 5W(5) in FIG. 3 (upper left in FIG. 3) becomes open at timings 2 and 11, and syndrome SQ is output to internal bus INB5. Also, for example, the signal PLSCAL is at timing 8, 11.15.
becomes a “1” signal. Therefore, switch 30
(center part in Figure 3), terminal C and terminal △ are connected at timings s, ii, and 15, and terminal C and terminal B are connected at other timings 1 to 21 (8, 11.15). be done.
また、第5図〜第7図の各波形図の下には第3区名部の
入力端のデータ、出力端のデータある0はパスライン上
のデータをタイミング1〜93に対応して示している。In addition, below each waveform diagram in Figures 5 to 7, data at the input end and data at the output end of the third section are shown. 0 indicates data on the pass line corresponding to timings 1 to 93. ing.
例えば、第5図においてlNB5の欄は、内部バスlN
B5上のデータを示し、FAD(1)−Bの欄はフルア
ダFAD(1)(第3図)の入力端子Bのデータを示し
、また、R<M)の欄はレジスタR<M)の出力データ
を示している。また、第5図および第6図においては、
タイミング18〜21が重複して示されている。For example, in FIG. 5, the column lNB5 indicates the internal bus lN
The column FAD(1)-B indicates the data on input terminal B of the full adder FAD(1) (Figure 3), and the column R<M) indicates the data on register R<M). Shows output data. In addition, in Figures 5 and 6,
Timings 18-21 are shown overlapping.
また、第5図〜第7図には各種の省略記号が用いられて
おり、以下、これらについて説明する。Further, various abbreviations are used in FIGS. 5 to 7, and these will be explained below.
まず、()は数値変換されたデータを示す。例えば(S
l〉はシンドローム$1の値をROM(1)(第3図)
によって数値変換した値Jg(S1〕を示している。ま
た、301,302゜Sl 1.812,822の意味
は各々第5図の四角の枠内に示す。なお、ここに示さて
いないもの(303,334等)も同様の法則で略記さ
れたものである。また、84.85.86の意味につい
ても第5図の四角の枠内に示す。First, () indicates numerically converted data. For example, (S
l〉 is the value of syndrome $1 in ROM (1) (Figure 3)
It shows the value Jg (S1) which has been numerically converted by 303, 334, etc.) are also abbreviated according to the same rule.The meaning of 84.85.86 is also shown within the square frame in FIG.
次に、誤り検出・訂正の過程を順次説明する。Next, the process of error detection and correction will be sequentially explained.
(1)誤りの有無の判定(前記0項参照)この判定はタ
イミング9〜13の間(第5図に示す期間−I M i
参照)において行われる。すなわち、まず、タイミン
グ9においては、内部バスlNB5にシンドロームS2
が出力され、したがって、単−誤り検出器vB25のO
検出回路29から、シンドロームS2がrOJであるか
否かの判別結果が出力される。この判別結果は次のタイ
ミング10において、第8図に示すようにRa(1)か
ら出力される。次に、タイミング10においては内部バ
スlNB5にシンドロームS1が出力され、したがって
0検出回路29からシンドロームS1が「0」であるか
否かの判別結果が出力される。(1) Determination of the presence or absence of an error (see item 0 above) This determination is performed between timings 9 and 13 (period shown in FIG. 5 - IM i
(Reference). That is, first, at timing 9, the syndrome S2 is applied to the internal bus INB5.
is output, and therefore O of the single-error detector vB25
The detection circuit 29 outputs a determination result as to whether the syndrome S2 is rOJ. This determination result is output from Ra(1) at the next timing 10, as shown in FIG. Next, at timing 10, the syndrome S1 is output to the internal bus INB5, and therefore the 0 detection circuit 29 outputs the determination result as to whether the syndrome S1 is "0".
この判別結果は次のタイミング11においてRa(1)
から出力され、また、この時同時にRa(1)内のシン
ドロームS2の判別結果がRa(2)から出力される。This determination result becomes Ra(1) at the next timing 11.
At the same time, the determination result of syndrome S2 in Ra(1) is output from Ra(2).
これにより、AND (2)からシンドロームS2,3
1の各判別結果の論理積が出力される(第8図参照)。As a result, from AND (2), syndrome S2,3
The logical product of each determination result of 1 is output (see FIG. 8).
以下、同1の動作により、タイミング13においてGよ
、AND(2)の出力が、第8図に承りようにシンドロ
ームSo、83の各判別結果の論理積となり、また、R
a (8)の出力がシンドロームS1.B2の各判別結
果の論理積となり、したがって、AND(3)の出力が
シンドローム80−83の各判別結果の論理積となる。Thereafter, by the same operation 1, at timing 13, the output of G, AND(2) becomes the logical product of the discrimination results of syndrome So, 83, as shown in FIG.
The output of a (8) is the syndrome S1. This is the logical product of the determination results of B2, and therefore, the output of AND(3) is the logical product of the determination results of syndromes 80-83.
この結果、シンドローム5O−83が全てrOJの場合
(データ誤りがない場合)は、タイミング13において
AND (3)の出力が°゛11パ信号り、一方、シン
ドロームSO〜S3の中にrOJ以外の値が含まれてい
る場合(誤りがある場合)は、ΔN1)(3)の出力が
゛°0パ信号となる。このAND (3)の出力はタイ
ミング13において゛′1″信号となる制御信号TLD
EOによってRa (EO)に読込まれ、EOフラグと
して端子T6へ出力される。しかして、このEOフラグ
によって誤りの有無の判別が可能となる。As a result, if syndromes 5O-83 are all rOJ (if there is no data error), the output of AND (3) will be the °゛11pa signal at timing 13; If the value is included (if there is an error), the output of ΔN1) (3) becomes the ゛°0 signal. The output of this AND (3) is the control signal TLD which becomes the "'1" signal at timing 13.
It is read into Ra (EO) by EO and output to terminal T6 as an EO flag. Therefore, it is possible to determine whether there is an error or not based on this EO flag.
(2)単−誤りの検出(前記0項参照)この検出はタイ
ミング2〜15の間において行われる(第5図の期間1
−M2参照)。まず、タイミング2において内部バスl
NB5にシンドロームSOが出力されると、同タイミン
グ2においてROM(1)から(80)が出力される。(2) Single error detection (see item 0 above) This detection is performed between timings 2 and 15 (period 1 in Figure 5).
- see M2). First, at timing 2, the internal bus
When syndrome SO is output to NB5, (80) is output from ROM (1) at the same timing 2.
この(So)は次のタイミング3においてDL(1)−
aから出力される(第5図におけるDL(1)−aの欄
参照)。また、タイミング3において内部バスlNB5
にシンドロームs2が出力されると、同タイミング3に
おいてROM (1)から(S2)が出力される。した
がって、次のタイミング4においてハ、DL (1)
−a 、DL (1)−すに各々(82)、(So)が
出力される。このタイミング4にJ3いて、SEL (
1)へ供給される制御信号TAJKL、I NV (1
)へ供給される制御信号TAIVは共に“l 01”信
号にある。This (So) is DL(1)- at the next timing 3
a (see column DL(1)-a in FIG. 5). Also, at timing 3, internal bus lNB5
When syndrome s2 is output at timing 3, (S2) is output from ROM (1) at the same timing 3. Therefore, at the next timing 4, DL (1)
-a, DL (1) - (82) and (So) are output, respectively. At this timing 4, I was in J3 and SEL (
1) Control signals TAJKL and I NV (1
) are both at the "l 01" signal.
L タlfi ッT、DL(1)−1zy)出力が5E
L(1)を介してINV<1)へ供給され、また、IN
V(1)は単なるスルーとして動作し、この結果、タイ
ミング4においてDL(1)−aの出力がFAD(1)
の入力端子Aへ、DL(1)−bの出力がFAD(1)
の入力端子日へ各々供給され、FAD(1)から(82
)+ (So) 、づなわら、(SO2)が出力される
。そして、この(SO2>が次のタイミング5において
R(M)から出力される(第5図R(M)の欄参照)。DL(1)-1zy) Output is 5E
is supplied to INV<1) via L(1), and is also supplied to IN
V(1) operates as a simple through, and as a result, at timing 4, the output of DL(1)-a becomes FAD(1).
The output of DL(1)-b is input to the input terminal A of FAD(1).
are supplied to the input terminals of FAD(1) to (82
)+ (So), Zunawara, (SO2) are output. Then, this (SO2>) is output from R(M) at the next timing 5 (see the column R(M) in FIG. 5).
このタイミング5において、SEL <2)の制御信号
TOLITAは゛O″信号にあり、したがって、同タイ
ミング5においてR(M)の出力(302)が5EL(
2)を介してROM(2)のアドレス端子ADへ供給さ
れ、ROM(2>から802が出力される。このSO2
は次のタイミング6において0L(2)−aから、タイ
ミング7においてDL (2)−すから、タイミング8
においてDL(2)−cから順次出力され、このタイミ
ング8においてEXOR(1)の入力端子Bへ供給され
る。同様に、タイミング6においてDL(1>−a、b
から各々(Sl)が出力され、したがってFAD(1)
から(S11)が出力され、タイミング7において、こ
の(S11)がR(M)から出力され、したがって、R
OM(2)から311が出力され、タイミング8におい
て、このS11がDL (2)−aから’II力される
。このタイミング8において5W(3)の制御信号D
I’3 S W 3は゛1′°信号にあり、したがって
5W(3)が開状態にある。以上の結果、タイミング8
においてEXOR(’1)の入ノJ端子A、Bに各々S
11.SO2が供給され、したがって、EXOR(1)
からS11+502−84が出力される。また、このタ
イミング8においてスイッチ30の制御信号PLSCA
Lが“1′′信号にあり、スイッチ3oの端子Cと端子
Aとが接続されている。したがって、タイミング8にJ
jイ’(’l) t−(3)−aの入力端子へ84が供
給され、次のタイミング9においてこの84がDL(3
m−aから出力される(第5図参照)。At this timing 5, the control signal TOLITA of SEL < 2) is at the "O" signal, so at the same timing 5, the output (302) of R(M) is 5EL(
2) to the address terminal AD of ROM (2), and 802 is output from ROM (2>. This SO2
from 0L(2)-a at the next timing 6, DL(2)-su at timing 7, timing 8
The signals are sequentially outputted from DL(2)-c at timing 8, and are supplied to input terminal B of EXOR(1). Similarly, at timing 6, DL (1>-a, b
(Sl) are output from each, and therefore FAD(1)
(S11) is output from R(M), and at timing 7, this (S11) is output from R(M).
311 is output from OM(2), and at timing 8, this S11 is output from DL(2)-a. At this timing 8, the control signal D of 5W (3)
I'3 SW 3 is at the '1'° signal, so 5W(3) is in the open state. As a result of the above, timing 8
, connect S to input terminals A and B of EXOR ('1) respectively.
11. SO2 is supplied and therefore EXOR(1)
, S11+502-84 is output. Also, at this timing 8, the control signal PLSCA of the switch 30
L is at "1'' signal, and terminal C and terminal A of switch 3o are connected. Therefore, at timing 8, J
84 is supplied to the input terminal of j i'('l) t-(3)-a, and at the next timing 9, this 84 becomes DL(3
It is output from m-a (see Fig. 5).
次にタイミング10において84がDL(3)−bから
出力される。この時信号1) L S CA LはII
OTl信J=ニアリ、L、 タffi z テ、S4
がOL (3)−aの入力端へ供給される。次に、タイ
ミング11において84が再びDL(3)−aから出力
され、タイミング12においてDL(3)−bから出力
され、タイミング13において再びDL(3)−aから
出力される。このタイミング13において5W(1)の
制御信号DBSW1が11111信号となり、DL(3
)−aから出力されたS4が5W(1)を介して内部バ
スlNB5へ出力される(第5図のI NBSの欄参照
)。以上が、タイミング13において84が内部バスl
NB5へ出力される過程である。上記と同様の過程によ
って、タイミング14において85が内部バスI NB
Sへ出力される。Next, at timing 10, 84 is output from DL(3)-b. At this time, signal 1) L S CA L is II
OTl Shin J = Neary, L, Taffiz Te, S4
is supplied to the input terminal of OL (3)-a. Next, at timing 11, 84 is again output from DL(3)-a, at timing 12, it is output from DL(3)-b, and at timing 13, it is again output from DL(3)-a. At this timing 13, the control signal DBSW1 of 5W(1) becomes the 11111 signal, and DL(3
)-a is output to the internal bus INB5 via 5W(1) (see the INBS column in FIG. 5). As described above, at timing 13, 84 is connected to the internal bus l.
This is the process of outputting to NB5. Through the same process as above, at timing 14, 85 is connected to the internal bus INB.
Output to S.
ところで、前記第(5)式、第(6)式は、モジュロ2
の演算においては次の様に変形することが出来る。By the way, the above equations (5) and (6) are expressed as modulo 2
The calculation can be modified as follows.
512−3o−32=S12+5O−32=84=O・
・・(21)
S22−81−83=S22+S1−33=35=O・
・・(22)
そこで、このデータ誤り検出・訂正回路においては、前
記(7)〜(10)式とこの(21)。512-3o-32=S12+5O-32=84=O・
...(21) S22-81-83=S22+S1-33=35=O・
(22) Therefore, in this data error detection/correction circuit, equations (7) to (10) and this (21) are used.
(22)式とが共に成立1゛るか否かを単−誤り検出部
25がタイミング9〜15の間においてチェックする。The single-error detection unit 25 checks between timings 9 and 15 whether both equation (22) holds true (1).
プなわら、まずタイミング9,10においてはO検出回
路29からシンドロームS2゜SlがrOJか否かの判
断結果が各々出力され、したがって、第8図に示りよう
に、タイミング11においてRa (2>、Ra (1
)から各々S2゜Slが[0]か否かの判断結果が出力
される。この結果、同タイミング11において0R(1
)から82.Slの判断結果の論理和が出力される。First, at timings 9 and 10, the O detection circuit 29 outputs the judgment result as to whether the syndrome S2゜Sl is rOJ, and therefore, as shown in FIG. 8, at timing 11, Ra (2 >, Ra (1
) outputs a determination result as to whether S2°Sl is [0] or not. As a result, at the same timing 11, 0R(1
) to 82. The logical sum of the judgment results of Sl is output.
そして、この論理和はタイミング12においてRa (
3)から出力される。以下、同様に考察ずれば明らかな
ように、タイミング11,12,13゜14、 、15
にJ3りるOR(1) 、 Ra (3L、 Ra(4
)、1でa (5)、Ra (6)の各出力は各々第8
図に示す通りとなり、この結果、タイミング15におい
て、Rai、)からシンドロームS3がOか否かの判断
結果と、シンドロームSOがO否かの判断結果の論理和
が出力され、また、Ra (6)からシンドロームS1
.S2の各判断結果の論理和が出ツノされる。したがっ
て、タイミング15におけるN0R(1)の出力は、シ
ンドロームSO〜S3の各判断結果の論理和の否定とな
り、シンドロームSo”−83が全てrOJでない場合
、すなわち、シンドロームSO〜S3がrOJであるか
否かの判断結果が全て11011の場合のみ、111
I+倍信号出力する。すなわち、タイミング15におけ
るN0R(1’)の出力は前記(7)〜(10)式をい
ずれも満足する場合にのみ“1゛信号となる。Then, this logical sum is calculated at timing 12 as Ra (
3) is output. Below, as is clear from the same consideration, the timings 11, 12, 13°14, , 15
niJ3RirOR(1), Ra(3L, Ra(4)
), 1, each output of a (5) and Ra (6) is the 8th
As shown in the figure, as a result, at timing 15, the logical sum of the judgment result of whether the syndrome S3 is O or not from Rai, ) and the judgment result of the judgment result of whether the syndrome SO is O or not is output. ) to syndrome S1
.. The logical sum of each judgment result in S2 is calculated. Therefore, the output of N0R(1) at timing 15 is the negation of the logical sum of the judgment results of the syndromes SO to S3, and if all of the syndromes So''-83 are not rOJ, that is, whether the syndromes SO to S3 are rOJ or not. Only when all judgment results are 11011, 111
Outputs I+ times signal. That is, the output of N0R(1') at timing 15 becomes a "1" signal only when all of the above equations (7) to (10) are satisfied.
他方、タイミング15におけるAND (2>の出力は
、第8図から明らかなように、84.85が「0」か否
かの各判断結果の論理積であり、したがって、84.3
5が共に「0」の場合にのみ゛1′″信号となる。1゛
なわち、前記(5)、(6)式が共に成立する場合にの
み“1パ信号となる。On the other hand, the output of AND (2> at timing 15 is, as is clear from FIG.
It becomes a ``1'' signal only when both of 5 are ``0''. In other words, it becomes a ``1'' signal only when the above-mentioned equations (5) and (6) are both satisfied.
以上の結果、タイミング15におけるAND(4)の出
力は前記(5)〜(10)式がいずれも成立する場合に
のみ゛1″信号どなり、1つでも成立しない場合は“0
゛信号となる。そして、この八N11)(/l)の出力
が制御信号TLDE 1によってRa(El)に読込ま
れ、E1フラグとして端子T5へ出力される。しかして
、このE1フラグに塁づい(qi−誤りの有無を検出す
ることができる。As a result of the above, the output of AND (4) at timing 15 will be a "1" signal only when all of the above equations (5) to (10) are true, and will be a "0" signal if even one of them is not true.
It becomes a signal. Then, the output of this 8N11) (/l) is read into Ra (El) by the control signal TLDE1 and outputted to the terminal T5 as the E1 flag. Based on this E1 flag, it is possible to detect the presence or absence of a qi error.
(3)二重誤りの検出(前記0項参照)この二重誤りの
検出は、前記0項において説明したように、前記(14
)〜(17)式を満足するk 、 Jの組をめることに
ある。ここで、前記(14)、’(15)式を各々第5
図に示1省略記号を用いて表Uば、
α1+♂−86/S/I・・・・・・(23)α3・α
’=S5/84・・・・・・(24〉となる。これら(
23)、(24>式の各右辺を各々α6.α6と置く。(3) Double error detection (see item 0 above) This double error detection is performed as described in item 0 above (14).
) to (17) to find a pair of k and J that satisfy the equations. Here, the above equations (14) and '(15) are converted into the fifth
Using the 1 abbreviation shown in the figure, Table U is α1+♂-86/S/I...(23)α3・α
'=S5/84...(24>.These (
23), (24>) Let the right sides of equations be α6 and α6, respectively.
α2+α’=S6/S4=α4・・・・・・(25)α
8・α’=S5/84−α8・・・・・・(26)上記
(25)式から次の式が得られる。α2+α'=S6/S4=α4...(25)α
8.α'=S5/84−α8 (26) The following equation is obtained from the above equation (25).
α2+αL+♂=O・・・・・・(27)また、上記(
26)式から次の式が得られる。α2+αL+♂=O (27) Also, the above (
26) The following equation is obtained from equation 26).
B=k +J・・・・・・(28)
しかして、前記(14)〜(17)式を満足するに、J
をめるということは、前記(16)。B=k +J (28) Therefore, in order to satisfy the above formulas (14) to (17), J
(16) above.
(17)式および上記(27)式、(28>式を満足す
るに、Jをめることになる。In order to satisfy the equation (17) and the above equations (27) and (28>), J is determined.
なお、上記値A、Bが各々シンドロームSO〜S3から
算出し得る値であることは勿論である。It goes without saying that the above values A and B are values that can be calculated from the syndromes SO to S3, respectively.
次に、二重誤り検出の過程を第9図に示す70−ヂヤー
トを参照して説明する。Next, the process of double error detection will be explained with reference to the 70-diameter shown in FIG.
まず、)としてB/2+1と置く(ステップ5P1)。First, set B/2+1 as ) (step 5P1).
次に、mをOとする(ステップ5P2)。Next, m is set to O (step 5P2).
なお、このmは仮想上のカウンタである。次に、mをイ
ンクリメントする(ステップ5P3)。次に、第(28
)式に基づいてkの値を算出する(ステップ5P4)。Note that this m is a virtual counter. Next, m is incremented (step 5P3). Next, the 28th
) The value of k is calculated based on the formula (Step 5P4).
次に、上記jおよびkの値を各々第(27)式の左辺に
代入して同左辺の演算を行い、その演算結果CAをめる
。(ステップ5P5)。次に、CA=Oか否かを判断し
、この判断結果がrNOJの場合はステップSP7へ、
rYLsJの揚台はステップSP8へ進む。ステップS
P 7ではj値がBより大あるいはイコールであるか
否かが判断され、この判断結果がrNOJの場合はステ
ップS P 9へ、rYEsJの場合はステップS1〕
8へ進む。ステップSP9では、Jが値r31JJ:り
大あるいはイコールであるか否かが判断される。そして
、この判断結果がrNOJの場合はステップSP10へ
、また、rYEsJの場合はステップS1〕8へ進む。Next, the above values of j and k are each substituted into the left side of equation (27), the left side is operated, and the operation result CA is obtained. (Step 5P5). Next, it is determined whether CA=O or not, and if the determination result is rNOJ, go to step SP7;
The lifting platform of rYLsJ proceeds to step SP8. Step S
At P7, it is determined whether the j value is greater than or equal to B. If the result of this determination is rNOJ, proceed to step SP9; if rYEsJ, proceed to step S1]
Proceed to step 8. In step SP9, it is determined whether J is greater than or equal to the value r31JJ:. If the judgment result is rNOJ, the process proceeds to step SP10, and if the result is rYEsJ, the process proceeds to step S1]8.
ステップ5P10では、Jの110がインクリメントさ
れる。次いで、ステップS1〕8では、川の値が16よ
り小あるいはイコールであるか否かが判断され、この判
断結果がrYEsJの場合はステップs1〕3へ戻り、
またrNOJの場合は、ステップ5P11へ進む。In step 5P10, J is incremented by 110. Next, in step S1]8, it is determined whether the value of the river is less than or equal to 16, and if the result of this determination is rYEsJ, the process returns to step s1]3.
Further, in the case of rNOJ, the process advances to step 5P11.
ステップSP11では、再びCAの値がrOJであるか
否かがチェックされる。そして、このチェック結果が1
°NOJの場合は「二重誤りなし」(ステップSP1.
2)と判断され、まiこ、「YES」の場合は「データ
Wk 、WJに誤りあり」と判断される。In step SP11, it is checked again whether the value of CA is rOJ. And this check result is 1
°If NOJ, "no double error" (step SP1.
2), and if the answer is "YES", it is determined that "there is an error in the data Wk and WJ".
このように、上述した二重誤り検出においては、まず、
JをB/2+1と仮定してこの場合のkの値を前記(2
8)式からめ、次いで得られたk。In this way, in the double error detection described above, first,
Assuming that J is B/2+1, the value of k in this case is expressed as (2
8) From the equation, then the obtained k.
jの組を(27)式に代入して同(27)式を満足する
か否かをチェックし、以下、同様のことをJ=B/2+
2.8/2+3.・・・の6値について行うことにより
、(27)式、(28)式を共に満足するに、Jの組を
めている。この場合、求められたに、Jの組は、jがJ
>B/2であり、一方、1くがk <B/2であるとこ
ろから、前記(17)式を満足している。また、上述し
たチェックはJの値がJOB(ステップSP7参照)で
あり、かつ、f<31(ステップSP9参照)の場合の
み行うようになっており、したがって請求められたk
、ノの組は前記(16)式を満足している。また、デー
タWO−P3の合語が32であるところから、Jを16
回変化させれば必ず、k。Substitute the set of j into equation (27) and check whether the equation (27) is satisfied.
2.8/2+3. By performing the calculation for the six values of . In this case, the set of J is determined such that j is J
>B/2, and on the other hand, since k<B/2, the above formula (17) is satisfied. Furthermore, the above-mentioned check is performed only when the value of J is JOB (see step SP7) and f<31 (see step SP9).
, and satisfy the above equation (16). Also, since the codeword of data WO-P3 is 32, J is 16.
If you change it twice, it will always be k.
Jの組があるか否かが判定され、したがって、ステップ
SP3.SP4・・・SP8なる試行過程を16回繰返
すようになっている。(ステップSP8参照)。It is determined whether there is a set J, and therefore step SP3. The trial process SP4...SP8 is repeated 16 times. (See step SP8).
しかして、上述した過程によって二重誤りの検出を行う
回路が第3図におCノる二重誤り検出部24ぐあり、以
ト、この検出部24の動作を説明する。A circuit for detecting double errors through the above-described process is a double error detecting section 24 shown in FIG. 3, and the operation of this detecting section 24 will be described below.
まず、前述したように、第5図に示すタイミング13.
1’lにJ3いて内部バスlNB5に34゜S5が各々
出力される。また、タイミング15においてはS4が、
タイミング16においてはS6が各々内部バスI N
B Sに出力される。なお、上記タイミング13,14
.15.16において84、S5.84.86が順次内
部バスlNB5へ出力される理由は、前述した説明およ
び第5図に承りタイミングヂ+t −hから明らかなよ
うに、タイミング′13から制御信号DBSW1が“1
″となり、かつタイミング15で信号PLSCALが1
度II I I+に立ら上がることによる。タイミング
13において84が内部バスlNB5へ出力されると、
ROM(1)から(S4)が出力され、この(S4)が
タイミング14においてDL(1)−aから出力される
。また、タイミング14において85が内部バスlNB
5へ出力されると、ROM(1)から(S5)がタイミ
ング15においてDL(1)−aから出ツノされる。ま
たこのタイミング15において、(S4)がDL(1)
−すから出力される。このタイミング15において、制
御信号TAJKLは“0″信号に、制御信号TDIVは
゛′1″信号にあり、したがって、DL(1) =b内
のくS4)は5EL(1)を通過し、INV(1)によ
って反転されで、FAD(1)の入力端子Bへ供給され
る。この結果、タイミング15においてFAD(1’)
の出力は(S5)−(S4)、すなわち、(S5/S4
)となり、この(S’5/S4)がタイミング16にお
いてR(M)から出力される。このタイミング16にお
いて、制御信号TOUTAは゛0″信号にあり、したが
って、R(M)内の(S5/S4)が5EL(2)を介
してR(B)へ供給される。この時、制御信号TLDB
は゛″1″1″信号、したがって、タイミング16にお
いてR(M)から出力された( S 5 / S 4’
、 )は、同タイミング16においてR(B)に読込ま
れる。以後、このデータ(S5/84)は全処理が終了
するまで(タイミング93まで)R(13)に保持され
る。ここで、データ(S5/84)は、前記(26)式
から明らかなようにデータ13のことである。First, as mentioned above, timing 13. shown in FIG.
J3 is output to 1'l, and 34°S5 is output to internal bus lNB5. Also, at timing 15, S4
At timing 16, S6 is connected to each internal bus I N
Output to BS. In addition, the above timings 13 and 14
.. The reason why 84 and S5. is “1”
'', and the signal PLSCAL becomes 1 at timing 15.
By standing up to degree II I I+. When 84 is output to internal bus INB5 at timing 13,
(S4) is output from ROM (1), and this (S4) is output from DL (1)-a at timing 14. Also, at timing 14, 85 is the internal bus lNB.
5, the ROM(1) to (S5) is output from the DL(1)-a at timing 15. Also, at this timing 15, (S4) is DL (1)
− is output from At this timing 15, the control signal TAJKL is at the "0" signal, and the control signal TDIV is at the "'1" signal. Therefore, S4) in DL(1) = b passes through 5EL(1), and INV( 1) and is supplied to the input terminal B of FAD(1).As a result, at timing 15, FAD(1')
The output of is (S5)-(S4), that is, (S5/S4
), and this (S'5/S4) is output from R(M) at timing 16. At this timing 16, the control signal TOUTA is at the "0" signal, so (S5/S4) in R(M) is supplied to R(B) via 5EL(2). At this time, the control signal T.L.D.B.
is the ``1''1'' signal, therefore output from R(M) at timing 16 (S 5 / S 4'
, ) are read into R(B) at the same timing 16. Thereafter, this data (S5/84) is held in R(13) until all processing is completed (until timing 93). Here, data (S5/84) is data 13, as is clear from equation (26) above.
次に、上記と同様の過程によりタイミング18において
データ(S6/84)がR(A)に読込まれる。ぞして
、このデータ(56/34)は、以後、タイミング93
までR(A)に保持される。Next, data (S6/84) is read into R(A) at timing 18 through the same process as above. Therefore, this data (56/34) will be used at timing 93 from now on.
It is held at R(A) until.
ここで、データ(S6./S=1.)は、前記(25)
式から明らかなようにデータAのことである。Here, the data (S6./S=1.) is the above (25)
As is clear from the equation, this refers to data A.
このようにして、タイミング18においてR(A)、1
で(B)に各々データA、Bが用意される。そして、こ
のタイミング18からタイミング66の間において二重
誤りの検出が行われる(第6図参照)。In this way, at timing 18, R(A), 1
Then, data A and B are prepared in (B). Then, double error detection is performed between timing 18 and timing 66 (see FIG. 6).
すなわち、まずタイミング18においてHADの入力端
へデータBが供給されることから、制御信号TLDLA
によりl−I A Dから8 / 2−1−1が出力さ
れ、このデータB/2+1が同タイミング18において
、R(L)に読込まれる。次のタイミング19において
は、R(L)からデータB/2+1(以下、Joとする
)が出力される。また、この時制御信号T K CA
Lが111 I+倍信号あり、したがって、AND (
5)が開状態になると共に、jNV(2)がインバータ
として動作する。この結果、タイミング19においてF
AD (2)の入力端子AにデータBが、入力端子Bに
データJ。That is, since data B is first supplied to the input terminal of HAD at timing 18, the control signal TLDLA is
Therefore, 8/2-1-1 is output from l-IAD, and this data B/2+1 is read into R(L) at the same timing 18. At the next timing 19, data B/2+1 (hereinafter referred to as Jo) is output from R(L). Also, at this time, the control signal TK CA
L is 111 I+ times the signal, therefore, AND (
5) becomes open, and jNV(2) operates as an inverter. As a result, at timing 19, F
Data B is input to input terminal A of AD (2), and data J is input to input terminal B.
ioの否定)が各々供給され、FAD(2)からB J
o、すなわち、koが出力される(第9図ステップSP
4参照)。このデータkoは次のタイミング20におい
てR(KL)から出力され、ROM(3)へ供給される
。これにより、タイミング20においてROM(3)か
らαが出力され、EXOR(2)の入力端子Bへ供給さ
れる。negation of io) are supplied respectively, and B J
o, that is, ko is output (step SP in FIG. 9).
(see 4). This data ko is output from R (KL) at the next timing 20 and supplied to ROM (3). As a result, α is output from the ROM (3) at timing 20, and is supplied to the input terminal B of EXOR (2).
一方、タイミング19に、l13いて、制御信号TOU
TAが゛1″信号となり、R(A)内のデータAlfi
SEL(2)を介してROM(2>の入力端へ供給され
、ROM(2>からデータ♂が出力される。このデータ
♂は次のタイミング20においてDL(2>−aから出
力され、5W(3)を介して5EL(4)へ供給される
。この時、5EL(4)の制御I (i号TAI−P
Aは゛′1′′信号にあり、したがって、タイミング2
0においてデータ♂が5EL(4)を介してEXOR(
2)の入力端子Aへ供給される。以上の結果、タイミン
グ20において、EXOR(2)の出力がα+αとなり
、このデータα+αが次のタイミング21においてDL
(4)から出力される。On the other hand, at timing 19, l13 is present, and the control signal TOU
TA becomes “1” signal, data Alfi in R(A)
It is supplied to the input terminal of ROM (2> through SEL (2), and data ♂ is output from ROM (2>. This data ♂ is output from DL (2>-a at the next timing 20, and the 5W (3) to the 5EL (4). At this time, the control I of the 5EL (4) (No. i TAI-P
A is at the ``'1'' signal, so at timing 2
At 0, data ♂ is EXOR(
2) is supplied to input terminal A. As a result of the above, at timing 20, the output of EXOR (2) becomes α+α, and this data α+α becomes DL at the next timing 21.
Output from (4).
また、タイミング20において、制御信号TKCALは
“O゛′′信号り、したがって、AND(5)が開状態
になると共に、INV (2)が単なるスルーとして動
作する。この結果、タイミング20においてFAD (
2)の入力端子Aへデータ「0」が、入力端子Bヘデー
タJoが各々供給され、FAI)(2−)からデータJ
oが出力される。Also, at timing 20, the control signal TKCAL becomes the "O'''' signal, so AND (5) becomes open and INV (2) operates as a simple through. As a result, at timing 20, FAD (
Data "0" is supplied to input terminal A of 2), data Jo is supplied to input terminal B, and data J is supplied from FAI) (2-).
o is output.
このデータJoは次のタイミング21においてR(KL
)から出力され、ROM(3)へ供給されム
る。これににす、ROM(3)からαが出力され、EX
OR(2)の入力端子Bへ供給される。This data Jo is R(KL
) and is supplied to the ROM (3). In this case, α is output from ROM (3) and EX
It is supplied to input terminal B of OR(2).
一方、このタイミング21において、制御信号TΔLP
Aは“0′′信号にあり、したがって、DL(4)の内
容α+αが5EL(4,)を介してEXOR(2)の入
力端子Aへ供給される。この結果、タイミング21にお
いてEXOR(2)の出力は♂十α1+αム(第9図に
お番)るステップSP5参照)となり、このデータ♂+
αゝ°十tがO検出回路32の入力端へ供給される。O
検出回路32はEXOR(2>の出力がrOJの時“0
″信号を出力し、「0」以外の時は゛1″信号を出力す
る八 嶋
(第9図SP6参照)。ここで、データα+α+α6が
「0」でないとすると、タイミング21においてO検出
回路32から“1″信号が出力され、AND(1)の入
力端へ供給される。On the other hand, at this timing 21, the control signal TΔLP
A is at the "0'' signal, so the content α+α of DL(4) is supplied to the input terminal A of EXOR(2) via 5EL(4,). As a result, at timing 21, EXOR(2) ) is ♂α1+αm (see step SP5 in Figure 9), and this data ♂+
αゝ°10t is supplied to the input terminal of the O detection circuit 32. O
The detection circuit 32 outputs “0” when the output of EXOR(2> is rOJ).
'' signal, and outputs a ``1'' signal when the signal is other than ``0'' (see Figure 9 SP6).Here, if data α+α+α6 is not ``0'', the O detection circuit 32 outputs a ``1'' signal at timing 21. A "1" signal is output and supplied to the input end of AND(1).
また、タイミング21においては、制御信号TADLが
゛1″信号となり、この++ 1 ++倍信号AND(
1)の入力端へ供給される。また、このタイミング21
においては、J o < 31かつJ。≦Bであり、し
たがって、GOMPおよびFAD(2)の端子Cから各
々111 II倍信号出力されている。この結果、タイ
ミング21においてAND(1)の出力が“1′°信号
となり、この“1″信号が1−IADヘキrリイ信号と
して供給される。これによりR(L )の出力の値に「
1」が加算され、HADの出力がto+1(以下、Jl
とする)となり、このデータJ+が次のタイミング22
においてR(+−)から出力される。Also, at timing 21, the control signal TADL becomes a "1" signal, and this ++1++ times signal AND(
1) is supplied to the input terminal. Also, this timing 21
In , J o < 31 and J. ≦B, therefore, signals of 111 II times are output from the terminals C of GOMP and FAD (2), respectively. As a result, at timing 21, the output of AND(1) becomes a "1'° signal," and this "1" signal is supplied as the 1-IAD signal.This causes the value of the output of R(L) to change to "
1" is added, and the output of HAD is to+1 (hereinafter, Jl
), and this data J+ is the next timing 22
It is output from R(+-) at.
以下、タイミング22〜24.25〜27.・・・64
〜6Gにおいて同様の動作が繰り返され、これにより、
タイミング2/I、27.・・・66において各々、E
XOR(2’)から、α0+αゞ′十ノ゛、♂+♂”+
涜・−、(X −1−+2”−1−cj”lfi各々
出力され、また、O検出回路32からこれらの各データ
が「0」か否かの判断結果が出力される。Below, timings 22-24, 25-27. ...64
Similar operations are repeated at ~6G, which results in
Timing 2/I, 27. ...66, respectively, E
From XOR (2'), α0+αゞ'10, ♂+♂''+
-, (X -1-+2"-1-cj"lfi are respectively outputted, and the O detection circuit 32 outputs a judgment result as to whether each of these data is "0" or not.
ところぐ、上記説明および第6図に示す各データj+、
に+・・・等はいずれもタイミング66までEXOR(
2)の出力が「0」にならなかった場合であり、途中の
過程においてEXOR(2)の出力が10」となった場
合、すなわち、前記(16)、、(IL)、<27)、
(2B)式をいずれも満足するに、Jの組があった場合
には次の様になる。すなわち、例えばタイミング24に
おいてEXOR(2) から出力されたデー1)♂+a
”°+ α(’1が「0」であった場合は、同タイミン
グ24において0検出回路32から110 +1信号が
出力され、AND(1)の入力端へ供給される。この結
果、タイミング24において制御信号T A、D Lが
“1″信号に立上ってもAND(1’)の出力は“0”
′信号を続け、したがって、R(L)の内容がインクリ
メントされることはない。この結果、タイミング27に
おいて再びEXOR(2)からデータα1+♂’+ 1
’が出力され、O検出回路32から“O°′信号が出力
され、以下、同じ動作が繰り返される。Tokorogu, each data j+ shown in the above explanation and FIG. 6,
+... etc. are all EXOR until timing 66 (
This is a case where the output of 2) does not become ``0'', and the output of EXOR (2) becomes 10'' in the middle of the process, that is, the above (16), , (IL) < 27),
If there is a set of J that satisfies both equations (2B), then the following is true. That is, for example, data 1)♂+a output from EXOR(2) at timing 24
``°+α('If 1 is 0, the 110+1 signal is output from the 0 detection circuit 32 at the same timing 24 and is supplied to the input terminal of AND (1). As a result, at timing 24 Even if the control signals T A and D L rise to a “1” signal, the output of AND (1') is “0”
' signal, so the contents of R(L) are never incremented. As a result, at timing 27, data α1+♂'+1 is again sent from EXOR(2).
' is output, an "O°' signal is output from the O detection circuit 32, and the same operation is repeated thereafter.
すなわち、タイミング24においてEXOR(2)から
出力されたデータα8+♂°+J“がrOJであった場
合は、以後、R(L)の内容はJlに保持され、R’(
K L )からはタイミング26,29.・・・65に
おいてに1が、タイミング27.30・・・66におい
てJlが各々出力され、EXOR(2)からはタイミン
グ27,30.・・・、66においてαA−1♂“十c
/’が出力され、また、0検出回路32からは、タイミ
ング27.30.・・・、66において゛0゛′信号が
出力される。そして、タイミング60において0検出回
路32から“0′″信号が出力されると、インバータ3
3の出ツノが″′1″信号となり、この゛1″信号がタ
イミング66において111 I+となる制御信号TL
DE2によりRa (E2>に読込まれる。そして、こ
のRa(E2)の内容がE2フラグとして端子T4へ出
力される。しかして、このE2フラグにより二重誤りが
あるか否かを検出することができる。That is, if the data α8+♂°+J" output from EXOR(2) at timing 24 is rOJ, the content of R(L) is held in Jl and R'(
K L ) from timing 26, 29 . . . . 65, Jl is output at timing 27.30 . . . 66, and EXOR (2) outputs timing 27, 30 . ..., αA-1♂“10c” in 66
/' is output, and the 0 detection circuit 32 outputs timing 27.30. . . , a ``0'' signal is output at 66. Then, when the 0' signal is output from the 0 detection circuit 32 at timing 60, the inverter 3
The output of 3 becomes the "'1" signal, and this "1" signal becomes the control signal TL which becomes 111 I+ at timing 66.
It is read into Ra (E2>) by DE2.Then, the contents of this Ra (E2) are outputted to terminal T4 as an E2 flag.Therefore, it is possible to detect whether or not there is a double error using this E2 flag. I can do it.
なお、タイミング66までの間にR(L)の内容が31
に達した場合、あるいは、J≧Bとなった場合はGOM
PあるいはFAD (2)の端子Cから゛′0″信号が
出力され、したがって、その時点以降R(L)がインク
リメントされることはない(第9図の81)7,5t)
9参照)。Note that the content of R(L) is 31 until timing 66.
If , or if J≧B, GOM
A ``'0'' signal is output from terminal C of P or FAD (2), and therefore R(L) will not be incremented from that point on (81 in Figure 9)7.5t)
9).
(4)二重誤りの訂正(前記0項参照)前記(18)式
は、前記(25)式を用いれば、Eh = (8,1+
a’−3o)/♂す30)EJ=(S1+α・SO)/
α・・・(31)と表すことができる。そして、これら
の値Ek。(4) Correction of double error (see item 0 above) The above equation (18) can be changed by using the above equation (25), Eh = (8,1+
a'-3o)/♂su30) EJ=(S1+α・SO)/
It can be expressed as α...(31). And these values Ek.
EJがまれば、前記(19)式に基づいてデータWk
、WJの誤りを訂正することができる。If EJ is equal to EJ, data Wk is calculated based on equation (19) above.
, WJ errors can be corrected.
この二重誤りの訂正はタイミング71〜88(第7図)
の間において行われる。最初に、データWJの訂正がタ
イミング71〜80の間(第7図に示す期間7M3参照
)において行われる。すなわち、まず、タイミング71
においてシンドロームSOが内部バスlNB5へ出力さ
れると、ROM(1)から(SO)が出力される。この
(SO)は次のタイミング72においてDL(1)−a
から出力され、FAD(1)の入力端子Aへ供給される
。一方、このタイミング72において、R(KL)の出
力は誤りデータWkの位置を示すデータとなっている。This double error is corrected at timings 71 to 88 (Figure 7).
It is carried out between. First, data WJ is corrected between timings 71 and 80 (see period 7M3 shown in FIG. 7). That is, first, timing 71
When the syndrome SO is output to the internal bus INB5, (SO) is output from the ROM (1). This (SO) is DL(1)-a at the next timing 72
The signal is output from the FAD (1) and supplied to the input terminal A of the FAD (1). On the other hand, at this timing 72, the output of R(KL) is data indicating the position of the error data Wk.
この理由は次の通りである。The reason for this is as follows.
1111i11信号TKCAしはタイミン/65klあ
イーCLd O+1信号となり、以後、タイミング70
まで1101t信号を続ける。i制御信号TKCALが
“l Ol”信号になると、AND(!5)の出力が「
0」となり、したがって、]二Δ1)(2)の入力端子
AへrOJが供給され、また、INV(2>がスルーと
して動作し、したがって、FAD (2)の入ツノ端子
BへR(L)の出力、リーなわら、誤りデータWJの位
置を示Jデータノが供給され、この結果、FAD (2
)の出ツノが、jとなる。そして、このノがタイミング
6GにおいてR(KL)から出力される。以後、l=’
AD(2)の出力はタイミング70まで1を続番ノ、し
たがってR(KL>の出力がタイミング71まで天を続
ける。次に、タイミング71において制911信号T
K CA Lが゛1″信号となる。これにより、同タイ
ミング71においてFAD (2)の出力がB −J
= kとなり、このデータ1(が次のターfミング72
においてR(KL)から出力される。なJ) zこのR
(+<L)の出ツノのタイミング72以降の変化は次の
通りである。まず、タイミング72にJjいて制御信号
TKCALが“O++になり、したがって、同タイミン
グ72においてFAD(2)の出力が1となり、次のタ
イミング73においでR(KL)力翫ら再びjが出力さ
れる。以後、タイミング84..87にお0て制御信号
TKCALが゛1″信号となること力)ら、タイミング
85.88においてR(KL)の出力がkどなり、他の
タイミングにおいてjとなる(第7図参照)。The 1111i11 signal TKCA becomes the timing/65kl CLd O+1 signal, and thereafter the timing 70
The 1101t signal continues until When the i control signal TKCAL becomes the “l Ol” signal, the output of AND (!5) becomes “
0'', therefore, rOJ is supplied to the input terminal A of ]2Δ1)(2), and INV(2> operates as a through), so R(L) is supplied to the input terminal B of FAD (2). ), the data indicating the position of the error data WJ is supplied, and as a result, FAD
) becomes j. Then, this signal is output from R (KL) at timing 6G. Hereafter, l='
The output of AD(2) continues to be 1 until timing 70, so the output of R(KL> continues to be 1 until timing 71.Next, at timing 71, the control 911 signal T
K CA L becomes the "1" signal. As a result, the output of FAD (2) becomes B - J at the same timing 71.
= k, and this data 1 (is the next timing f72
It is output from R(KL) at. Na J) z this R
The changes after the timing 72 of the output of (+<L) are as follows. First, at timing 72, the control signal TKCAL becomes "O++" at Jj, and therefore, at the same timing 72, the output of FAD (2) becomes 1, and at the next timing 73, j is output again from the R (KL) power line. After that, since the control signal TKCAL becomes a ``1'' signal at timings 84..87), the output of R (KL) becomes k at timing 85.88, and becomes j at other timings. (See Figure 7).
このように、タイミング72においてR(KL>の出力
はkとなっている。また、このタイミング72において
5EL(3)へ供給される制御信号TAJが“0″信号
、5EL(1)へ供給される制御信号TAJKLが゛1
″信号、INV(1)へ供給される制御信号TDIVが
゛0″信号にある。この結果、タイミング72において
FAD(1)の入力端子Aに前述した(So)が、入力
端子Bにkが各々供給され、FAD(1)からに+(S
O)、すなわち(α・So)が出力される。In this way, at timing 72, the output of R(KL> is k. Also, at this timing 72, the control signal TAJ supplied to 5EL(3) is a "0" signal, and the output is supplied to 5EL(1). The control signal TAJKL is 1
The control signal TDIV supplied to the ``0'' signal and INV(1) is present in the ``0'' signal. As a result, at timing 72, the above-mentioned (So) is supplied to input terminal A of FAD (1), k is supplied to input terminal B, and +(S
O), that is, (α·So) is output.
そして、この(α・So)が次のタイミング73におい
てR(’M)から出力される。このタイミング73にお
いてSEL (2)へは制御信号TOUTAとして゛0
″信号が供給されている。しだがって、R(M)に読込
J:れた(αゝ・SO)はSE[〈2)を介して]マO
M(2>へ供給され、ROM〈2)から、α・SOが出
力される。このα・SOは次のタイミング74において
DL(2>−aから出力され、次いで、タイミング76
においてDL(2>−cから出力され、EXOR(1)
の入力端子Bへ供給される。Then, this (α·So) is output from R('M) at the next timing 73. At this timing 73, the control signal TOUTA is sent to SEL (2) as "0".
'' signal is supplied. Therefore, the (αゝ・SO) read into R(M) is sent to SE [via <2)]
It is supplied to M(2>), and α·SO is output from ROM<2). This α・SO is output from DL(2>-a at the next timing 74, and then at timing 76
is output from DL(2>-c, EXOR(1)
is supplied to input terminal B of.
使方、タイミング76において内部バスlNB5にシン
ドロームS1が出力され、また、この時同時に5W(2
)へ供給されている制御信号DBSW2が“1“′信号
に立上る。この結果、タイミング76にJj イてシン
ドロームS1が5W(2)を介し”(lEXOI−((
1)の入力端子Aへ供給され、EXOR(1)からα8
・5o−1−8l(以下、■と記1;第7図四角枠内参
照)が出力される。そして、この■はタイミング7Gに
おいて制御信号PLSCALが’ 1 ”信号にあるこ
とから、スイッチ30を介してDL(3)へ供給され、
次のタイミング77においてDL(3)−aから出力さ
れ、5W(1)を介して内部バスlNB5へ出力される
。How to use, at timing 76, syndrome S1 is output to internal bus lNB5, and at the same time, 5W (2
) rises to a "1" signal. As a result, at timing 76, syndrome S1 is transmitted via 5W(2) "(lEXOI-((
1) is supplied to the input terminal A of
・5o-1-8l (hereinafter referred to as 1; see inside the rectangular frame in FIG. 7) is output. Since the control signal PLSCAL is at the '1' signal at timing 7G, this ■ is supplied to the DL (3) via the switch 30,
At the next timing 77, the signal is output from DL(3)-a, and is output to the internal bus INB5 via 5W(1).
タイミング77において■が内部バスI NBSへ出力
されると、ROM(1)から(■)が出ツノされる。こ
の(■)は、タイミング78においてDL(1)−aか
ら出力されFAD(1)の入力端子Aへ供給される。一
方、このタイミング78において、SEL (2)の制
御信号TOUTA。At timing 77, when ■ is output to the internal bus INBS, (■) is output from ROM (1). This (■) is output from DL(1)-a at timing 78 and supplied to input terminal A of FAD(1). On the other hand, at this timing 78, the control signal TOUTA of SEL (2).
SE、L(3)の制御信号TAJ、 S E L (1
)の制御信号TAJKL、INV(1)の制御信号TD
IVがいずれも゛1″信号となり1、この結果、R(A
)に記憶されているデータAh′X5EL(2>、SE
L (3)、SEL (1)を介してINV(1)へ供
給され、ここで反転されてFAD(1)の入力端子Bへ
供給される。これにより、タイミング78においてFA
D(1)から(■)−A、^
寸なわら、(■/α)が出力される。ここで、■/α’
=(S1+α5・So)/α4=EJ・・・(32)
であり(第(31)式参照)、シたがってタイミング7
8におけるFAD (1)の出力は(EJ)となる。イ
して、この(EJ)が次のタイミング79においてR(
M)から出ツノされ、SEL (2)を介してROM(
2>へ供給され、ROM(2)からElが出力される。SE, L (3) control signal TAJ, S E L (1
) control signal TAJKL, control signal TD of INV(1)
Both IV become "1" signal 1, and as a result, R(A
) Data Ah′X5EL(2>, SE
It is supplied to INV (1) via L (3) and SEL (1), where it is inverted and supplied to input terminal B of FAD (1). As a result, at timing 78, the FA
From D(1), (■)-A, ^, (■/α) is output. Here, ■/α'
=(S1+α5・So)/α4=EJ...(32) (see equation (31)), therefore timing 7
The output of FAD (1) at 8 is (EJ). Then, this (EJ) becomes R(
M) and is transferred to the ROM (
2>, and El is output from ROM (2).
このEJは次のタイミング80においてI)L(2)−
aから出力される。This EJ is I)L(2)- at the next timing 80
Output from a.
この時(タイミング80)、SW (3)、5W(2)
はいずれも開状態であり、したがって、DL(2)−a
から出力されたEJは、5W(3)。At this time (timing 80), SW (3), 5W (2)
are both open, therefore DL(2)-a
The EJ output from is 5W (3).
5W(2>を介して内部バスlNB5へ出力され、この
内部バスI NBSを介してEXOR(3)の入ツノ端
子13へ供給される。5W(2>) to the internal bus INBS, and is supplied to the input terminal 13 of EXOR(3) via this internal bus INBS.
他方、タイミング77において5EL(3)の制御信号
1ΔJがl Q 114g号にあり、したがって同タイ
ミング77においてR(KL)の出ノIJが5EL(3
)おJ、び端子]°3を介してアドレス制御回路8(第
2図)へ供給される。アドレス制御回路8は、同タイミ
ング77においてこのデータJを入ツノし、3タイミン
グ後のタイミング80においてデータWJが記憶されて
いるRAM6のアドレスを出力する。これにより、同り
Cミンク8OにおいてRAM6からデータWJが出力さ
れ、データバスDABS2を介してLXOR(3)の入
力端Aへ供給される。この結果、タイミング80におい
てEXOR(3)からW J −1−E J 、ずなわ
ら、正しいデータ<WJ >が出力される。この時、5
W(4)の制御信号DO8Wは゛′1゛′信号にあり、
したがってデータ< W J ’>は5W(4)を介し
てDL (5)へ供給され、このDL(5)によって3
タイミング遅延され、タイミング83においてデータバ
スDABS1 (第2図)へ出力される。一方、タイミ
ング80において、R(Kし)の出カッが5EL(3)
を介してアドレス制御回路8へ供給される。アドレス制
御回路8は同タイミング80においてこのデータjを入
力し、3タイミング後のタイミング83においてデータ
WJのアドレスをRAM6へ出力する。これにより、デ
ータ<W、、f >がRAM6に書込まれる。On the other hand, at timing 77, the control signal 1ΔJ of 5EL(3) is at lQ 114g, so at the same timing 77, the output IJ of R(KL) is 5EL(3).
) and terminals ]°3 to the address control circuit 8 (FIG. 2). The address control circuit 8 inputs this data J at the same timing 77, and outputs the address of the RAM 6 where the data WJ is stored at a timing 80 three timings later. As a result, data WJ is output from the RAM 6 in the same C mink 8O and is supplied to the input terminal A of LXOR (3) via the data bus DABS2. As a result, at timing 80, EXOR(3) outputs W J -1-E J , which is exactly the correct data <WJ >. At this time, 5
The control signal DO8W of W(4) is in the '1' signal,
Therefore, data <W J '> is supplied to DL (5) via 5W (4), and this DL (5)
The timing is delayed and outputted to the data bus DABS1 (FIG. 2) at timing 83. On the other hand, at timing 80, the output of R (K) is 5EL (3)
The signal is supplied to the address control circuit 8 via the address control circuit 8. The address control circuit 8 inputs this data j at the same timing 80, and outputs the address of the data WJ to the RAM 6 at a timing 83 three timings later. As a result, data <W,,f> is written into the RAM6.
以上がデータWJの訂正の過程である。以上の過程と全
く同様にして、タイミング79〜88(期間7M4参照
)においてデータWkの訂正が行われる。なお、このデ
ータWkの訂正過程の説明は省略する。第7図のタイミ
ングチャートを参照されたい。The above is the process of correcting the data WJ. In exactly the same manner as the above process, data Wk is corrected at timings 79 to 88 (see period 7M4). Note that a description of the process of correcting the data Wk will be omitted. Please refer to the timing chart in FIG.
(5)単−誤りのa’J正(前記0項参照)この訂正は
タイミング86〜92の間において行われる。J”cl
わち、まず、タイミング86において内部バスI N
135へシンドロームSOが出力され、次いでタイミン
グ87において内部バスlNB5ヘシンド[l−ムS1
が出力される。この結果、タイミング87に(13いて
(So)が、タイミング88にJjいT(S′l)が各
々DL(1)−aから出力され、同タイミング88にお
いてDL(1)−aから(Sl)が、DL(1)−bか
ら(So)が各々出力される。一方、このタイミング8
8にJjいて、5EL(1)の制御信号TAJKLが’
0 ”信号、INV(1)の制御信号−r DIVが
’ i ” (8号にあり、したがって、FAD(1)
の入力端子(3へ(So)の各ビットを反転したデータ
が供給される。この結果、タイミング、すなわち、(S
l/So)が出力され、このデータ(S1/So’)が
次のタイミング89においてR(M)から出力される。(5) Single error a'J correct (see item 0 above) This correction is performed between timings 86-92. J”cl
That is, first, at timing 86, the internal bus I N
The syndrome SO is output to the internal bus lNB5 at timing 87.
is output. As a result, (13 (So) is output from DL(1)-a at timing 87, Jj T(S'l) is output from DL(1)-a at timing 88, and (Sl) is output from DL(1)-a at timing 88. ) and (So) are output from DL(1)-b.On the other hand, this timing 8
8, the control signal TAJKL of 5EL(1) is '
0" signal, the control signal of INV(1) - r DIV is in 'i" (No. 8, therefore FAD(1)
Data with each bit of (So) inverted is supplied to the input terminal (3 of
l/So) is output, and this data (S1/So') is output from R(M) at the next timing 89.
ここで、データ(S1/So)は、前記(11)式から
明らかなように誤りデータWjの位置を示すデータjで
ある。Here, data (S1/So) is data j indicating the position of error data Wj, as is clear from equation (11).
そして、このデータjは、タイミング89においてSE
L (2)の制御信号−rOUTA、5EL(3)の制
御信号TAJが各々“O” 、” 1 ”であることか
ら、SEL (2)、SEL (3)を介してアドレス
制御回路8へ供給される。アドレス制御回路8はこのデ
ータjを入力し、3タイミング後のタイミング92にお
いて、データWjのアドレスをRAM6へ出力する。こ
れにより、タイミング92においてRAM6からデータ
Wjが読み出され、データバスDABS2を介してEX
OR(3)の入力端子Aへ供給される。また、このタイ
ミング92においてシンドロームSo (=Fj)が内
部バスI NBSへ出力され、同内部バスI NBSを
介してEXOR(3)の入力端子13へEXOR(3)
からWj +SO= <Wj >が出力され、5W(
4)を介してDL(5)へ供給され、3タイミング後の
タイミング95においてデータバスDABS1へ出力さ
れる。Then, this data j is SE at timing 89.
Since the control signal - rOUTA of L (2) and the control signal TAJ of 5EL (3) are "O" and "1", respectively, they are supplied to the address control circuit 8 via SEL (2) and SEL (3). be done. Address control circuit 8 inputs this data j, and outputs the address of data Wj to RAM 6 at timing 92 three timings later. As a result, data Wj is read from RAM6 at timing 92, and EX is read out via data bus DABS2.
It is supplied to input terminal A of OR(3). Also, at this timing 92, syndrome So (=Fj) is output to the internal bus INBS, and EXOR(3) is sent to the input terminal 13 of EXOR(3) via the internal bus INBS.
Wj +SO= <Wj > is output from 5W (
4) to DL(5), and is output to data bus DABS1 at timing 95 three timings later.
他方、タイミング90.91において、内部バスlNB
5へシンドロームSo、S1が各々出力され、この結果
、上記と同様の過程により、タイミング92においてデ
ータjがアドレス制御回路8へ出力される。アドレス制
御回路8はこのデータjを受1ノ、3タイミング後のタ
イミング95においてデータWjのアドレスをRAM6
へ出力する。これににす、データ<Wj>がRAM6に
読込まれる。On the other hand, at timing 90.91, internal bus lNB
As a result, data j is output to the address control circuit 8 at timing 92 through the same process as described above. The address control circuit 8 receives this data j and stores the address of the data Wj in the RAM 6 at timing 95 one and three timings later.
Output to. At this point, data <Wj> is read into the RAM 6.
以上がデータ誤り検出弓J正回路1の詳細である。The details of the data error detection bow J positive circuit 1 have been described above.
次に、第2図に示す構成要素10〜14について説明づ
る。Next, the components 10 to 14 shown in FIG. 2 will be explained.
(1)1ラ一フラグ判定回路1゜
上述した説明にJ3いては、説明を簡略化するため、デ
ィスクに配録されるデータのフォーマットを第1図に示
すものとし、誤り訂正用データをPO−P3の4データ
としたが、実際には、1フレームFr内に更に別の4つ
の誤り訂正用データQO〜Q3が付加され、また、デー
タの記録順序もバラバラにされている(クロスインタリ
ーブ)。(1) 1-R-Flag Judgment Circuit 1 In the above explanation, in order to simplify the explanation, the format of the data recorded on the disk is shown in FIG. 1, and the error correction data is - P3 is 4 data, but in reality, 4 other error correction data QO to Q3 are added within one frame Fr, and the data recording order is also different (cross interleaving) .
なお、この点に関しては、例えば特開昭57−4629
号公報に詳しい。そして、データ誤り検出・訂正回路1
は、まず誤り訂正用データPO−P3に基づいて、前述
した過程によりデータ誤りの検出・訂正を行い(C1デ
コードと称される)、また、この際フラグEO〜E2を
各々エラーフラグ判定回路10へ出力する。エラーフラ
グ判定回路10はC1デ]−ド時に供給されるフラグE
O〜E2に基づいてC1フラグを作成し、RAM6に書
込む。ここで、01フラグとは、C1デコードにおいて
チェックされたデータに未訂正のデータが含まれてい”
るか否かを示すフラグである。次に、データ誤り検出・
訂正回路1は誤り訂正用データQO〜Q3に基づいて、
再びC1デコードと略同様にして誤りの検出およびΔ1
正を行う(C2デコードと称される)と共に、フラグE
O−E2を各々エラーフラグ判定回路10へ出力する。Regarding this point, for example, Japanese Patent Application Laid-Open No. 57-4629
I am familiar with the issue bulletin. And data error detection/correction circuit 1
First, based on the error correction data PO-P3, data errors are detected and corrected by the process described above (referred to as C1 decoding). Output to. The error flag determination circuit 10 uses the flag E supplied at the time of C1 de].
A C1 flag is created based on O to E2 and written to RAM6. Here, the 01 flag means that the data checked in C1 decoding includes uncorrected data.
This is a flag indicating whether or not the Next, data error detection and
The correction circuit 1, based on the error correction data QO to Q3,
Error detection and Δ1 are performed again in substantially the same manner as C1 decoding.
(referred to as C2 decoding) and flag E
Each of O-E2 is output to the error flag determination circuit 10.
またこの時、C1フラグがエラーフラグ判定回路10へ
供給される。エラーフラグ判定回路10はC2デコード
時の7ラグEO〜E2およびC1フラグに基づい゛UC
2フラグを作成し、RAM6に書込む。この02フラグ
は各データWO−W23が訂正済か否かを示′?l(厳
密には、データ誤りの確率が考慮しているレベルより高
いか否かを示す)フラグであり、未訂正(ずなわち誤り
の確率が高い)のデータに対応して1″が書込まれる。Also, at this time, the C1 flag is supplied to the error flag determination circuit 10. The error flag determination circuit 10 determines ``UC'' based on the 7 lags EO to E2 during C2 decoding and the C1 flag.
2 flag is created and written to RAM6. This 02 flag indicates whether each data WO-W23 has been corrected or not. l flag (strictly speaking, it indicates whether the probability of data error is higher than the level being considered), and 1'' is written corresponding to uncorrected data (that is, the probability of error is high). be included.
このように、エラーフラグ判定回路10は、C1、C2
フラグの作成および書込みを行う回路である。In this way, the error flag determination circuit 10 has C1, C2
This is a circuit that creates and writes flags.
なお、C1デコード時には、C2デコード時に用いられ
る誤り8]正用データQO−C3も信号データと同様に
扱われる。すなわち、C2デコード時におい゛(は、シ
ンドローム演算時の全データ数が28となる(盲楽it
号データ=24.誤り訂正田¥−々工A)
Q) フラグ検出回路11等
上述したC1デコード、C2デコードが終了すると、R
AM6内の音楽信号データが、02フラグと共に制御回
路8の制御の下に順次読み出され、データバスDABS
2に出力され、パラレル/シリアル変換回路12へ供給
される。この時、フラグ検出回路11は、データに各々
付加された02フラグをチェックし、そのデータが訂正
済か否かの判断を行い、未訂正の場合に制御信号TEI
を補正回路13へ出力する。補正回路13はパラレル/
シリアル変換回路12から出力されるデータが未訂正デ
ータであるか否かを制御信号TEIに基づいて検知し、
未訂正でなければそのまま出力し、未訂正であった場合
は、直線補間あるいは前置保持の手法でデータ補正を行
い、シリアル/パラレル変換回路14へ出力する。シリ
アル/パラレル変換回路14は、補正回路13から出力
されるシリアルデータをパラレルデータに変換し、DA
C(図示略)へ出力する。このDACの出力がスピーカ
へ供給されて、音楽が発生ずる。Note that during C1 decoding, error 8] normal data QO-C3 used during C2 decoding is also handled in the same way as signal data. In other words, at the time of C2 decoding, the total number of data at the time of syndrome calculation is 28.
No. data = 24. Error correction field A) Q) When the above-mentioned C1 decoding and C2 decoding such as the flag detection circuit 11 are completed, R
The music signal data in AM6 is sequentially read out together with the 02 flag under the control of the control circuit 8, and is transferred to the data bus DABS.
2 and is supplied to the parallel/serial conversion circuit 12. At this time, the flag detection circuit 11 checks the 02 flag added to each data, determines whether the data has been corrected, and if the data has not been corrected, the control signal TEI
is output to the correction circuit 13. The correction circuit 13 is parallel/
detecting whether the data output from the serial conversion circuit 12 is uncorrected data based on the control signal TEI;
If the data is not corrected, it is output as is; if it is not corrected, the data is corrected by linear interpolation or pre-holding and is output to the serial/parallel conversion circuit 14. The serial/parallel conversion circuit 14 converts the serial data output from the correction circuit 13 into parallel data, and converts the serial data output from the correction circuit 13 into parallel data.
C (not shown). The output of this DAC is fed to a speaker to generate music.
以上説明したように、この発明によれば、まずデータJ
をB/2+1としてデータk =B−Jを算出し、次い
でデータJ、kが、
♂+ak+ aL= O−(Δ)
なる式を満H,するか否かをチェックし、次いでデータ
Jをインクリメン1−シて、このデータJに対応Jるデ
ータkをn出し、次いでデータJ、kが上記(A)式を
満足するか否かをチェックし、以下、この繰返しにJ:
り前記(14)、(15)式を共に満足するデータJ、
にの組を検出するようにしたので、二重誤りの検出を短
時間で、かつ、最小限のハードウェア構成によって行い
得る利点が得られる。As explained above, according to the present invention, data J
Calculate data k = B-J by setting B/2 + 1, then check whether data J and k satisfy the formula H, + ak + aL = O- (Δ), and then increment data J. 1-1, output n data k corresponding to this data J, then check whether data J and k satisfy the above formula (A), and repeat this process J:
Data J that satisfies both equations (14) and (15) above,
Since the double error detection is performed in a short time and with a minimum hardware configuration, it is possible to detect double errors in a short time and with a minimum hardware configuration.
第1図はディジタルオーディオディスクに信号データW
O−W27L3よび誤り訂正用データPO〜P3が各々
記録されている状態を示す概略図、第2図はこの発明の
一実施例によるCDプレーヤの構成を示すブロック図、
第3図は同CDプレーヤにおけるデータ誤り検出・訂正
回路1の構成を示すブロック図、第4図は第2図に示し
たタイミング制御回路のうちデータ誤り検出・a]正開
回路1関係するタイミング信号を発生する部分のみを抜
き出したタイミング信号発生回路27の構成を示す図、
第5図〜第7図は各々同データ誤り検出・訂正回路1の
動作を説明するためのタイミングチャート、第8図は同
データ誤り検出・訂正回路1において、「誤りなし」お
よび「単−誤り」を各々検出する際のタイミング図、第
9図は同データ誤り検出・訂正回路1において「二重誤
り」を検出する場合の動作フローチャートである。
21・・・・・・シンドローム演算部、22・旧・・乗
除枠部、23・・・・・・加減算部、24・・・・・・
二重誤り検出部、R(B)、R(L)、R(KL)・・
・・・・レジスタ、HAD・・・・・・ハーフアダー、
INV(2)・・・・・・インバータ、FAD (2)
・旧・−7/L、7’/−1ROM(3)・・・・・
・リードオンメモリ、EXOR(2)・・・・・・イク
スクルーシブAアゲート、DL(4)・・・・・・ディ
レィレジスタ、5EL(4)・・・・・・セレクタ、3
2・・・・・・0検出回路。
出願人 日本奈′a製造株式会社Figure 1 shows signal data W on a digital audio disk.
A schematic diagram showing a state in which O-W27L3 and error correction data PO to P3 are respectively recorded, FIG. 2 is a block diagram showing the configuration of a CD player according to an embodiment of the present invention,
FIG. 3 is a block diagram showing the configuration of the data error detection/correction circuit 1 in the same CD player, and FIG. 4 is the timing related to the data error detection/a] normal open circuit 1 of the timing control circuit shown in FIG. A diagram showing the configuration of the timing signal generation circuit 27 in which only the part that generates the signal is extracted,
5 to 7 are timing charts for explaining the operation of the data error detection/correction circuit 1, and FIG. 8 is a timing chart for explaining the operation of the data error detection/correction circuit 1. 9 is an operation flowchart when the data error detection/correction circuit 1 detects a "double error". 21...Syndrome calculation section, 22.Old...Multiplication/division frame section, 23...Addition/subtraction section, 24...
Double error detection unit, R(B), R(L), R(KL)...
...Register, HAD...Half adder,
INV (2)...Inverter, FAD (2)
・Old・-7/L, 7'/-1ROM (3)...
・Read-on memory, EXOR (2)...Exclusive A agate, DL (4)...Delay register, 5EL (4)...Selector, 3
2...0 detection circuit. Applicant Nippon Na'a Manufacturing Co., Ltd.
Claims (1)
るデータ二重誤り検出方法において、<a > シンド
ロームSO〜S3を算出する第1の過程と、 (b) 前記シンドローム5o−83に基づいて、S1
2+5O−82 S12+5O−32 なるデータtl’、α8を各々算出する第2の過程と、
(C) 前記データαをデータBに変換する第3の過程
と、 ((1) 前記データBから、データJ=8/2+1を
算出する第4の過程と、 (e) 前記データBおよびjから、データに−B−1
を算出する第5の過程と、 <1) 前記データαA、 J 、 kから、CA=♂
+(zL+(xk なるデータCAを算出する第6の過程と、(a ) 前
記デーOAが「0」が否かをチェックする第7の過程と
、 (11) 前記データノをインクリメントする第8の過
程と、 を有し、前記第5〜第8の過程を繰返し実行することに
より、前記データOAが「0」となる時のデータJ、1
(を検出することを特徴とするデータ二重誤り検出方法
。[Claims] Data double error detection based on lead solo seven code (
In the data double error detection method, <a> a first step of calculating syndromes SO to S3; (b) based on the syndrome 5o-83;
2+5O-82 S12+5O-32 A second process of calculating data tl' and α8, respectively;
(C) a third step of converting the data α into data B; ((1) a fourth step of calculating data J=8/2+1 from the data B; (e) the data B and j From, to the data-B-1
<1) From the data αA, J, k, CA=♂
+(zL+(xk) A sixth step of calculating the data CA; (a) a seventh step of checking whether the data OA is "0"; (11) an eighth step of incrementing the data CA; By repeatedly performing the fifth to eighth steps, the data J, 1 when the data OA becomes "0" is obtained.
(A data double error detection method characterized by detecting.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22178983A JPS6094538A (en) | 1983-11-25 | 1983-11-25 | Method for detecting data double error |
US06/643,951 US4646303A (en) | 1983-10-05 | 1984-08-24 | Data error detection and correction circuit |
EP84306086A EP0139443B1 (en) | 1983-10-05 | 1984-09-06 | Data error detection and correction circuit |
DE8484306086T DE3483938D1 (en) | 1983-10-05 | 1984-09-06 | DATA ERROR DETECTION AND CORRECTION. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22178983A JPS6094538A (en) | 1983-11-25 | 1983-11-25 | Method for detecting data double error |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58186105A Division JPS6077529A (en) | 1983-10-05 | 1983-10-05 | Data error detection and correction circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6094538A true JPS6094538A (en) | 1985-05-27 |
JPH0151095B2 JPH0151095B2 (en) | 1989-11-01 |
Family
ID=16772224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22178983A Granted JPS6094538A (en) | 1983-10-05 | 1983-11-25 | Method for detecting data double error |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6094538A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5725047A (en) * | 1980-07-23 | 1982-02-09 | Sony Corp | Error correcting method |
-
1983
- 1983-11-25 JP JP22178983A patent/JPS6094538A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5725047A (en) * | 1980-07-23 | 1982-02-09 | Sony Corp | Error correcting method |
Also Published As
Publication number | Publication date |
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JPH0151095B2 (en) | 1989-11-01 |
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