JPH0149059B2

JPH0149059B2 -

Info

Publication number: JPH0149059B2
Application number: JP58012017A
Authority: JP
Inventors: Makoto Imamura
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1983-01-27
Filing date: 1983-01-27
Publication date: 1989-10-23
Also published as: JPS59138120A

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は高精度のＡ／Ｄ変換器の改良に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to an improvement of a high precision A/D converter.

〔従来技術〕[Prior art]

第１図は従来の縦続型Ａ／Ｄ変換器に用いられ
る１ビツトのＡ／Ｄ変換器である。入力信号V_IN
が入力端子１に加えられると、サンプル・ホール
ド回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・
ホールドされ、この保持された電圧V_H（＝V_IN）
と基準電圧V_R／２は比較回路３で比較される。
V_H＜V_R／２のとき比較回路３の出力V_0Dはローレ
ベルＬとなりスイツチＳ１を閉、Ｓ２を開とし演
算増幅器４からV_0A＝2V_H＝2V_INを出力する。V_H
＞V_R／２のとき比較回路３の出力V_0Dはハイレベ
ルＨとなり、スイツチＳ１を開、Ｓ２を閉とし演
算増幅器４からV_0A＝2V_H−V_R＝2V_IN−V_Rを出力
する。第２図は演算増幅器４からの剰余出力V_0A
と入力信号V_INとの関係を図示したものである。
すなわち入力信号V_INを基準電圧V_R／２と比較し
て１ビツトの変換を行なつた後比較電圧との“剰
余”を出力している。第１図に示す１ビツトＡ／
Ｄ変換器を複数段縦続接続して前段の剰余出力を
後段の入力とすれば、各段からの１ビツト出力
（比較出力）の組合わせは複数ビツトのＡ／Ｄ変
換出力を構成する。 FIG. 1 shows a 1-bit A/D converter used in a conventional cascade type A/D converter. Input signal V _IN
is applied to input terminal 1, sample and hold circuit (hereinafter referred to as S/H circuit) 2 samples and holds the signal.
This held voltage V _H (=V _IN )
and the reference voltage V _R /2 are compared in a comparator circuit 3.
When V _H <V _R /2, the output V _0D of the comparator circuit 3 becomes low level L, and the switch S1 is closed and switch S2 is opened, and the operational amplifier 4 outputs V _0A =2V _H =2V _IN . V _H
>V _R /2, the output V _0D of the comparator circuit 3 becomes a high level H, the switch S1 is opened, the switch S2 is closed, and the operational amplifier 4 outputs V _0A = 2V _H −V _R = 2V _IN −V _R . Figure 2 shows the residual output V _0A from operational amplifier 4.
This figure illustrates the relationship between VIN and the input signal _VIN .
That is, the input signal V _IN is compared with the reference voltage V _R /2, 1-bit conversion is performed, and the "remainder" from the comparison voltage is output. 1 bit A/ shown in Figure 1
If a plurality of D converters are connected in series and the residual output of the previous stage is used as the input of the latter stage, the combination of 1-bit outputs (comparison outputs) from each stage constitutes a multi-bit A/D conversion output.

ところが第１図に示すような１ビツトＡ／Ｄ変
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点があり、IC化も難しい。また出力データ
のビツト数を増すにつれて構成素子数が増えて構
成が複雑になるという欠点もある。 However, in the case of a 1-bit A/D converter as shown in Figure 1, the offsets of the S/H circuit 2, comparator circuit 3, and operational amplifier 4, and the on-resistances of switches S1 and S2 are all dependent on the A/D converter. This is a factor that limits accuracy. For this reason, it has the disadvantage that good performance cannot be obtained unless complex and expensive components are used, and it is difficult to integrate it into an IC. Another drawback is that as the number of bits of output data increases, the number of constituent elements increases and the configuration becomes complex.

Ａ／Ｄ変換方式として最も一般的な逐次比較形
の場合も事情は同様で、サンプル・ホールド回路
や比較器にはオフセツトの少ないものが要求さ
れ、Ａ／Ｄ変換部として用いるはしご形抵抗回路
や重み付電流源なども出力ビツト数が増えるにつ
れてこれらの数が増え、また高精度が要求される
ようになる。 The situation is similar in the case of the successive approximation type, which is the most common A/D conversion method.The sample-and-hold circuit and comparator are required to have small offsets, and the ladder-shaped resistor circuit and As the number of output bits increases, the number of weighted current sources increases, and high accuracy is required.

このように高精度のＡ／Ｄ変換器に使用される
キーコンポーネントは高精度で高価なものが多数
要求され、またIC化が難しいという問題点があ
つた。 The key components used in such high-precision A/D converters are required to be highly accurate and expensive, and there are also problems in that it is difficult to integrate them into ICs.

〔目的〕〔the purpose〕

本発明は上記の問題点を解決するためになされ
たもので、使用する高精度部品が少なく、IC化
が容易な高精度のＡ／Ｄ変換器を実現することを
目的とする。 The present invention has been made to solve the above problems, and aims to realize a high-precision A/D converter that uses fewer high-precision parts and can be easily integrated into an IC.

〔概要〕〔overview〕

上記の目的を達成するために本発明の第１の要
旨とするところは、入力電圧がその一端に印加さ
れる第１のスイツチと、この第１のスイツチの他
端がその一端に接続する第１のキヤパシタと、こ
の第１のキヤパシタの他端とコモンの間に接続す
る第２のスイツチと、前記第１のキヤパシタの一
端と基準電圧の間に接続する第３のスイツチと、
前記第１のキヤパシタの一端に関連してその一端
が接続する第２のキヤパシタと、この第２のキヤ
パシタの他端にその入力端子が接続する反転増幅
器と、この反転増幅器の入力端子と出力端子の間
に接続する第４のスイツチと、前記反転増幅器の
出力を保持するサンプル・ホールド回路と、この
サンプル・ホールド回路の出力端子と前記第２の
キヤパシタの一端の間に接続する第５のスイツチ
と、前記サンプル・ホールド回路の出力端子と前
記第１のキヤパシタの他端の間に接続する第６の
スイツチと、前記サンプル・ホールド回路の出力
端子と前記第２のキヤパシタの一端の間に接続す
る第７のスイツチとを備え、クロツク信号により
変換サイクルごとに３つの区間を順番に発生し、
第１の区間で第１、第４のスイツチをオンとして
入力電圧に対応する電圧を第２のキヤパシタに充
電し、第２の区間で第２、第３のスイツチをオン
として基準電圧を第１のキヤパシタに充電して反
転増幅器から比較出力を発生し、第３の区間で前
記比較出力に対応して第５または第６のスイツチ
をオンとして反転増幅器から剰余出力を発生して
サンプル・ホールド回路に保持し、その後の変換
サイクルでは第１の区間で第４、第７のスイツチ
をオンとすることによりサンプル・ホールド回路
の出力電圧に対応する電圧を第２のキヤパシタに
充電して上記の動作を出力ビツト数に対応した変
換サイクル数繰返し、各変換サイクルごとの前記
比較出力に基づいて入力電圧に対応する複数ビツ
トの出力を発生するように構成したことを特徴と
するＡ／Ｄ変換器に存する。 In order to achieve the above object, the first gist of the present invention is to provide a first switch to which an input voltage is applied to one end, and a first switch to which the other end of the first switch is connected. a second switch connected between the other end of the first capacitor and a common, and a third switch connected between one end of the first capacitor and a reference voltage;
a second capacitor whose one end is connected to one end of the first capacitor; an inverting amplifier whose input terminal is connected to the other end of the second capacitor; and an input terminal and an output terminal of the inverting amplifier. a sample-and-hold circuit that holds the output of the inverting amplifier; and a fifth switch that is connected between the output terminal of the sample-and-hold circuit and one end of the second capacitor. and a sixth switch connected between the output terminal of the sample and hold circuit and the other end of the first capacitor, and a sixth switch connected between the output terminal of the sample and hold circuit and one end of the second capacitor. a seventh switch for sequentially generating three intervals for each conversion cycle according to a clock signal;
In the first period, the first and fourth switches are turned on to charge the second capacitor with a voltage corresponding to the input voltage, and in the second period, the second and third switches are turned on and the reference voltage is set to the first. The capacitor of is charged to generate a comparison output from the inverting amplifier, and in the third period, the fifth or sixth switch is turned on corresponding to the comparison output to generate a remainder output from the inverting amplifier and the sample and hold circuit is activated. In the subsequent conversion cycle, the fourth and seventh switches are turned on in the first period to charge the second capacitor with a voltage corresponding to the output voltage of the sample-and-hold circuit, and the above operation is performed. An A/D converter is characterized in that the A/D converter is configured to repeat a number of conversion cycles corresponding to the number of output bits, and generate an output of a plurality of bits corresponding to an input voltage based on the comparison output for each conversion cycle. Exists.

本発明の第２の要旨とするところは、同一入力
電圧および同一基準電圧が印加される上記第１の
要旨のように構成した３組のＡ／Ｄ変換回路と、
この３組のＡ／Ｄ変換回路のサンプル・ホールド
回路の出力の１つを選択する選択手段と、この選
択手段の出力が加わりその分圧端子が第５、第６
のスイツチの一端に接続する帰還抵抗とを備え、
３組のＡ／Ｄ変換回路の対応するスイツチ同士を
位相が互いに１区間づつずれたクロツク信号で駆
動し、前記Ａ／Ｄ変換回路の３倍のサンプル・レ
ートで入力電圧に対応する複数ビツトの出力を発
生するように構成したことを特徴とするＡ／Ｄ変
換器に存する。 The second gist of the present invention is that three sets of A/D conversion circuits configured as in the first gist to which the same input voltage and the same reference voltage are applied,
A selection means for selecting one of the outputs of the sample and hold circuits of the three sets of A/D conversion circuits, and a fifth and sixth
and a feedback resistor connected to one end of the switch,
The corresponding switches of the three sets of A/D conversion circuits are driven by clock signals whose phases are shifted by one period from each other, and the multiple bits corresponding to the input voltage are processed at a sample rate three times that of the A/D conversion circuit. An A/D converter is characterized in that it is configured to generate an output.

〔実施例の説明〕[Explanation of Examples]

以下図面を用いて本発明を説明する。 The present invention will be explained below using the drawings.

第３図は本発明に係るＡ／Ｄ変換器の一実施例
を示す電気回路図である。１１はアナログ入力信
号V_INが加えられる入力端子、Ｓ１１はその一端
がこの入力端子１１に接続する第１のスイツチ、
Ｃ１はこのスイツチＳ１１の他端にその一端が接
続する第１のキヤパシタ、Ｓ１２はこのキヤパシ
タＣ１の他端にその一端が接続し、他端がコモン
に接続する第２のスイツチ、Ｓ１３は前記スイツ
チＳ１１の他端にその一端が接続し他端が基準電
圧V_R／２の加わる端子１２に接続する第４のス
イツチ、Ｃ２は前記スイツチＳ１１の他端にその
一端が接続する第２のキヤパシタ、１３はこのキ
ヤパシタＣ２の他端がその入力端子に接続する反
転増幅器で、例えばCMOSのインバータなどを
用いることができる。Ｓ１４は前記反転増幅器１
３の出力端子と前記入力端子とに接続するスイツ
チである。SH１は前記反転増幅器１３の出力を
サンプル・ホールドするサンプル・ホールド回路
で、Ｓ１７は前記反転増幅器１３の出力端子にそ
の一端が接続するスイツチ、Ｃ３はこのスイツチ
Ｓ１７の他端がその一端に接続し他端がコモンに
接続するキヤパシタ、１４はこのキヤパシタＣ３
の一端にその入力端子が接続するバツフアで例え
ばソースフオロワのように簡単なものでよい。Ｒ
１とＲ２は前記サンプル・ホールド回路SH１の
出力端子すなわち前記バツフア１４の出力端子に
接続してその出力を分圧する、値の等しい抵抗、
Ｓ１８はその一端が前記サンプル・ホールド回路
SH１の出力端子に接続し他端が前記キヤパシタ
Ｃ１の前記一端に接続する第７のスイツチ、Ｓ１
６はこの抵抗Ｒ１とＲ２の接続点と前記キヤパシ
タＣ１の他端とに接続する第６のスイツチ、Ｓ１
５は前記抵抗Ｒ１とＲ２の接続点と前記キヤパシ
タＣ１の一端とに接続する第５のスイツチであ
る。１５は３相の外部クロツクCP１〜CP３およ
び前記反転増幅器１３からの比較出力を入力し
て、各スイツチＳ１１〜Ｓ１８への駆動信号およ
び複数ビツトのデータ出力を発生する制御回路で
ある。 FIG. 3 is an electrical circuit diagram showing one embodiment of the A/D converter according to the present invention. 11 is an input terminal to which an analog input signal V _IN is applied; S11 is a first switch whose one end is connected to this input terminal 11;
C1 is a first capacitor whose one end is connected to the other end of this switch S11, S12 is a second switch whose one end is connected to the other end of this capacitor C1, and whose other end is connected to a common, and S13 is the switch a fourth switch whose one end is connected to the other end of the switch S11 and whose other end is connected to the terminal 12 to which the reference voltage V _R /2 is applied; C2 is a second capacitor whose one end is connected to the other end of the switch S11; Reference numeral 13 denotes an inverting amplifier whose other end is connected to the input terminal of the capacitor C2, and for example, a CMOS inverter can be used. S14 is the inverting amplifier 1
This is a switch that connects the output terminal of No. 3 and the input terminal. SH1 is a sample and hold circuit that samples and holds the output of the inverting amplifier 13, S17 is a switch whose one end is connected to the output terminal of the inverting amplifier 13, and C3 is a switch whose other end is connected to its one end. The other end is the capacitor connected to common, 14 is this capacitor C3
The buffer whose input terminal is connected to one end of the buffer may be a simple one such as a source follower. R
1 and R2 are resistors of equal value that are connected to the output terminal of the sample-and-hold circuit SH1, that is, the output terminal of the buffer 14, and divide the output thereof;
One end of S18 is the sample/hold circuit.
a seventh switch S1 connected to the output terminal of SH1 and having the other end connected to the one end of the capacitor C1;
6 is a sixth switch S1 connected to the connection point between the resistors R1 and R2 and the other end of the capacitor C1.
5 is a fifth switch connected to the connection point between the resistors R1 and R2 and one end of the capacitor C1. Reference numeral 15 denotes a control circuit which inputs the three-phase external clocks CP1 to CP3 and the comparison output from the inverting amplifier 13 and generates drive signals and multi-bit data outputs to the switches S11 to S18.

なお上記のスイツチＳ１１〜Ｓ１８は上記Ａ／
Ｄ変換回路の接続状態をスイツチで切換えるスイ
ツチ手段を構成している。 The above switches S11 to S18 are the above A/
It constitutes a switch means for switching the connection state of the D conversion circuit.

次に本回路の動作を説明する。第４図は本回路
の動作を説明するためのタイム・チヤートで回路
全体は３相のクロツクCP１〜CP３（括弧内に示
した）によつて駆動される。 Next, the operation of this circuit will be explained. FIG. 4 is a time chart for explaining the operation of this circuit, and the entire circuit is driven by three-phase clocks CP1 to CP3 (shown in parentheses).

クロツクCP１がＨとなる第１の区間Ｔ１では
スイツチＳ１１およびＳ１４が閉となりその他の
スイツチは開となる。スイツチＳ１４が閉じてい
ると反転増幅器１３の入出力端子は一定値V_OFF
（演算増幅器のオフセツト電圧やインバータのし
きい値電圧など）となり、したがつてキヤパシタ
Ｃ２は端子間電圧V_IN−V_OFFで充電される。 In the first period T1 in which the clock CP1 becomes H, the switches S11 and S14 are closed and the other switches are open. When the switch S14 is closed, the input and output terminals of the inverting amplifier 13 have a constant value V _OFF.
(Offset voltage of operational amplifier, threshold voltage of inverter, etc.) Therefore, capacitor C2 is charged with voltage V _IN -V _OFF between terminals.

クロツクCP２がＨとなる第２の区間Ｔ２では
スイツチＳ１２とＳ１３のみが閉となる。このと
きＣ１は基準電圧V_R／２に充電され、反転増幅
器１３の入力電圧V_xは V_x＝V_R／２−V_IN＋V_OFF となる。スイツチＳ１４は開いているので、反転
増幅器１３は比較器として働き、前記入力電圧
V_xがV_OFFより高いと、すなわち V_R／２＞V_IN ならば反転増幅器１３の比較出力はＬ、逆の場合
にはＨとなつて、１ビツトのＡ／Ｄ変換出力が得
られる。 In the second period T2 when the clock CP2 goes high, only the switches S12 and S13 are closed. At this time, C1 is charged to the reference voltage V _R /2, and the input voltage V _x of the inverting amplifier 13 becomes V _x = V _R /2 - V _IN +V _OFF . Since the switch S14 is open, the inverting amplifier 13 acts as a comparator and the input voltage
When V _x is higher than V _OFF , that is, if V _R /2>V _IN , the comparison output of the inverting amplifier 13 becomes L, and in the opposite case, it becomes H, and a 1-bit A/D conversion output is obtained.

クロツクCP３がＨとなる第３の区間Ｔ３では
スイツチＳ１７およびＳ１５またはＳ１６のどち
らか一方だけが閉となる。区間Ｔ２における演算
増幅器１３からの比較出力がＬのときＳ１５が閉
じ前記比較出力がＨのときＳ１６が閉じて、どち
らの場合もV_x＝V_OFFとなつて平衡する。すなわ
ち、比較出力がＬのときは、 V_x＝V_p／２−（V_IN−V_OFF）＝V_OFF より、サンプル・ホールド回路SH１の出力V_pは V_p＝2V_IN となる。一方比較出力がＨのときは、同様に V_x＝V_p／２＋V_R／２−（V_IN−V_OFF）＝V_OFF より V_p＝2V_IN−V_R となり剰余出力が得られる。ここまでの過程が最
初の１ビツトＡ／Ｄ変換出力dn−１を得るため
の１サイクルを形成する。次に再びクロツクCP
１がＨとなると、スイツチＳ１４およびＳ１８の
みが閉となり、区間Ｔ３でキヤパシタＣ３に保持
された電圧にもとづくサンプル・ホールド回路
SH１からの剰余出力V_pが前記１サイクル目の入
力V_INと同様にキヤパシタＣ２の一端に加えられ
る。以下１サイクル目と同様に比較、剰余演算を
行ない２ビツト目のＡ／Ｄ変換出力dn−２を得
る。このようにして必要な出力ビツト数に対応す
るサイクル数だけ上記の過程を繰り返したとき、
各サイクルごとに発生する比較出力dn−１，dn
−２，…ｄ１にもとづいて、制御回路１５は１サ
ンプル周期（スイツチＳ１１が閉となる周期）ご
とに複数ビツトのＡ／Ｄ変換出力すなわちデータ
出力を発生する。この場合サンプル・ホールド回
路SH１はフイードバツク・ループ中に含まれる
のでオフセツトを有していても精度に影響しな
い。したがつてバツフア１４には例えばソース・
フオロワのように簡単なものを用いることができ
る。 In the third period T3 when the clock CP3 goes high, only one of the switches S17 and S15 or S16 is closed. When the comparison output from the operational amplifier 13 in section T2 is L, S15 is closed, and when the comparison output is H, S16 is closed, and in both cases, V _x =V _OFF and equilibrium is established. That is, when the comparison output is L, the output V _p of the sample-and-hold circuit SH1 becomes V _p =2V _IN because V _x =V _p /2-(V _IN -V _OFF )=V _OFF . On the other hand, when the comparison output is H, V _x =V _p /2+V _R /2-(V _IN -V _OFF )=V _OFF , so V _p =2V _IN -V _R and a remainder output is obtained. The process up to this point forms one cycle for obtaining the first 1-bit A/D conversion output dn-1. Next again clock CP
1 becomes H, only switches S14 and S18 are closed, and the sample-and-hold circuit based on the voltage held in capacitor C3 in interval T3.
The residual output V _p from SH1 is applied to one end of the capacitor C2 in the same way as the input V _IN of the first cycle. Thereafter, comparison and remainder calculations are performed in the same manner as in the first cycle to obtain the second bit A/D conversion output dn-2. In this way, when the above process is repeated for the number of cycles corresponding to the required number of output bits,
Comparison output dn−1, dn generated every cycle
-2, . . . d1, the control circuit 15 generates a plurality of bits of A/D conversion output, ie, data output, every sample period (the period in which the switch S11 is closed). In this case, the sample-and-hold circuit SH1 is included in the feedback loop, so even if it has an offset, it does not affect accuracy. Therefore, in buffer 14, for example, source
Something as simple as a follower can be used.

上記に示した関係から明らかなように、このよ
うな構成とすることにより、Ａ／Ｄ変換出力およ
び剰余出力に対するオフセツトの影響を原理的に
無くすことができる。またキヤパシタを用いた方
式なので平衡状態では電流が流れないため、スイ
ツチのオン抵抗による誤差も生じない。またＳ／
Ｈ回路、比較回路、算術演算回路などを１つの反
転増幅器で実現しているため構成が簡単である。
更に回路の主要部分はアナログ・スイツチ、イン
バータ、小容量のキヤパシタ、同一抵抗値の抵抗
ペアだけで、特に高性能な素子を必要としないの
でIC化に向いており特にCMOSで構成しやすい。
またＡ／Ｄ変換出力のビツト数の拡張は手順の繰
り返しを増すだけで実現できるので構成が非常に
簡単になる。また基準となる抵抗Ｒ１，Ｒ２は値
が揃つていればよく、絶対値の精度は問われな
い。 As is clear from the relationship shown above, by adopting such a configuration, it is possible in principle to eliminate the influence of offset on the A/D conversion output and the remainder output. Furthermore, since the system uses a capacitor, no current flows in a balanced state, so there is no error caused by the on-resistance of the switch. Also S/
The configuration is simple because the H circuit, comparison circuit, arithmetic operation circuit, etc. are implemented with a single inverting amplifier.
Furthermore, the main parts of the circuit are just an analog switch, an inverter, a small capacitor, and a pair of resistors with the same resistance value, and as it does not require particularly high-performance elements, it is suitable for IC implementation, and is particularly easy to configure with CMOS.
Further, since the number of bits of the A/D conversion output can be increased by simply increasing the number of repetitions of the procedure, the configuration becomes very simple. Further, it is sufficient that the resistances R1 and R2 serving as the reference have the same value, and the accuracy of the absolute value is not a concern.

なお第３図の回路において、入力信号V_INによ
つてキヤパシタＣ２を充電する際に信号源インピ
ーダンスが高いと充電時間が長くなる。この点を
改善するためには、第５図に示すように第３図の
Ｐ点にバツフア１６を挿入してその出力をキヤパ
シタＣ２に加えるようにすればよい。この場合に
バツフア１６のオフセツトは反転増幅器１３のオ
フセツトと同様に考えることができ、オフセツ
ト・キヤンセルの利点はそのまま残すことができ
る。 In the circuit shown in FIG. 3, when the capacitor C2 is charged by the input signal V _IN , the charging time becomes longer if the signal source impedance is high. In order to improve this point, as shown in FIG. 5, a buffer 16 may be inserted at point P in FIG. 3 and its output may be applied to the capacitor C2. In this case, the offset of buffer 16 can be considered similar to the offset of inverting amplifier 13, and the advantages of offset cancellation can be maintained.

また第３図のＡ／Ｄ変換回路において、サンプ
ル・ホールド回路SH１の構成は第３図のものに
限らない。 Furthermore, in the A/D conversion circuit shown in FIG. 3, the configuration of the sample/hold circuit SH1 is not limited to that shown in FIG.

第６図は本発明に係るＡ／Ｄ変換器の他の実施
例を示す電気回路図で、基本的には第３図のＡ／
Ｄ変換器を３個並列に接続してサンプル・レート
をさらに高めたＡ／Ｄ変換器である。図において
回路ブロツクAD１１〜AD１３は第３図の回路
ブロツクAD１に対応しており、同一信号入力
V_INおよび同一基準電圧V_R／２が加えられてい
る。外部より入力する３相のクロツクCP１〜CP
３にもとづき、制御回路２１は各回路ブロツク
AD１１〜AD１３に互いに１クロツクづつ位相
のずれたスイツチ駆動信号を送る。Ｓ２１，Ｓ２
２，Ｓ２３は各回路ブロツクAD１１〜AD１３
の出力を異なるタイミングで帰還用抵抗Ｒ１に接
続することにより各回路ブロツクから順次剰余出
力を得るための選択手段を構成するスイツチで、
それぞれ第６図内で括弧内に示されるクロツク
CP１〜CP３で駆動される。このような構成の回
路において、前記第１の実施例と同様に各回路ブ
ロツクを動作させれば、各回路ブロツクからの比
較出力d_1i〜d_3iは異なるタイミングで１ビツトご
とに前記制御回路２１に加えられ、この結果にも
とづき前記制御回路２１は各回路ブロツクの１サ
ンプル周期ごとにデータ出力を発生する。各回路
ブロツクが入力信号V_INをサンプリングするタイ
ミングを決めるスタート・パルスST１〜ST３は
ビツト数に対応した変換周期（サンプル周期）の
なかで、等間隔になるように発生すればよい。 FIG. 6 is an electric circuit diagram showing another embodiment of the A/D converter according to the present invention, which is basically the A/D converter of FIG.
This is an A/D converter with three D converters connected in parallel to further increase the sample rate. In the figure, circuit blocks AD11 to AD13 correspond to circuit block AD1 in Figure 3, and have the same signal input.
V _IN and the same reference voltage V _R /2 are applied. 3-phase clock CP1 to CP input from outside
3, the control circuit 21 is connected to each circuit block.
Switch drive signals whose phases are shifted by one clock from each other are sent to AD11 to AD13. S21, S2
2, S23 is each circuit block AD11 to AD13
A switch constituting a selection means for sequentially obtaining a surplus output from each circuit block by connecting the output of the circuit block to the feedback resistor R1 at different timings.
The clocks shown in parentheses in Figure 6, respectively.
Driven by CP1 to CP3. In a circuit having such a configuration, if each circuit block is operated in the same manner as in the first embodiment, the comparison outputs d _1i to d _3i from each circuit block are sent to the control circuit 21 bit by bit at different timings. Based on this result, the control circuit 21 generates a data output for each sample period of each circuit block. Start pulses ST1 to ST3, which determine the timing at which each circuit block samples the input signal V _IN , may be generated at equal intervals within the conversion period (sampling period) corresponding to the number of bits.

このような構成とすることにより、前記第１の
実施例における特徴に更に加えて、サンプル・レ
ートが３倍になり、変化の速い入力信号に対する
応答性がよくなる。また帰還抵抗Ｒ１，Ｒ２を各
回路ブロツクが共通に用いているので変換特性を
揃えることができ、また比較的高精度の必要な帰
還抵抗の使用数を節約できる。 With such a configuration, in addition to the features of the first embodiment, the sample rate is tripled and responsiveness to rapidly changing input signals is improved. Furthermore, since the feedback resistors R1 and R2 are commonly used by each circuit block, conversion characteristics can be made uniform, and the number of feedback resistors that require relatively high accuracy can be saved.

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、使用する高
精度部品が少なく、IC化が容易な高精度のＡ／
Ｄ変換器を簡単な構成で実現できる。 As described above, according to the present invention, a high-precision A/P that uses fewer high-precision parts and can be easily integrated into an IC.
A D converter can be realized with a simple configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の１ビツトの縦続形Ａ／Ｄ変換器
第２図は第１図における剰余出力と入力との関係
を示すチヤート、第３図は本発明に係るＡ／Ｄ変
換器の一実施例を示す電気回路図、第４図は第３
図の回路の動作を説明するためのタイム・チヤー
ト、第５図は、第３の回路における変形例を示す
要部電気回路図、第６図は本発明の他の実施例を
示す電気回路図である。１３…反転増幅器、Ｃ１，Ｃ２…キヤパシタ、
SH１…サンプル・ホールド回路、Ｓ１１〜Ｓ１
８…スイツチ、V_IN…入力信号、V_R／２…基準電
圧、V_p…剰余出力、Ｒ１，Ｒ２…帰還抵抗、d_i，
d_1i〜d_3i…比較出力。 FIG. 1 is a conventional 1-bit cascade type A/D converter. FIG. 2 is a chart showing the relationship between the residual output and input in FIG. 1, and FIG. 3 is a diagram of an A/D converter according to the present invention. Electrical circuit diagram showing an example, FIG. 4 is the third
A time chart for explaining the operation of the circuit shown in the figure, FIG. 5 is a main part electric circuit diagram showing a modification of the third circuit, and FIG. 6 is an electric circuit diagram showing another embodiment of the present invention. It is. 13... Inverting amplifier, C1, C2... Capacitor,
SH1...Sample/hold circuit, S11~S1
8...Switch, V _IN ...Input signal, V _R /2... Reference voltage, V _p ... Surplus output, R1, R2... Feedback resistance, _di ,
d _1i ~ d _3i ... Comparison output.

Claims

【特許請求の範囲】１入力電圧がその一端に印加される第１のスイ
ツチと、この第１のスイツチの他端がその一端に
接続する第１のキヤパシタと、この第１のキヤパ
シタの他端とコモンの間に接続する第２のスイツ
チと、前記第１のキヤパシタの一端と基準電圧の
間に接続する第３のスイツチと、前記第１のキヤ
パシタの一端に関連してその一端が接続する第２
のキヤパシタと、この第２のキヤパシタの他端に
その入力端子が接続する反転増幅器と、この反転
増幅器の入力端子と出力端子の間に接続する第４
のスイツチと、前記反転増幅器の出力を保持する
サンプル・ホールド回路と、このサンプル・ホー
ルド回路の出力端子と前記第２のキヤパシタの一
端の間に接続する第５のスイツチと、前記サンプ
ル・ホールド回路の出力端子と前記第１のキヤパ
シタの他端の間に接続する第６のスイツチと、前
記サンプル・ホールド回路の出力端子と前記第２
のキヤパシタの一端の間に接続する第７のスイツ
チとを備え、クロツク信号により変換サイクルご
とに３つの区間を順番に発生し、第１の区間で第
１、第４のスイツチをオンとして入力電圧に対応
する電圧を第２のキヤパシタに充電し、第２の区
間で第２、第３のスイツチをオンとして基準電圧
を第１のキヤパシタに充電して反転増幅器から比
較出力を発生し、第３の区間で前記比較出力に対
応して第５または第６のスイツチをオンとして反
転増幅器から剰余出力を発生してサンプル・ホー
ルド回路に保持し、その後の変換サイクルでは第
１の区間で第４、第７のスイツチをオンとするこ
とによりサンプル・ホールド回路の出力電圧に対
応する電圧を第２のキヤパシタに充電して上記の
動作を出力ビツト数に対応した変換サイクル数繰
返し、各変換サイクルごとの前記比較出力に基づ
いて入力電圧に対応する複数ビツトの出力を発生
するように構成したことを特徴とするＡ／Ｄ変換
器。２スイツチおよび反転増幅器をCMOSで構成
した特許請求の範囲第１項記載のＡ／Ｄ変換器。３同一入力電圧および同一基準電圧が印加され
る３組の下記(イ)のＡ／Ｄ変換回路と、この３組の
Ａ／Ｄ変換回路のサンプル・ホールド回路の出力
の１つを選択する選択手段と、この選択手段の出
力が加わりその分圧端子が第５、第６のスイツチ
の一端に接続する帰還抵抗とを備え、３組のＡ／
Ｄ変換回路の対応するスイツチ同士を位相が互い
に１区間づつずれたクロツク信号で駆動し、前記
Ａ／Ｄ変換回路の３倍のサンプル・レートで入力
電圧に対応する複数ビツトの出力を発生するよう
に構成したことを特徴とするＡ／Ｄ変換器。 (イ) 入力電圧がその一端に印加される第１のスイ
ツチと、この第１のスイツチの他端がその一端
に接続する第１のキヤパシタと、この第１のキ
ヤパシタの他端とコモンの間に接続する第２の
スイツチと、前記第１のキヤパシタの一端と基
準電圧の間に接続する第３のスイツチと、前記
第１のキヤパシタの一端に関連してその一端が
接続する第２のキヤパシタと、この第２のキヤ
パシタの他端にその入力端子が接続する反転増
幅器と、この反転増幅器の入力端子と出力端子
の間に接続する第４のスイツチと、前記反転増
幅器の出力を保持するサンプル・ホールド回路
と、このサンプル・ホールド回路の出力端子と
前記第２のキヤパシタの一端の間に接続する第
５のスイツチと、前記サンプル・ホールド回路
の出力端子と前記第１のキヤパシタの他端の間
に接続する第６のスイツチと、前記サンプル・
ホールド回路の出力端子と前記第２のキヤパシ
タの一端の間に接続する第７のスイツチとを備
え、クロツク信号により変換サイクルごとに３
つの区間を順番に発生し、第１の区間で第１、
第４のスイツチをオンとして入力電圧に対応す
る電圧を第２のキヤパシタに充電し、第２の区
間で第２、第３のスイツチをオンとして基準電
圧を第１のキヤパシタに充電して反転増幅器か
ら比較出力を発生し、第３の区間で前記比較出
力に対応して第５または第６のスイツチをオン
として反転増幅器から剰余出力を発生してサン
プル・ホールド回路に保持し、その後の変換サ
イクルでは第１の区間で第４、第７のスイツチ
をオンとすることによりサンプル・ホールド回
路の出力電圧に対応する電圧を第２のキヤパシ
タに充電して上記の動作を出力ビツト数に対応
した変換サイクル数繰返し、各変換サイクルご
との前記比較出力に基づいて入力電圧に対応す
る複数ビツトの出力を発生するように構成した
Ａ／Ｄ変換回路。４スイツチおよび反転増幅器をCMOSで構成
した特許請求の範囲第３項記載のＡ／Ｄ変換器。[Claims] 1. A first switch to which an input voltage is applied to one end, a first capacitor to which the other end of the first switch is connected, and the other end of the first capacitor. and a third switch connected between one end of the first capacitor and a reference voltage, one end of which is connected in relation to one end of the first capacitor. Second
a fourth capacitor, an inverting amplifier whose input terminal is connected to the other end of the second capacitor, and a fourth capacitor connected between the input terminal and the output terminal of the second inverting amplifier.
a sample-and-hold circuit that holds the output of the inverting amplifier; a fifth switch connected between the output terminal of the sample-and-hold circuit and one end of the second capacitor; and the sample-and-hold circuit. a sixth switch connected between the output terminal of the sample-and-hold circuit and the other end of the first capacitor;
and a seventh switch connected between one end of the capacitor, the circuit sequentially generates three sections in each conversion cycle according to a clock signal, and in the first section, the first and fourth switches are turned on to change the input voltage. The second capacitor is charged with a voltage corresponding to the reference voltage, the second and third switches are turned on in the second period, the reference voltage is charged into the first capacitor, a comparison output is generated from the inverting amplifier, and the third In the interval, the fifth or sixth switch is turned on corresponding to the comparison output to generate a residual output from the inverting amplifier and held in the sample-and-hold circuit, and in the subsequent conversion cycle, the fourth, By turning on the seventh switch, the second capacitor is charged with a voltage corresponding to the output voltage of the sample-and-hold circuit, and the above operation is repeated for a number of conversion cycles corresponding to the number of output bits. An A/D converter characterized in that it is configured to generate a multi-bit output corresponding to an input voltage based on the comparison output. 2. The A/D converter according to claim 1, wherein the switch and the inverting amplifier are constructed of CMOS. 3 Selection to select one of the three sets of A/D conversion circuits shown in (a) below to which the same input voltage and the same reference voltage are applied, and the output of the sample-and-hold circuit of these three sets of A/D conversion circuits. and a feedback resistor to which the output of the selection means is applied and whose voltage dividing terminal is connected to one end of the fifth and sixth switches, and three sets of A/
The corresponding switches of the D conversion circuit are driven by clock signals whose phases are shifted by one interval from each other, so that a multi-bit output corresponding to the input voltage is generated at a sample rate three times that of the A/D conversion circuit. An A/D converter characterized in that it is configured as follows. (a) A first switch to which an input voltage is applied to one end, a first capacitor to which the other end of the first switch is connected, and a connection between the other end of the first capacitor and common. a third switch connected between one end of the first capacitor and a reference voltage; and a second capacitor, one end of which is connected in relation to one end of the first capacitor. an inverting amplifier whose input terminal is connected to the other end of the second capacitor; a fourth switch connected between the input terminal and the output terminal of the inverting amplifier; and a sample holding the output of the inverting amplifier. - a hold circuit, a fifth switch connected between the output terminal of the sample and hold circuit and one end of the second capacitor, and a fifth switch connected between the output terminal of the sample and hold circuit and the other end of the first capacitor; a sixth switch connected between the sample switch and the sample switch;
a seventh switch connected between the output terminal of the hold circuit and one end of the second capacitor;
2 intervals are generated in order, and in the first interval, the first,
The fourth switch is turned on to charge the second capacitor with a voltage corresponding to the input voltage, and in the second section, the second and third switches are turned on and the reference voltage is charged to the first capacitor to form an inverting amplifier. A comparison output is generated from the inverting amplifier, and the fifth or sixth switch is turned on in response to the comparison output in the third interval to generate a remainder output from the inverting amplifier and held in the sample-and-hold circuit for subsequent conversion cycles. Now, by turning on the fourth and seventh switches in the first period, the second capacitor is charged with a voltage corresponding to the output voltage of the sample-and-hold circuit, and the above operation is converted according to the number of output bits. An A/D conversion circuit configured to repeat the number of cycles and generate a plurality of bits of output corresponding to an input voltage based on the comparison output for each conversion cycle. 4. The A/D converter according to claim 3, wherein the switch and the inverting amplifier are constructed of CMOS.