JPS59138120A - Analog-digital converter - Google Patents

Abstract

PURPOSE:To obtain an A/D converting output of three times the sampling rate via a common feedback resistor by giving the same input signal to three A/D converters and giving a switch driving signal with a phase shift. CONSTITUTION:A common analog input VIN is applied to input terminals VIN1- VIN3 of A/D converters AD11-13, and the same reference voltage VR/2 is applied. On the other hand, a control circuit 21 transmits a switch driving signal to each A/D converter based on three phase clocks CP1-CP3 and the phase of the signal is shifted by one clock. An excessive output is obtained sequentially from each A/D converter by connecting an output of the A/D converters AD11- AD13 to a common feedback resistor R1 in a different timing by the switches S21-S23.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は高精度のＡ　／　Ｄ変換器の改良に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to an improvement of a high precision A/D converter.

〔従来技術〕 第１図は従来の縦続型Ａ　／　Ｄ変換器に用いられる１
ビツトのＡ　／　Ｄ変換器である。入力信号ｖＬＮが入
力端子１に加えられると、サンプル・ホールド回路（以
下Ｓ／Ｈ回路と呼ぶ）２でサンプル・ホールドされ、こ
の保持された電圧ＶＨ（＝＝　ｖ　ＩＮ）と基準電圧Ｖ
Ｂ／２は比較回路３で比較される。ＶＨ〈ＶＲ／２のと
き比較回路５の出力■。Ｄはローレベル（Ｌ）となりス
イッチｓ１を閉、　８２を開とし演算増幅器４からＶＯ
Ａ　”　２ＶＨ＝　２■ＩＮ　を出力する。ＶＨ＞　Ｖ
Ｈ／２のとき比較回路５の出力Ｖ。Ｄはハイレベル（卸
となり、スイッチｓ１を開、　Ｓ２を閉とし演算増幅器
４がらＶ。Ａ＝２ｖＨ−ｖＲ＝２■ＬＮ−ｖＲを出力す
る。第２図は演算増幅器４からの剰余出力Ｖ。Ａと入カ
信号Ｖ工、との関係を図示したものである。すなわち入
力信号ｖ［Ｎを基準電圧ＶＲ／２と比較して１ビツトの
変換を行なった後比較電圧との“剰余”を出力している
。第１図に示す１ピツ）Ａ／Ｄ変換器を複数段縦続接続
して前段の剰余出力を後段の入力とすれば、各段からの
１ピツト出力（比較出力）の組合わせは複数ピットのＡ
／Ｄ変換出力を構成する。[Prior Art] Figure 1 shows a conventional cascade type A/D converter.
This is a bit A/D converter. When the input signal vLN is applied to the input terminal 1, it is sampled and held in the sample and hold circuit (hereinafter referred to as S/H circuit) 2, and this held voltage VH (== v IN) and the reference voltage V
B/2 is compared in the comparator circuit 3. When VH<VR/2, the output of comparator circuit 5 ■. D becomes low level (L), closes switch s1, opens 82, and outputs VO from operational amplifier 4.
A ” Outputs 2VH=2■IN.VH>V
Output V of comparator circuit 5 when H/2. D becomes high level (opens switch s1, closes S2, and outputs V from operational amplifier 4. A=2vH-vR=2■LN-vR. Figure 2 shows the residual output V from operational amplifier 4. This figure shows the relationship between A and the input signal V. In other words, after comparing the input signal v[N with the reference voltage VR/2 and performing 1-bit conversion, the "remainder" with the comparison voltage is shown. If multiple stages of 1-pit A/D converters shown in Figure 1 are connected in cascade and the residual output of the previous stage is used as the input of the subsequent stage, the 1-pit output (comparison output) from each stage is The combination is A with multiple pits.
Configure /D conversion output.

ところが第１図に示すような１ピツ）Ａ／Ｄ変換器の場
合、Ｓ／Ｈ回路２、比較回路３、演算増幅器４のオフセ
ットおよびスイッチ８１．８２のオン抵抗などはすべて
Ａ　／　Ｄ変換器の精度を制限する要因となる。このた
め複雑で高価なコンポーネントを用いなければ良い性能
が得られないという欠点があり、ＩＣ化も難しい。また
出力データのビット数を増すにつれて構成素子数が増え
て構成が複雑になるという欠点もある。However, in the case of a one-pin A/D converter as shown in Figure 1, the S/H circuit 2, comparator circuit 3, offset of operational amplifier 4, on-resistance of switches 81 and 82, etc. are all caused by the A/D converter. This is a factor that limits the accuracy of For this reason, it has the disadvantage that good performance cannot be obtained unless complicated and expensive components are used, and it is difficult to integrate it into an IC. Another drawback is that as the number of bits of output data increases, the number of constituent elements increases and the configuration becomes complex.

Ａ／Ｄ変換方式として最も一般的な逐次比較形の場合も
事情は同様で、サンプル・ホールド回路や比較器にはオ
フセットの少々いものが要求され、Ｄ　／　Ａ変換部と
して用いるはしご形抵抗回路や重み相電流源なども出力
ビツト数が増えるにつれてこれらの数が増え、また高精
度が要求されるようＫなる。The situation is similar in the case of the successive approximation type, which is the most common A/D conversion method, and requires a slightly higher offset for the sample/hold circuit and comparator, and a ladder-shaped resistor circuit used as the D/A converter is required. As the number of output bits increases, the number of weighted phase current sources increases, and high accuracy is required.

このように高精度のＡ　／　Ｄ変換器に使用されるキー
コンポーネントには高精度で高価なものが多数要求され
、またＩＣ化が難しいという問題点があった０ 〔目的〕 本発明は上記の問題点を解決するためになされたもので
、使用する高精度部品が少なく、ＩＣ化が容易な高精度
のＡ／Ｄ変換器を実現することを目的とする。As described above, many of the key components used in high-precision A/D converters are required to be highly accurate and expensive, and there is also the problem that it is difficult to integrate them into ICs. This was done to solve the problem, and the purpose is to realize a high-precision A/D converter that uses fewer high-precision parts and can be easily integrated into an IC.

〔概要〕〔overview〕

上記の目的を達成するために本発明の第１の要旨とする
ところは、第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端にその入力端子が接続する反転増
幅器と、この反転増幅器の出力を保持するサンプル・ボ
ールド回路と、上記回路の接続状態をスイッチを用いて
切換えるスイッチ手段とを備え、前記スイッチ手段は入
力信号に対応する電圧で第２のキャパシタを充電し基準
電圧に対応する電圧で第１のキャパシタを充電して前記
入力信号と前記基準電圧の比較を行なった後、前記比較
の結果に対応して前記第１および第２のキャパシタの保
持電圧に関する算術演算によシ剰余出力を発生して前記
サンプル・ホールド回路に保持し、前記サンプル・ホー
ルド回路からの出力を次のサイクルの入力信号として上
記の動作を出カビノド数に対応したサイクル数繰返し、
各サイクルごとの前記比較出力から橡数ビットの出力を
発生する回路構成となるよう接続することを特徴とする
Ａ／Ｄ変換器に存する。In order to achieve the above object, the first gist of the present invention is to provide a first capacitor, a second capacitor connected in relation to one end of the first capacitor, and a second capacitor connected to one end of the first capacitor. an inverting amplifier whose input terminal is connected to the other end; a sample bold circuit that holds the output of the inverting amplifier; and switch means for switching the connection state of the circuit using a switch. After comparing the input signal and the reference voltage by charging a second capacitor with a voltage corresponding to the signal and charging the first capacitor with a voltage corresponding to a reference voltage, A residual output is generated by an arithmetic operation regarding the holding voltages of the first and second capacitors and held in the sample-and-hold circuit, and the output from the sample-and-hold circuit is used as the input signal for the next cycle. Repeat the number of cycles corresponding to the number of blades that output the motion,
The A/D converter is characterized in that the A/D converter is connected so as to have a circuit configuration that generates an output of a square number of bits from the comparison output for each cycle.

本発明の第２の要旨とするところは、第１の要旨のよう
に構成した３つのＡ　／　Ｄ変換器に同一人力信号を与
えるとともに、スイッチ駆動信号を互いにずらせて与え
ることにより、共通の帰還抵抗を介して前記Ａ　／　Ｄ
変換器の５倍のサンプル・レートで出力を得るようにし
たことを特徴とするＡ　／　Ｄ変換器に存する。The second gist of the present invention is to provide the same human input signal to the three A/D converters configured as in the first gist, and to provide the switch drive signals shifted from each other, thereby creating a common feedback signal. The A/D through the resistor
An A/D converter is characterized in that it obtains an output at a sample rate five times that of the converter.

〔実施例の説明〕[Explanation of Examples]

以下図面を用いて本発明を説明する。 The present invention will be explained below using the drawings.

第５図は本発明に係るＡ　／　Ｄ変換器の一実施例を示
す電気回路図である。１１はアナログ入力信号ｖＬＮが
加えられる入力端子、８１１はその一端がこの入力端子
１１に接続するスイッチ、Ｃ１はこのスイッチ８１１の
他端にその一端が接続する第１のキャパシタ、Ｓ１２ハ
このキャパシタＣ１の他端にその一端が接続し、他端が
コモンに接続するスイッチ、８１３は前記スイッチ３１
１の他端にその一端が接続し他端が基準電圧ＶＲ／２の
加わる端子１２に接続するスイッチ、Ｃ２は前記スイッ
チ８１１の他端にその一端が接続する第２のキャパシタ
、１３はこのキャパシタＣ２の他端がその入力端子に接
続する反転増幅器で、例えば０ＭＯ８のインバータなど
を用いることができる。Ｓ１４は前記反転増幅器１５の
出力端子と前記入力端子とに接続するスイッチである。FIG. 5 is an electrical circuit diagram showing one embodiment of an A/D converter according to the present invention. 11 is an input terminal to which an analog input signal vLN is applied, 811 is a switch whose one end is connected to this input terminal 11, C1 is a first capacitor whose one end is connected to the other end of this switch 811, and S12 is this capacitor C1. A switch whose one end is connected to the other end and whose other end is connected to the common, 813 is the switch 31
C2 is a second capacitor whose one end is connected to the other end of the switch 811, and 13 is this capacitor. The other end of C2 is an inverting amplifier connected to its input terminal, and for example, an 0MO8 inverter or the like can be used. S14 is a switch connected to the output terminal of the inverting amplifier 15 and the input terminal.

ＳＨｌは前記反転増幅器１３の出力をサンプル・ホール
ドするサンプル・ホールド回路で、Ｓ１７は前記反転増
幅器１５の出力端子にその一端が接続するスイッチ、Ｃ
３はこのスイッチＳ１７の他端がその一端に接続し他端
がコモンに接続するキャパシタ、１４はこのキャパシタ
Ｃ３の一端にその入力端子が接続するバッファで例えば
ンースフォロワのように簡単なものでよい。Ｒ１とＲ２
は前記サンプル・ホールド回路ＳＨ１の出力端子すなわ
ち前記バッファ１４の出力端子に接続してその出力を分
圧する、値の等しい抵抗、８１８はその一端が前記サン
プル・ホールド回路ＳＨｊの出力端子に接続し他端が前
記キャパシタＣ１の前記一端に接続するスイッチ、Ｓ１
６はこの抵抗Ｒ１とＲ２の接続点と前記キャパシタＣ１
の他端とに接続するスイッチ、Ｓ１５は前記抵抗Ｒ１と
Ｒ２の接続点と前記キャパシタＣ１の一端とに接続する
スイッチである。１５け３相の外部クロックＣＰ１〜Ｃ
Ｐ３および前記反転増幅器１３からの比較出力を入力し
て、各スイッチ８１１〜３１Ｂへの駆動信号および複数
ビットのデータ出力を発生する制御回路である。SH1 is a sample and hold circuit that samples and holds the output of the inverting amplifier 13, and S17 is a switch whose one end is connected to the output terminal of the inverting amplifier 15;
3 is a capacitor to which the other end of the switch S17 is connected and the other end is connected to a common, and 14 is a buffer whose input terminal is connected to one end of the capacitor C3, which may be a simple one such as a second follower. R1 and R2
818 is a resistor of equal value connected to the output terminal of the sample-and-hold circuit SH1, that is, the output terminal of the buffer 14, and divides the output; 818 is a resistor with one end connected to the output terminal of the sample-and-hold circuit SHj; a switch S1 whose end is connected to the one end of the capacitor C1;
6 is the connection point between these resistors R1 and R2 and the capacitor C1.
A switch S15 is a switch connected to the connection point between the resistors R1 and R2 and one end of the capacitor C1. 15-digit 3-phase external clock CP1~C
This is a control circuit which inputs the comparison output from P3 and the inverting amplifier 13 and generates a drive signal to each switch 811 to 31B and a plurality of bits of data output.

なお上記のスイッチ８１１〜Ｓ１８け上記Ａ　／　Ｄ変
換回路の接続状態をスイッチで切換えるスイッチ手段を
構成している。The switches 811 to S18 described above constitute a switch means for switching the connection state of the A/D conversion circuit.

次に本回路の動作を説明する。第４図は本回路の動作を
説明するためのタイム・チャートで回路全体は３相のク
ロックＣＰ１〜ＣＰ３　（括弧内に示した）によって駆
動される。Next, the operation of this circuit will be explained. FIG. 4 is a time chart for explaining the operation of this circuit, and the entire circuit is driven by three-phase clocks CP1 to CP3 (shown in parentheses).

クロックＣＰ１がＨとなる第１の区間Ｔ１ではスイッチ
Ｓ１１およびＳ１４が閉となりその他のスイッチは開と
なる。スイッチ８１４が閉じていると反転増幅器１３の
入出力端子は一定値ＶＯＦＦ　（演算増幅器のオフセッ
ト電圧やインバータのしきい値電圧など）となり、した
がってキャパシタｃ２は端子間電圧ＶＩＮ　−ＶＯＦＦ
　”充電サレル。In the first period T1 in which the clock CP1 becomes H, the switches S11 and S14 are closed and the other switches are open. When the switch 814 is closed, the input and output terminals of the inverting amplifier 13 have a constant value VOFF (offset voltage of an operational amplifier, threshold voltage of an inverter, etc.), and therefore the capacitor c2 has a voltage between the terminals VIN - VOFF.
“Charging Sarel.

クロックＣＰ２がＨとなる第２の区間Ｔ２ではスイッチ
Ｓ１２と３１３のみが閉となる。このときｃｌは基準電
圧ｖＲ／２に充電され、反転増幅器１３の久方電圧ＶＸ
は 立 ｘ２−Ｖ１Ｎ＋■ＯＦＦ となる。スイッチ８１４は開いているので、反転増幅器
１５は比較器として働き、前記入カ電圧■工がＶＯＦＦ
より高いと、すなわち ・隼＞　ＶｆＮ ならば反転増幅器１３の比較出力はＲ１逆の場合にはＨ
となって、１ピツトのＡ　／　Ｄ変換出力が得られる。In the second period T2 when the clock CP2 becomes H, only the switches S12 and 313 are closed. At this time, cl is charged to the reference voltage vR/2, and the voltage VX of the inverting amplifier 13 is
is set x2-V1N+■OFF. Since switch 814 is open, inverting amplifier 15 acts as a comparator and the input voltage is VOFF.
If higher, that is, Hayabusa > VfN, the comparison output of the inverting amplifier 13 will be H if R1 is reversed.
As a result, a 1-pit A/D conversion output is obtained.

クロックＣＰ３がＨとなる第３の区間Ｔ５ではスイッチ
Ｓ４７およびｓｒｓ　マたはＳ＋６のどちらか一方だけ
が閉となる。区間Ｔ２における演算増幅器１３からの比
較出力がＬのときＳ１５が閉じ前記比較出力がＨのとき
Ｓ１６が閉じて、どちらの場合も”！＝”ＯＦＦとなっ
て平衡する。すなわち、比較出力がＬのときは、 よ抄、サンプル・ホールド回路ＳＨＩの出力Ｖ０けＶ＝
２ｖＩＮ となる。一方比較出力がＨのときけ、同様にＶ　＝ユ＋
」（ＶＩＮ−ＶＯＦＦ　）　”　ＶＯＦＦ”２２ より Ｖ　＝２ＶＩＮ　　ＶＲ となシ剰余出力が得られる。ここまで、の過程が最初の
１ビットＡ／Ｄ変換出力ｄｎ−１を得るための１キイク
ルを形成する。次に再びりｐ２りＣＰｌがＨとなると、
スイッチ１９１４および８１８のみが閉となり、区間Ｔ
３でキャパシタＣ５に保持された電圧にもとづくサンプ
ル・ホールド回路ＳＨｊからの剰余出力ｖ０が前記１サ
イクル目の入力ＶｒＮと同様にキャパシタＣ２の一端に
加えられる。以下１サイクル目と同様に比較、剰余演算
を行ない２ビツト目のＡ　／　Ｄ変換出力ｄｎ−２を得
る。このようにして必要な出力ビツト数に対応するサイ
クル数だけ上記の過程を繰り返したとき、各サイクルご
とに発生する比較出力ｄ＋１　＋　、　ｄｎ−２１・・
・ｄｌにもとづいて、制御回路１５は１サンプル周期（
スイッチｓ１１が閉となる周期）ごとに複数ビットのＡ
／Ｄ変換出カすなわちデータ出力を発生する。この場合
サンプル・ホールド回路ＳＨ＋はフィードバック・ルー
プ中に含まれるのでオフセントを有していても精度に影
響しない。したがってバッファ１４には例えばソース・
フォロワのように簡単なものを用いることができる。In the third period T5 when the clock CP3 becomes H, only the switch S47 and either the srs or S+6 are closed. When the comparison output from the operational amplifier 13 in section T2 is L, S15 is closed, and when the comparison output is H, S16 is closed, and in both cases, "!=" is OFF and balanced. In other words, when the comparison output is L, the output of the sample-and-hold circuit SHI is V0 times V=
It becomes 2vIN. On the other hand, when the comparison output is H, similarly V = U +
``(VIN-VOFF)''``VOFF''22 gives the remainder output V = 2VIN VR. The steps up to this point form one cycle for obtaining the first 1-bit A/D conversion output dn-1. Next, when rip2CPl becomes H again,
Only switches 1914 and 818 are closed, and section T
3, the residual output v0 from the sample-and-hold circuit SHj based on the voltage held in the capacitor C5 is applied to one end of the capacitor C2 in the same way as the input VrN in the first cycle. Thereafter, comparison and remainder calculations are performed in the same manner as in the first cycle to obtain the second bit A/D conversion output dn-2. In this way, when the above process is repeated for the number of cycles corresponding to the required number of output bits, the comparison outputs d+1 + , dn-21 , . . . are generated for each cycle.
- Based on dl, the control circuit 15 has one sample period (
A of multiple bits for each cycle (period in which the switch s11 is closed)
/D conversion output, ie, data output. In this case, the sample-and-hold circuit SH+ is included in the feedback loop, so even if it has an offset, it does not affect accuracy. Therefore, the buffer 14 has, for example, a source
You can use something as simple as a follower.

上記に示した関係から明らかなように、このような構成
とすることにより、Ａ　／　Ｄ変換出力および剰余出力
に対するオフセットの影響を原理的に無くすことができ
る。またキャパシタを用いた方式なので平衡状態では電
流が流れないため、スイッチのオン抵抗による誤差も生
じない。またＳ／Ｈ回路、比較回路、算術演算回路など
を１つの反転増幅器で実現しているため構成が簡単であ
る。更に回路の主要部分はアナログ・スイッチ５インバ
ータ、小容曾のキャパシタ、同一抵抗値の抵抗ベアだけ
で、特に高性能な累子を必要としないのでＩＣ化に向い
ており特にＣＭＯ８で構成しゃすい。またＡ　／　Ｄ変
換出力のビット数の拡張は手順の繰り返しを増すだけで
実現できるので構成が非常に簡単になる。また基準とな
る抵抗Ｒｊ、　Ｒ２は値が揃っていればよく、絶対値の
精度は問われない。As is clear from the relationship shown above, by adopting such a configuration, it is possible in principle to eliminate the influence of offset on the A/D conversion output and the remainder output. Furthermore, since the method uses a capacitor, no current flows in a balanced state, so there is no error caused by the on-resistance of the switch. Furthermore, since the S/H circuit, comparison circuit, arithmetic operation circuit, etc. are realized by one inverting amplifier, the configuration is simple. Furthermore, the main parts of the circuit are only an analog switch 5 inverter, a small capacitor, and a bare resistor with the same resistance value, and it does not require a particularly high-performance resistor, so it is suitable for IC implementation, and is particularly easy to configure with CMO8. . Further, since the number of bits of the A/D conversion output can be increased by simply increasing the number of repetitions of the procedure, the configuration becomes very simple. Further, the resistances Rj and R2 that serve as the reference only need to have the same value, and the accuracy of the absolute value is not a concern.

なお第３図の回路において、久方信号ｖＩ、によってキ
ャパシタＣ２を充電する際に信号源インピーダンスが高
いと充電時間が長くなる。この点を改善するためＫは、
第５図に示すように第３図のＰ点にバッファ１６を挿入
してその出力をキャパシタ０２に加えるようにすればよ
い。この場合にバッファ１６のオフセットは反転増幅器
１３のオフセットと同様に考えることができ、オフセッ
ト・キャンセルの利点はそのまま残すことができる。In the circuit shown in FIG. 3, when the capacitor C2 is charged by the long signal vI, if the signal source impedance is high, the charging time becomes long. To improve this point, K
As shown in FIG. 5, a buffer 16 may be inserted at point P in FIG. 3 and its output may be applied to the capacitor 02. In this case, the offset of the buffer 16 can be considered similar to the offset of the inverting amplifier 13, and the advantage of offset cancellation can remain as is.

また第３図のＡ　／　Ｄ変換回路において、サンプル・
ホールド回路ＳＨ１の構成は第３図のものに限らない。In addition, in the A/D conversion circuit shown in Figure 3, the sample
The configuration of hold circuit SH1 is not limited to that shown in FIG. 3.

第６図は本発明に係るＡ　／　Ｄ　ｇ換器の他の実施例
を示す電気回路図で、基本的には第３図のＡ／Ｄ変換器
を５側盤列に接続してサンプル・レートをさらに高めた
Ａ　／　ｎ変換器である。図において回路ブロックＡＤ
１１〜ＡＤ１５は第３図の回路ブロックＡＤ１に対応し
ており、同一信号入力Ｖ□Ｎおよび同一基準電圧ＶＲ／
２が加えられている。外部より入力する３相のクロック
ＣＰ１〜ＣＲ５にもとづき、制御回８２２、　８２５は
各回路ブロックＡＤＮ〜ＡＤ１３の出力を異なるタイミ
ングで帰還用抵抗ＲＩＫ接続するととＫより各回路ブロ
ックから順次剰余出力を得るためのスイッチで、それぞ
れ第６図内で括弧内に示されるクロックＣＰ１〜ＣＰＳ
で駆動される。このような構成の回路において、前記第
１の実施例と同様に各回路ブロックを動作させれば、各
回路ブロックからの比較出力ｄｌｉ〜ｄ３ｉは異なるタ
イミングで１ビツトごとに前記制御回路２１に加えられ
この結果にもとづき前記制御回路２１け各回路ブロック
の１サンプル周期ごとにデータ出力を発生する。各回路
ブロックが入力信号Ｖｌｊをサンプリングするタイミン
グを決めるスタート・パルスＳＴ１〜ＳＴ５はビット数
に対応した変換周期（サンプル周期）のなかで、等間隔
になるように発生すればよい。FIG. 6 is an electric circuit diagram showing another embodiment of the A/D converter according to the present invention. Basically, the A/D converter shown in FIG. This is an A/N converter with even higher rates. In the figure, circuit block AD
11 to AD15 correspond to the circuit block AD1 in FIG. 3, and have the same signal input V□N and the same reference voltage VR/
2 has been added. Based on three-phase clocks CP1 to CR5 input from the outside, control circuits 822 and 825 sequentially obtain surplus outputs from each circuit block by connecting the outputs of each circuit block ADN to AD13 to feedback resistors RIK and K at different timings. clocks CP1 to CPS shown in parentheses in FIG.
is driven by. In a circuit having such a configuration, if each circuit block is operated in the same manner as in the first embodiment, the comparison outputs dli to d3i from each circuit block are added to the control circuit 21 bit by bit at different timings. Based on this result, the control circuit 21 generates data output every sample period of each circuit block. The start pulses ST1 to ST5, which determine the timing at which each circuit block samples the input signal Vlj, may be generated at equal intervals within the conversion period (sampling period) corresponding to the number of bits.

このような構成とすることにより、前記第１の実施例に
おける特徴に更に加えて、サンプル・レートが５倍にな
り、変化の速い入力信号に対する応答特性がよくなる。With such a configuration, in addition to the features of the first embodiment, the sample rate is increased five times, and response characteristics to rapidly changing input signals are improved.

また帰還抵抗Ｒ１，Ｒ２を各回路ブロックが共通に用−
ているので変換特性を揃えることができ、また比較的高
精度の必要な帰還抵抗の使用数を節約できる。Also, feedback resistors R1 and R2 are commonly used by each circuit block.
This allows the conversion characteristics to be made uniform, and also reduces the number of feedback resistors that require relatively high accuracy.

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、使用する高精度部品
が少なく、ｒｃ化が容易な高精度のＡ　／　Ｄ変換器を
簡単な構成で実現できる。As described above, according to the present invention, it is possible to realize a high-precision A/D converter with a simple configuration that uses fewer high-precision parts and can be easily converted into an RC.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の１ピツトの縦続形Ａ／Ｄ変換器第２図は
第１図における剰余出力と入力との関係を示すチャート
、第３図は本発明に係るＡ／Ｄ変換器の一実施例を示す
電気回路図、第４図は第３図の回路の動作を説明するだ
めのタイム・チャート、第５図は、第５の回路における
変形例を示す要部電気回路図、第６図は本発明の他の実
施例を示す゛電気回路図である。 １３・・・反転増幅器、Ｃ１，Ｃ２・・・キャパシタ、
ＳＨｌ・・・サンプル・ホールド回路、８１１〜８１Ｂ
・・・スイッチ、ＶｌＮ・・・入力信号、　ｖＲ／２・
・・基準電圧、■。・・・剰余出力、Ｒ１，Ｒ２・・・
帰還抵抗、ｄｉ　、ｄ１ｉ〜’ｌＤｉ・・・比較出力。 情　４１目 箸　２　）呵 第　、Ｓ　日 ｌ乙FIG. 1 shows a conventional one-pit cascaded A/D converter. FIG. 2 is a chart showing the relationship between the residual output and input in FIG. 1, and FIG. 3 shows an example of an A/D converter according to the present invention. FIG. 4 is a time chart for explaining the operation of the circuit in FIG. 3; FIG. 5 is an electrical circuit diagram of a main part showing a modification of the fifth circuit; FIG. The figure is an electrical circuit diagram showing another embodiment of the present invention. 13... Inverting amplifier, C1, C2... Capacitor,
SHL...Sample/hold circuit, 811~81B
...Switch, VIN...Input signal, vR/2.
...Reference voltage, ■. ...Remainder output, R1, R2...
Feedback resistor, di, d1i~'lDi... Comparison output. 41st chopsticks 2) Kandai, S day l otsu

Claims (4)

【特許請求の範囲】[Claims] （１）　　第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端にその入力端子が接続する反転増
幅器と、この反転増幅器の出力を保持するサンプル・ホ
ールド回路と、上記回路の接続状態をスイッチを用いて
切換えるスイッチ手段とを備え、前記スイッチ手段は入
力信号に対応する電圧で第２のキャパシタを充電し基準
電圧に対応する電圧で第１のキャパシタを充電して前記
入力信号と前記基準電圧の比較を行なった後、前記比較
の結果に対応して前記第１および第２のキャパシタの保
持電圧に関する算術演算により剰余出力を発生して前記
サンプル、ホールド回路に保持し、前記サンプル・ホー
ルド回路からの出力を次のサイクルの入力信号として上
記の動作を出力ビツト数に対応したサイクル数繰返し、
各サイクルごとの前記比較出力から複数ビットの出力を
発生する回路構成となるよう接続することを特徴とする
Ａ　／　Ｄ変換器。(1) A first capacitor, a second capacitor connected in relation to one end of the first capacitor, an inverting amplifier whose input terminal is connected to the other end of the second capacitor, and the inverting amplifier a sample-and-hold circuit that holds the output of the circuit; and switch means that changes the connection state of the circuit using a switch, and the switch means charges a second capacitor with a voltage corresponding to the input signal to correspond to the reference voltage. After charging the first capacitor with a voltage of is generated and held in the sample and hold circuit, and the above operation is repeated for a number of cycles corresponding to the number of output bits, using the output from the sample and hold circuit as an input signal for the next cycle,
An A/D converter, characterized in that the A/D converter is connected to form a circuit configuration that generates a plurality of bits of output from the comparison output for each cycle. （２）　　スイッチおよび反転増幅器をＣＭＯ８で構成
した特許請求の範囲第１項記載のＡ　／　Ｄ変換器。(2) The A/D converter according to claim 1, wherein the switch and the inverting amplifier are composed of CMO8. （３）下記の（イ）のように構成した３つのＡ　／　Ｄ
変換器に同一人力信号を与えるとともに、スイッチ駆動
信号を互いにずらせて与えることにより、共通の帰還抵
抗を介して前記Ａ／Ｄ変換器の５倍のサンプル・レート
で出力を得るようにしたことを特徴とするＡ　／　Ｄ変
換器。 （イ）　第１のキャパシタと、この第１のキャッジシタ
の一端に関連して接続する＊２のキャパシタと、この第
２のキャパシタの他端にその入力端子が接続する反転増
幅器と、この反転増幅器の出力を保持するサンプル・ホ
ールド回路と、上記回路の接続状態をスイッチを用いて
切換えるスイッチ手段とを備え、前記スイッチ手段は入
力信号に対応する電圧で第２のキャパシタを充電し基準
電圧に対応する電圧で第１のキャパシタを充電して前記
入力信号と前記基準電圧の比較を行なった後、前記比較
の結果に対応して前記第１および第２のキャパシタの保
持電圧に関する算術演算により剰余出力を発生して前記
サンプル・ホールド回路に保持し、前記サンプル・ホー
ルド回路からの出力を次のサイクルの入力信号として上
記の動作を出力ビツト数に対応したサイクル数繰返し、
各サイクルごとの前記比較出力から複数ビットの出力を
発生する回路構成となるよう接続することを特徴とする
Ａ　／　Ｄ変換器。(3) Three A/Ds configured as shown in (a) below
By applying the same human input signal to the converter and staggered switch drive signals, an output is obtained at a sample rate five times that of the A/D converter through a common feedback resistor. Characteristic A/D converter. (b) A first capacitor, a *2 capacitor connected to one end of the first capacitor, an inverting amplifier whose input terminal is connected to the other end of the second capacitor, and the inverting amplifier a sample-and-hold circuit that holds the output of the circuit; and switch means that changes the connection state of the circuit using a switch, and the switch means charges a second capacitor with a voltage corresponding to the input signal to correspond to the reference voltage. After charging the first capacitor with a voltage of is generated and held in the sample-and-hold circuit, and the above operation is repeated for a number of cycles corresponding to the number of output bits, using the output from the sample-and-hold circuit as an input signal for the next cycle;
An A/D converter, characterized in that the A/D converter is connected to form a circuit configuration that generates a plurality of bits of output from the comparison output for each cycle. （４）　　スイッチおよび反転増幅器を０ＭＯ８で構成
した特許請求の範囲第５項記載のＡ／Ｄ変換器。(4) The A/D converter according to claim 5, wherein the switch and the inverting amplifier are composed of 0MO8.